TWI452692B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係關於具有可驅動大電流通過其中的雙極電晶體之半導體裝置及其製造方法。
當雙極電晶體中需要大電流時，垂直雙極電晶體的使用是非常普遍。同時，相較於垂直雙極電晶體，縱向雙極電晶體具有其簡單結構的優點，而具有小電流驅動性之缺點。
為了於縱向雙極電晶體獲得更大的電流驅動性，習知上，利用以下方法，其中用來將雜質離子植入矽基板之大加速電壓及熱擴散被使用來形成更大射極區及更大集極區，該等區形成在矽基板上的時候自矽基板的表面擴大至更深位置，因此增加射極區及集極區的每一有效接合面積，此可允許更大電流流動。
為了驅動更大電流，亦利用以下方法，其中V形凹槽被形成在形成於矽基板的基極區上及雜質離子被植入或擴散入V形凹槽以增加射極區及集極區的每一有效接合面積(見例如，日本專利申請案先行公開第52－53673號)。
如上述，於垂直雙極電晶體中，射極區及集極區的大有效接合面積每單位面積形成在矽基板的表面上之可用性容許比縱向雙極電晶體更大的電流。於垂直結構，然而，外延層的形成以形成埋入於矽基板的集極區、及自埋入的集極區至矽基板的表面之低電阻的電極擴充之需求需要附加的過程步驟，因此導致用於雙極電晶體之複雜製造過程的問題。
另一方面，於縱向雙極電晶體中，因為射極區及集極區係形成在矽基板的表面上不像垂直雙極電晶體，不需所埋入集極區及外延層的形成。再者，亦不需電極自矽基板的內側延伸至矽基板的表面。因此，比較至垂直雙極電晶體，縱向雙極電晶體具有簡化製造過程的優點。
應注意到，於習知縱向雙極電晶體中，為了增加有效接合面積，例如，大加速電壓被施加至雜質離子以使該等離子自矽基板的表面植入更深位置。於此方法，然而，需要數個離子植入來形成具有雜質離子的均勻濃度分佈於深度方向之射極區及集極區。
再者，於離子植入，用於傾斜離子植入之必備條件，其中雜質離子係自垂直至矽基板的表面的方向傾斜約7度之方向而植入以抑制溝道作用，造成沿著基極區相對於深度方向的射極區及集極區間的距離(基本寬度)之不均勻性的問題。
再者，於經由離子植入而形成射極區及集極區中，由於具有成形在矽基板上的光阻劑之雜質的選擇性離子植入或上述的雜質的傾斜離子植入，雜質離子不可能被植入比距矽基板的表面的某一深度更深，因此迫使對有效接合面積的加大之限制。
再者，於習知縱向結構，例如，熱擴散的使用來增加射極區及集極區的有效接合面積加大射極區及集極區的兩者尺寸，不僅於深度方向還沿著矽基板的表面方向，因此增加這些區在矽基板的表面上所佔有的面積，此可能導致不足的有效驅動性。
再者，例如，形成在矽基板上的基極區中之V形凹槽形成亦被採用於某些習知縱向結構以增加射極區及集極區的有效接合面積。甚至於此結構，寄生垂直雙極電晶體的形成致使電流自射極區或集極區經由基極區而流入至矽基板，因此導致因為不足電流的消耗。
鑑於以上問題以完成本發明，且本發明的目的在於提供具有縱向雙極電晶體之半導體裝置，該縱向雙極電晶體具有容易加大的有效接合面積來驅動大電流、沿著深度方向的均勻基本寬度、及藉由減小無效電流而改善的電流放大因數(hFE)。
為了獲得上述目的，本發明提供以下。
依據本發明之半導體裝置，包含：矽基板；至少兩個溝，其相互隔開且相互平行，該等溝垂直地配置在該基板的表面；電絕緣膜，其至少充填該等溝的每一底表面；基極區，其配置在該兩個溝之間；及射極區及集極區，其分別沿著該等溝的側表面的部分配置，該等部分位在該絕緣膜上方且位於該基極區中。
再者，於本發明的半導體裝置中，該射極區及該集極區的至少一者係以含有大量將沿著該溝的該側表面所配置的雜質之材料而形成的。
再者，於本發明的半導體裝置中，該材料包含多晶矽膜。
再者，於本發明的半導體裝置中，除了形成有該射極區及該集極區的位置外，以該絕緣膜充填該等溝。
再者，於本發明的半導體裝置，另包含：用於連接該至少兩個溝之連接溝，使得該連接溝與該至少兩個溝一起圍繞該射極區、該基極區、及該集極區；於半導體裝置中，該絕緣膜充填該連接溝。
再者，本發明的半導體裝置中，該等溝的一者圍繞該等溝的另一者。
再者，依據本發明的半導體裝置的製造方法，包含以下步驟：將基極區形成在矽基板的表面的側上；藉由垂直地蝕刻該矽基板的該表面，於該矽基板的該表面下方，將至少兩個溝形成在自該矽基板的該表面的該側所見之該基極區及該矽基板間之界限的位置上，使得該等溝相互正對且以該基極區插置於該等溝間；將電絕緣膜形成在至少該等溝的底表面上；及沿著形成於該基極區之該等溝的側表面而形成射極區及集極區。
再者，依據本發明的半導體裝置的製造方法，包含以下步驟：將基極區形成在矽基板的表面的側上；藉由垂直地蝕刻該矽基板的該表面，於該矽基板的該表面下方，將平面觀看形成為實質上環狀的第一溝在自該矽基板的該表面的該側所見之該基極區及該矽基板間之整個界限上，且藉由垂直地蝕刻該矽基板的該表面，將第二溝形成於該矽基板的該表面下方且在該第一溝內側，以及該基極區插置在該第一溝及該第二溝之間；將電絕緣膜形成在至少該第一溝及該第二溝的底表面上；及將該射極區及該集極區的一者形成在該第一溝形成於該基極區的側上，以及將該射極區及該集極區的另一者形成在該第二溝的該側上。
再者，於製造本發明的半導體裝置的方法中，該半導體裝置具有縱向雙極電晶體及數個MOS電晶體安裝在其上，該方法另包含藉由蝕刻矽基板的表面而與該溝形成步驟同時地形成的步驟。
依據本發明，溝自該矽基板的表面延伸至深度方向的形成能夠致使沿著基極區相對之射極區及集極區的有效接合面積之容易增加，因此容許提供包含具有大電流驅動性的縱向雙極電晶體之半導體裝置。
圖1至3解說依據本發明的第一實施例。如圖1及2所示，依據此實施例之半導體裝置1具有將縱向雙極電晶體5設在矽基板3上之結構。縱向雙極電晶體5被架構如下。
矽基板3(其為n型半導體基板具有兩個溝7及9)形成其中。該兩個溝7及9係藉由垂直蝕刻矽基板3的表面3a所形成。該兩個溝7及9被形成為具有約1μm寬度之窄凹槽形狀，以相互平行延伸於矽基板3的表面3a的方向。換言之，溝7及9係相互隔開。
位於兩個溝7及9間之矽基板3的區係形成基極區11之p型區。例如，p型區的雜質濃度係1×1016 /cm3 至1×1019 /cm3 。基極區11被形成在比溝7及9的底表面7a及9a更深的位置。基極區11的寬度係大於皆位在基極區11的側之溝7的一側7b及溝9的一側9b間之距離，且小於正對側7b之溝7的另一側7c及正對側9b的溝9的另一側9c。換言之，基極區11被形成未覆蓋該兩個溝7及9的全部。
於基極區11中，用於拉出基極電極之濃掺p型區13(以下稱為基極電極輸出區13)係在矽基板3的表面3a的側上而形成於矽基板3的一部分。基極電極輸出區13的p型區雜質濃度係高於基極區11的濃度，且基極電極輸出區13未突出至分別地構成溝7及9的側表面7b及9b兩者。
含有大量n型雜質之多晶矽膜15被提供於溝7及9的每一者。多晶矽膜15係沿著分別形成於基極區11的溝7及9的側7b及9b而設置。每一多晶矽膜15係沿著側表面7b及9b而配置且在矽基板3的表面3a下方，且不會分別地與溝7及9的底表面7a與9a及另一側表面7c與9c接觸。
雜質擴散區17(n)及19(n)係藉由將來自多晶矽膜15的n型雜質擴散入基極區11(其為p型區13)而分別地形成在溝7及9的側7b及9b的每一側上。雜質擴散區作用如射極區17，而另一者作用如集極區19。電絕緣膜21(其為氧化矽膜)充填溝7及9，除了形成有多晶矽膜15的位置之外。換言之，絕緣膜21係形成將溝7及9的底表面7a與9a與另一側7c及9c埋入其中。更特別地，多晶矽膜15及形成射極區17與集極區19之雜質擴散區被埋入絕緣膜21。
絕緣膜21亦覆蓋矽基板3的整個表面3a。用於經由接點23與基極電極輸出區13或形成射極區17及集極區19的多晶矽膜15的電連接之金屬互連25係設在絕緣膜21的表面21a上。以保護膜27(其為氮化矽膜或類似膜)而覆蓋絕緣膜21及金屬互連25的表面21a。
如上述，縱向雙極電晶體5係由配置在矽基板3上的基極區11、射極區17及集極區19所形成。
應注意到，上述兩個溝7及9係藉由一對連接溝29而連接在溝7及9的兩端。相似於上述的溝7及9，連接溝29係藉由垂直蝕刻矽基板3的表面3a所形成，連接溝29具有相同如兩個溝7及9之深度。換言之，該兩個溝7及9與該對連接溝29形成圍繞基極區11之環狀溝。
絕緣膜21充填該對連接溝29。換言之，縱向雙極電晶體5係與矽基板3電絕緣，除了基極區11的底表面外。
接著，現在說明製造半導體裝置1的方法如下。
首先，於所製造的半導體裝置1中，如圖3A所示，形成基極區11之p型區13係藉由離子植入而形成在n型矽基板3的表面3A的側上(基極區形成過程)。在此，p型區13的尺寸在深度方面被設定為大於兩個溝7及9與連接溝29的尺寸，使得平面圖中之p型區13及n型矽基板3間的界限的移除可被實施於兩個溝7及9與連接溝29的形成中。換言之，p型區被形成使得p型區的周圍位於兩個溝7及9與連接溝29形成有之區。
則，如圖3B所示，兩個溝7及9與連接溝29係藉由各向異性乾蝕刻(溝形成過程)所形成。於該過程中，如上述，兩個溝7及9與連接溝29係藉由垂直蝕刻矽基板3的表面3a而形成在矽基板3的表面3a下方，使得自矽基板3的表面3a的側所見之基極區11及矽基板3間的界限被移除。
之後，絕緣膜21被形成將溝7及9的底表面7a及9a與另一側7c及9c以及連接溝29埋入其中，且同時覆蓋矽基板3的表面3a(絕緣膜形成過程)。
於此過程中，首先，如圖3C所示，藉由熱氧化及沉積，用於將溝7及9與連接溝29埋入其中以及用於覆蓋矽基板3的整個表面3a之絕緣膜21被形成。則，如圖3D所示，各向異性乾蝕刻被導入以形成膜形成用的溝31，溝31分別使溝7及9的每一側7b及9b外露，側7b及9b相互正對且在兩者間具有基極區11。於各向異性乾蝕刻中，光阻膜(未顯示)係配置在將被保留之表面21a的部分上。在該過程的完成時，溝7及9的底表面7a及9a與另一側表面7c及9c被埋入絕緣膜21。
在絕緣膜形成過程被完成之後射極區17及集極區19係分別形成在外露於基極區11之溝7及9的側7b及9b上(區形成過程)。
於此過程中，首先，如圖3E所示，含有大量n型雜質之多晶矽膜15係形成於膜形成用的每一溝31。則，在多晶矽膜15被形成之後，各向同性蝕刻被連接來移除多晶矽膜15的不需部分，使得多晶矽膜15的上表面位在矽基板3的表面3a下方，亦即，使得多晶矽膜15僅形成於溝7及9。
在多晶矽膜15被形成之後，如圖3F所示，具有高於基極區11的雜質濃度之雜質濃度的p型區(基極電極輸出區13)係藉由離子植入形成在矽基板3的表面3a的側上。則，導入退火以使p型區活化，n型雜質自多晶矽膜15擴散入基極區11，以及，藉由獲取存在矽基板3的表面3a上之固有氧化物膜的氧以使射極區17及集極區19活化進入多晶矽膜15，此結束區形成過程。
應注意到，射極區17及集極區19係形成在形成有基極電極輸出區13之區下方，使得基極電極輸出區13未設置在射極區17及集極區19之間。
則，如圖3G所示，絕緣膜21係形成在用於膜形成之溝31的保留部分上以使多晶矽膜15埋入絕緣膜21。之後，如圖2所示，接孔被形成以將電極自絕緣膜21的表面21a拉出至多晶矽膜15或至基極電極輸出區13，且由導電材料充填接孔以形成接點23。
最後，將用於與接點23電連接之金屬互連25形成在絕緣膜21的表面21a上。再者，用於覆蓋絕緣膜21的表面21a之保護膜27與金屬互連25被形成。此完成具有縱向雙極電晶體5之半導體裝置1的製造。
如上述，依據半導體裝置1及其製造方法，於溝形成過程中，自矽基板3的表面3a至深度方向之溝7及9的延伸形成可增加溝7及9的側7b及9b的面積，以容許沿著基極區11相對之射極區17及集極區19的有效接合面積之容易增加，此可提供包含具有大電流驅動性的縱向雙極電晶體5之半導體裝置1。
應注意到，於以上實施例中，雖然基極電極輸出區13被形成以使不會突出至溝7及9的側表面7b及9b兩者，本發明未受限於此。這是足以形成基極電極輸出區13以使不會與射極區17或集極區19接觸，且不會設置在射極區17及集極區19之間。例如，如圖4所示，基極電極輸出區13可被形成來突出至射極區17及集極區19上方之溝7及9的一側表面7b及9b。於此結構，理想基極寬度可無關形成有基極電極輸出區13之位置來設定。
再者，於以上實施例，雖然自矽基板3的表面3a的側所見之基極區11及矽基板3間之整個界限係藉由該溝7及9與該對連接溝29而移除，本發明未受限於此。此足以形成溝7及9在基極區11及矽基板3間之界限部分上。例如，如圖5A所示，自矽基板3的表面3a的側所見之基極區11及矽基板3間的界限部分的一部分可保留。於此結構中，為了使多晶矽膜15不與矽基板3接觸，以絕緣膜21充填溝7及9係需要。
於此結構，而且，於絕緣膜形成過程中，除了射極區17及集極區19的形成區外，與絕緣膜21充填溝7及9能夠自兩端藉由絕緣膜21按順序地夾住射極區17、基極區11及集極區19，因此容許免除矽基板3及射極區17或集極區19間之不需要接合面積，此可提供具有高速操作能力及高轉移效率兩者之縱向雙極電晶體5。再者，於此結構，遠離溝7及9間的位置之基極電極輸出區13的可能形成容許理想基極寬度設定，而無關形成有基極電極輸出區13之位置。再者，如圖5B所示，基極電極輸出區13可被形成遠離兩個溝7及9間之位置，且其整個周圍可由絕緣膜21所圍繞。於此例中，不必要pn接面的存在有助於製作適於高速操作之電晶體。
再者，於上述第一實施例，雖然一射極區17、一基極區、及一集極區19係配置於配置方向，本發明未受限於此，且可被配置數個該等區。於此結構，相似於上述實施例的例子，三個或更多溝係形成有基極區於其間，且以多晶矽膜15充填該等溝而成為射極區17或集極區19。應注意到，於此結構中，射極區17及集極區19係交替地形成有基極區11於其間，且僅該數個溝的配置方向兩端之該等溝的其它側被埋入絕緣膜21。
於如上述架構之縱向雙極電晶體中，相較於上述實施例，沿著基極區11相對之射極區17及集極區19的有效接合面積之進一步增加容許大電流流動。
再者，於以上實施例，雖然基極區11被形成在比溝7及9的底表面7a與9a更深的位置，本發明未受限於此，且基極區11可被形成在比溝7及9的底表面7a與9a之更淺的位置。然而，於此結構，這是需要將以矽基板3的n型雜質製成之溝7及9的該一側7b及9b埋入絕緣膜21，以使形成在該一側7b及9b之射極區17及集極區19不會與矽基板3接觸。
接著，參照圖6及7說明依據本發明之第二實施例。應注意到，相同數字被使用來標示第一實施例的半導體裝置1中之識別元件，且其說明被省略。
如圖6及7所示，於半導體裝置51的縱向雙極電晶體53中，圍繞基極區11且於平面圖實質上為環形之第一溝(一溝)55、及形成在第一溝55內且具有基極區11於其間之第二溝(另一溝)57被形成矽基板3。換言之，本實施例之基極區11被夾在第一溝55及第二溝57之間，且被形成為環形於平面圖。
藉由垂直蝕刻矽基板3的表面3a所形成，且它們底表面55a與57a被形成在比基極區11的底表面更深的位置。
第二溝57被形成為具有約1μm的寬度之窄凹槽的形狀。第一溝55被形成圍繞實質上線性形成的第二溝57，且以一對直線部及弧形部而形成，該對直線部延伸於第二溝57的縱向且於其寬度方向夾住第二溝57，以及弧形部為半圓形以圍繞第二溝57的兩端。此種結構可使與位在內周圍的側上之第一溝55的側55b(以下稱為內周側55b)至第二溝57的側57b之距離均勻。
第一溝55及第二溝57的底表面55a與57a及位在外周的側上之第一溝55的側55c(以下稱為外周側55c)被埋入絕緣膜21。多晶矽膜15被形成在第一溝55的內周側55b及形成於基極區11之第二溝57的側57b。換言之，多晶矽膜15充填第二溝57以設置在絕緣膜21的上表面上，絕緣膜21崁入第二溝57的底表面57a。應注意到，配置於溝55及57之多晶矽膜15的上表面位在矽基板3的表面3a下方。
作為集極區19之雜質擴散區係形成在第一溝55的內周側55b上。該雜質擴散區係藉由將n型雜質自多晶矽膜15擴散至基極區11所形成。作為射極區17之另一雜質擴散區係形成在第二溝57的側57b上。該雜質擴散區係藉由將n型雜質自多晶矽膜15擴散至基極區11所形成。
於如上述結構所示而製造的半導體裝置51，在導入相似於第一實施例之基極區形成過程之後，第一溝55及第二溝57係藉由各向異性乾蝕刻(溝形成過程)垂直蝕刻矽基板3的表面3a所形成。於該過程中，環形第一溝係形成在自矽基板3的表面3a的側所見之基極區11及矽基板3間的整個界限上。再者，第二溝57係形成在第一溝55內。
則，相似於第一實施例的例子，絕緣膜形成過程及區形成過程被導入。當此些過程被完成時，絕緣膜係形成在溝31的保留部分上用於膜形成，以使配置在第一溝55及第二溝57之多晶矽膜15埋入絕緣膜21。最後，保護膜27被形成來覆蓋接點23及金屬互連25以完成具有縱向雙極電晶體53之半導體裝置51的製造。
半導體裝置51及製造具有相似於第一實施例的功效之半導體裝置51的製造方法。
再者，集極區19在第一溝55的整個內周側55b上的形成及射極區17在第二溝57的整個側上的形成能夠使沿著基極區11相對之射極區17及集極區19的有效接合面積進一步增加。
再者，藉由形成該等環形溝的一者及將第一溝55的外周側55c埋入絕緣膜21，絕緣膜21所圍繞之射極區17、基極區11及集極區19，且因此，基極區11及矽基板3間之不必要接合面積可被減小。因此可進一步改善縱向雙極電晶體53的特性。
如於上述第二實施例，當環形基極區11被設在第二溝57周圍，例如，如圖8所示，可將數個(三個，於所示實例)各以第二溝57及環形基極區11形成的單位配置於第二溝57的寬度方向。於此結構，第一溝(一溝)65係形成在圍繞以該數個第二溝57所形成的單位及第二溝57周圍的環形基極區11之位置，且在相互鄰接的該等第二溝57之間。
於該結構，如果僅第一溝65的外周側65c被埋入於絕緣膜21，這是足夠的。換言之，僅多晶矽膜15充填定位在相互鄰接的環形基極區11之間之第一溝65。應注意到，因為不需隔離，施加如周圍n型基板的電位之相同電位至集極可免除在外周側上之絕緣膜21。
於以上所架構之縱向雙極電晶體63，具有基極區11於其間而相對之射極區17及集極區19的有效接合面積可被進一步增大，且大電流可通過其中。
再者，於該實施例，雖然射極區17係形成在第二溝57的側57b上而集極區19係形成在第一溝55及65的內周側55b及65b上，本發明未受限於此。例如，集極區19可被形成在第二溝57的側57b上，而射極區17可被形成在第一溝55及65的內周側55b及65b上。
於上述實施例中，雖然具有縱向雙極電晶體5、53及63之半導體裝置1及51被說明，而本發明未受限於此。例如，如圖9所示，本發明可被應用在具有縱向雙極電晶體5及數個MOS電晶體73及75安裝於其上之半導體裝置71。
更特別地，當用於分開元件之分開溝77係形成在相互鄰接的MOS電晶體73及75之間時，相似於上述實施例的溝形成過程，分開溝77可藉由蝕刻矽基板3的表面3a而形成。於此例中，半導體裝置71的製造方法可被改善。
再者，於上述實施例，雖然多晶矽膜15係設在溝7及9的側表面7b及9b上，在第一溝55及65的內周側55b及65b上，以及在第二溝57的側57b上，該等溝都形成於基極區11，本發明未受限於此。如果含有大量可形成作用如射極區17及集極區19的雜質擴散區之雜質的材料被設置，其係足夠的。再者，在形成的雜質擴散區之後，諸如多晶矽膜15之材料可被移除。
再者，於上述實施例，雖然諸如多晶矽膜15之材料係沿著溝7及9的側表面7b及9b而設在第一溝55及65的內周側55b及65b上、且在第二溝57的側57b上，該等溝都形成於基極區11，以形成集極區19，本發明未受限於此。射極區17及集極區19可朝向側表面7b及9b、內周側55b及65b及側57b自溝7及9、第一溝55及65與第二溝57的開口側分別地導入離子植入於傾斜方向所形成。
如上述，當諸如多晶矽膜15之材料在形成有射極區17及集極區19之後而移除、或藉由離子植入所形成之射極區17及集極區19，用於拉出電極之接點23係與溝7及9的側表面7b及9b、第一溝55及65的內周側55b及65b、以及第二溝57的側57b而直接接觸。
再者，上述實施例中的各別層的導電性類型可被反向。更特別地，例如，n型矽基板3、p型基極區11及n型射極區17與集極區19可被p型矽基板、n型基極區11、及p型射極區17與集極區19分別取代。
雖然參照附圖詳細說明本發明的實施例，特定結構未限於此，且屬於本發明的範圍內之設計變化及類似改變可被實施。
hFE．．．電流放大因數
1．．．半導體裝置
3．．．矽基板
3a．．．表面
3A．．．表面
5．．．縱向雙極電晶體
7及9．．．溝
7c．．．另一側
7b．．．一側
7a、9a．．．底表面
9c．．．另一側
9b．．．一側
11．．．基極區
13．．．P型區(基極電極輸出區)
15．．．多晶矽膜
17．．．射極區
19．．．集極區
21．．．電絕緣膜
21a．．．表面
23．．．接點
25．．．金屬互連
27．．．保護膜
29．．．連接溝
31．．．溝
51．．．半導體裝置
53．．．縱向雙極電晶體
55．．．第一溝
55a、57a．．．底表面
55b．．．內周側
55c．．．外周側
57．．．第二溝
57b．．．側
63．．．縱向雙極電晶體
65．．．第一溝
65c．．．外周側
71．．．半導體裝置
73、75．．．MOS電晶體
77．．．分開溝
圖1為依據本發明的第一實施例之半導體裝置的簡要平面圖，自矽基板的表面側來看。
圖2為沿著圖1的箭頭A－A所取之剖面圖。
圖3A至3G為解說製造圖1的半導體裝置的過程步驟之簡要剖面圖。
圖4為依據本發明的另一實施例之半導體裝置的簡要剖面圖。
圖5A及5B為依據本發明的另一實施例之半導體裝置的簡要平面圖，自矽基板的表面側來看。
圖6為依據本發明的第二實施例之半導體裝置的簡要平面圖，自矽基板的表面側來看。
圖7為沿著圖6的箭頭B－B所取之剖面圖。
圖8為依據本發明的另一實施例之半導體裝置的簡要平面圖，自矽基板的表面側來看。
圖9為依據本發明的另一實施例之半導體裝置的簡要剖面圖。

Claims (9)

  1. 一種半導體裝置，包含：矽基板；至少兩個溝，其相互隔開且相互平行，該等溝垂直地配置在該矽基板的表面；電絕緣膜，其充填至少該等溝的每一底表面；基極區，其係於該矽基板的一區中且配置在該兩個溝之間；射極區及集極區，其分別沿著該等溝的側表面的部分配置，該等部分位在該絕緣膜上方且位於該基極區中，該射極區及該集極區以該電絕緣膜與該矽基板電絕緣；及連接溝，用於連接該至少兩個溝，使得該連接溝與該至少兩個溝一起圍繞該射極區、該基極區、及該集極區。
  2. 如申請專利範圍第1項之半導體裝置，其中該射極區及該集極區的至少一者係以含有將沿著該溝的該側表面配置的大量雜質之材料而形成的。
  3. 如申請專利範圍第2項之半導體裝置，其中該材料包含多晶矽膜。
  4. 如申請專利範圍第1項之半導體裝置，其中除了形成有該射極區及該集極區的位置外，以該絕緣膜充填該等溝。
  5. 如申請專利範圍第4項之半導體裝置，其中該絕緣膜充填該連接溝。
  6. 一種半導體裝置的製造方法，包含以下步驟： 將基極區形成在矽基板的表面的側上；藉由自該矽基板的該表面垂直地蝕刻該矽基板，將至少兩個溝形成在該矽基板的該表面下方自該表面的該側所見之該基極區與該矽基板間之部分邊界上，使得該等溝相互正對且以該基極區插置於該等溝間，且連接溝連接該至少兩個溝，使得該連接溝與該至少兩個溝一起圍繞該基極區、射極區及集極區；將電絕緣膜形成在該至少兩個溝的至少底表面上；及沿著形成於該基極區之該等溝的側表面而形成該射極區及該集極區，使得該射極區及該集極區以該電絕緣膜與該矽基板電絕緣。
  7. 一種半導體裝置的製造方法，包含以下步驟：將基極區形成在矽基板的表面的側上；藉由自該矽基板的該表面垂直地蝕刻該矽基板，將平面觀看為實質上環狀的第一溝形成於該矽基板的該表面下方且在自該表面的該側所見之該基極區與該矽基板間之整個邊界上，以及藉由自該矽基板的該表面垂直地蝕刻該矽基板，將第二溝形成於該矽基板的該表面下方且在該第一溝內側，且該基極區插置在該第一溝及該第二溝之間；將電絕緣膜形成在該第一溝及該第二溝的至少底表面上；及將射極區及集極區的一者形成在該第一溝形成於該基極區的側，以及將該射極區及該集極區的另一者形成在該第二溝的側，使得該射極區及該集極區以該電絕緣膜與該 矽基板電絕緣。
  8. 一種半導體裝置的製造方法，該半導體裝置具有縱向雙極電晶體及數個MOS電晶體安裝在其上，該方法包含以下步驟：與申請專利範圍第6項之該溝形成步驟同時地形成用於分開該數個MOS電晶體的元件之分開溝。
  9. 一種半導體裝置的製造方法，該半導體裝置具有縱向雙極電晶體及數個MOS電晶體安裝在其上，該方法包含以下步驟：與申請專利範圍第7項之該溝形成步驟同時地形成用於分開該數個MOS電晶體的元件之分開溝。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2897171B1 (en) 2007-12-20 2019-01-30 Sveuciliste U Zagrebu Fakultet Elektrotehnike I Racunarstva Semiconductor device comprising lateral bipolar transistor and method for manufacturing the same
US9312335B2 (en) * 2011-09-23 2016-04-12 Alpha And Omega Semiconductor Incorporated Lateral PNP bipolar transistor with narrow trench emitter

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02283030A (ja) * 1989-04-25 1990-11-20 Fuji Electric Co Ltd バイポーラトランジスタを備えた半導体装置
JPH0521445A (ja) * 1991-07-15 1993-01-29 Sharp Corp 半導体装置
US20030193007A1 (en) * 2002-04-10 2003-10-16 Joel Wells Construction form system
TW200529412A (en) * 2004-02-20 2005-09-01 Toshiba Kk Vertical type bipolar transistor and manufacturing method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5253673A (en) 1975-10-29 1977-04-30 Hitachi Ltd Device and production for semiconductor
JPS63292673A (ja) * 1987-05-25 1988-11-29 Nec Corp 横型バイポ−ラトランジスタ
US5001533A (en) * 1988-12-22 1991-03-19 Kabushiki Kaisha Toshiba Bipolar transistor with side wall base contacts
TW350089B (en) * 1996-11-11 1999-01-11 Nippon Electric Co A semiconductor and the manufacturing method
KR100223482B1 (ko) * 1997-04-12 1999-10-15 윤종용 바이폴라 트랜지스터의 제조 방법
KR100282710B1 (ko) * 1998-03-12 2001-02-15 윤종용 바이폴라 트랜지스터의 제조 방법 및 그 구조
JP2001332561A (ja) * 2000-05-22 2001-11-30 Nec Corp バイポーラトランジスタおよびその製造方法
JP2002141476A (ja) * 2000-11-07 2002-05-17 Hitachi Ltd ＢｉＣＭＯＳ半導体集積回路装置およびその製造方法
JP2002305304A (ja) * 2001-04-05 2002-10-18 Toshiba Corp 電力用半導体装置
DE10162074B4 (de) * 2001-12-06 2010-04-08 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik BiCMOS-Struktur, Verfahren zu ihrer Herstellung und Bipolartransistor für eine BiCMOS-Struktur
JP2003303830A (ja) * 2002-04-12 2003-10-24 Nec Electronics Corp 半導体装置及びその製造方法
JP4140325B2 (ja) * 2002-09-12 2008-08-27 株式会社デンソー ラテラルバイポーラトランジスタの製造方法
US6919248B2 (en) * 2003-03-14 2005-07-19 International Rectifier Corporation Angled implant for shorter trench emitter
JP2008538864A (ja) * 2005-04-28 2008-11-06 エヌエックスピー ビー ヴィ バイポーラトランジスタ及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02283030A (ja) * 1989-04-25 1990-11-20 Fuji Electric Co Ltd バイポーラトランジスタを備えた半導体装置
JPH0521445A (ja) * 1991-07-15 1993-01-29 Sharp Corp 半導体装置
US20030193007A1 (en) * 2002-04-10 2003-10-16 Joel Wells Construction form system
TW200529412A (en) * 2004-02-20 2005-09-01 Toshiba Kk Vertical type bipolar transistor and manufacturing method thereof

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