KR20070114665A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20070114665A
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Abstract

본 발명은 실리콘 기판; 서로 평행하고 상기 실리콘 기판을 그 표면으로부터 수직으로 에칭함으로써 형성되는 서로 이격되어 있는 적어도 2개의 트렌치; 상기 트렌치들의 적어도 하부 표면을 매설하는 전기 절연막; 상기 2개의 트렌치 사이에 위치하는 실리콘 기판의 영역에 형성되는 베이스 영역; 및 상기 절연막의 위에 위치하고 상기 베이스 영역 내에 형성되는, 상기 트렌치들의 측면들의 부분들 상에 각각 형성되는 이미터 영역과 콜렉터 영역을 포함하는, 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 실리콘 기판의 표면측에서 본 본 발명의 제1 실시예에 따르는 반도체 장치의 개략적인 평면도이다.
도 2는 도 1의 화살표 A-A를 따라 절단한 단면도이다.
도 3a 내지 3g는 도 1의 반도체 장치를 제조하는 공정 단계를 도시하는 개략적인 단면도이다.
도 4는 본 발명의 다른 실시예에 따르는 반도체 장치의 개략적인 단면도이다.
도 5a 및 5b는 실리콘 기판의 표면측에서 본 본 발명의 또 다른 실시예에 따르는 반도체 장치의 개략적인 평면도이다.
도 6은 실리콘 기판의 표면측에서 본 본 발명의 제2 실시예에 따르는 반도체 장치의 개략적인 평면도이다.
도 7은 도 6의 화살표 B-B를 따라 절단한 단면도이다.
도 8은 실리콘 기판의 표면측에서 본 본 발명의 다른 실시예에 따르는 반도체 장치의 개략적인 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따르는 반도체 장치의 개략적인 단면도 이다.
본 발명은 대전류를 구동할 수 있는 바이폴라 트랜지스터를 갖는 반도체 장치와 그 제조 방법에 관한 것이다.
종형(vertical) 바이폴라 트랜지스터의 사용은 대전류가 바이폴라 트랜지스터에 필요할 때 종종 일반적이다. 한편, 종형 바이폴라 트랜지스터와 비교하면, 횡형(longitudinal) 바이폴라 트랜지스터는 그 구조가 간단하다는 장점을 갖지만, 전류 구동성(drivability)이 작다는 결점을 갖는다.
횡형 바이폴라 트랜지스터에서 큰 전류 구동성을 얻기 위해, 종래에는, 실리콘 기판 상에 형성 시에 실리콘 기판의 표면에서 깊은 위치까지 확산하는 더 큰 이미터 영역과 더 큰 콜렉터 영역을 형성하여, 이미터 영역과 콜렉터 영역의 각 유효 접합 영역을 증가시켜, 더 큰 전류가 흐를 수 있게 하기 위해, 실리콘 기판에 불순물 이온의 이온 주입을 위한 큰 가속 전압 및 열 확산이 사용되는 방법이 채용되고 있다.
더 큰 전류를 구동하기 위해, V형 그루브(groove)들이 실리콘 기판 내에 형성된 베이스 영역 상에 형성되고, 불순물 이온이 V형 그루브에 주입되거나 확산되어 이미터 영역과 콜렉터 영역의 각 유효 접합 영역을 증가시키는 방법이 또한 채용되고 있다(예컨대, 일본 특허공개 52-53673호 참조).
상술한 바와 같이, 종형 바이폴라 트랜지스터에서는, 실리콘 기판의 표면 상에서의 단위 면적당 이미터 영역과 콜렉터 영역 각각의 큰 유효 접합 영역을 형성할 때의 유효성이 횡형 바이폴라 트랜지스터에 비해 더 큰 전류를 허용한다. 그러나, 종형 구조에서는, 실리콘 기판 내에 매설되는 콜렉터 영역을 형성하기 위해 에피택셜층의 형성에 대한 요구와, 매설된 콜렉터 영역으로부터 실리콘 기판의 표면으로의 저저항의 전극 확장이 부가적인 공정 단계를 필요로 하므로, 바이폴라 트랜지스터의 제조 공정을 복잡하게 만드는 문제점을 야기한다.
반면에, 횡형 바이폴라 트랜지스터에서는, 매설된 콜렉터 영역과 에피택셜층 형성은, 이미터 영역과 콜렉터 영역이 종형 바이폴라 트랜지스터와 달리 실리콘 기판의 표면 상에 형성되기 때문에, 불필요하다. 또한, 실리콘 기판의 내부로부터 실리콘 기판의 표면까지의 전극 확장이 또한 불필요하다. 따라서, 종형 바이폴라 트랜지스터와 비교하면, 횡형 바이폴라 트랜지스터는 간략화된 제조 공정의 장점을 갖는다.
종래의 횡형 바이폴라 트랜지스터에서는, 유효 접합 면적을 증가시키기 위해, 예컨대, 큰 가속 전압이 불순물 이온에 인가되어 불순물 이온을 실리콘 기판의 표면으로부터 더 깊은 위치로 주입시킨다. 그러나, 이 방법에서는, 깊이 방향으로 불순물 이온의 균일한 농도 분포를 갖는 이미터 영역과 콜렉터 영역을 형성하는 데 복수의 이온 주입이 필요하다.
또한, 이온 주입 시에, 채널링을 억제하도록 실리콘 기판의 표면에 수직인 방향에서 대략 7도 기울어진 방향으로 불순물 이온이 주입되는 경사 이온 주입에 대한 요구로 인해, 깊이 방향으로 베이스 영역을 따라 서로 마주보는 이미터 영역과 콜렉터 영역 사이의 거리(베이스 폭)의 균일성의 문제가 생긴다.
또한, 이온 주입을 통해 이미터 영역과 콜렉터 영역의 형성 시에, 불순물 이온은 상기 언급한 불순물의 경사 이온 주입이나 실리콘 기판 상에 형성된 포토레지스트에 의한 불순물의 선택적인 이온 주입 중 하나로 인해, 실리콘 기판의 표면으로부터 일정 깊이보다 더 깊이 주입될 수 없으므로, 유효 접합 면적의 확대에 제한이 가해진다.
또한, 종래의 횡형 구조에서는, 예컨대, 이미터 영역과 콜렉터 영역의 유효 접합 면적을 증가시키기 위해 열 확산을 이용하면, 이미터 영역과 콜렉터 영역의 크기가 모두 깊이 방향으로뿐만 아니라 실리콘 기판의 표면 방향을 따라 확대되므로, 실리콘 기판의 표면 상의 이들 영역에 의해 점유되는 면적이 증가하여 불충분한 유효 구동성을 초래할 수도 있다.
또한, 예컨대, 실리콘 기판 상에 형성된 베이스 영역 내에서의 V형 그루브의 형성도 일부 종래의 횡형 구조에서 채택되어, 이미터 영역과 콜렉터 영역의 유효 접합 면적을 증가시킨다. 이 구조에서도, 기생 종형 바이폴라 트랜지스터의 형성으로 인해, 이미터 영역이나 콜렉터 영역으로부터 실리콘 기판으로 베이스 영역을 통해 전류가 흐르므로, 무효 전류로서 소비되게 된다.
본 발명은 상기를 감안하여 이루어진 것으로, 본 발명의 목적은 무효 전류를 감소시킴으로써 대전류 구동을 위해 쉽게 확대되는 유효 접합 면적, 깊이 방향을 따라 균일한 베이스 폭, 및 향상된 전류 증폭 계수(hFE)를 갖는 횡형 바이폴라 트랜지스터를 구비한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상술한 목적을 달성하기 위해, 본 발명은 이하를 제공한다.
본 발명에 따르는 반도체 장치는, 실리콘 기판; 상기 실리콘 기판의 표면에 수직으로 배치된, 서로 평행하고 서로 이격되어 있는 적어도 2개의 트렌치; 상기 트렌치들의 적어도 각 하부 표면을 충전하는 전기 절연막; 상기 2개의 트렌치들 사이에 배치되는 베이스 영역; 및 상기 절연막의 위에 위치하고 상기 베이스 영역 내에 위치하는 상기 트렌치들의 측면들의 부분들을 따라 각각 배치된 이미터 영역과 콜렉터 영역을 포함한다.
또한, 본 발명의 반도체 장치에서는, 이미터 영역과 콜렉터 영역 중 적어도 하나가 다량의 불순물을 함유하는 트렌치의 측면 상에 배치되는 재료로 형성된다.
또한, 본 발명의 반도체 장치에서는, 상기 재료가 다결정 실리콘막이다.
또한, 본 발명의 반도체 장치에서는, 상기 트렌치들이 상기 이미터 영역과 상기 콜렉터 영역이 형성되는 위치들을 제외하고 상기 절연막으로 충전된다.
또한, 본 발명의 반도체 장치는, 상기 2개의 트렌치들과 함께, 상기 이미터 영역, 상기 베이스 영역, 및 상기 콜렉터 영역을 둘러싸도록 상기 적어도 2개의 트렌치들을 접속하는 접속 트렌치를 더 포함한다. 이 반도체 장치에서는, 상기 절연막이 상기 접속 트렌치를 충전시킨다.
또한, 본 발명의 반도체 장치에서는, 상기 트렌치들 중 하나가 상기 트렌치 들 중 다른 하나를 둘러싼다.
또한, 본 발명에 따르는 반도체 장치의 제조 방법은, 실리콘 기판의 표면 측 상에 베이스 영역을 형성하는 베이스 영역 형성 단계; 상기 실리콘 기판을 그 표면으로부터 수직으로 에칭함으로써 상기 표면 측으로부터 보았을 때 상기 베이스 영역과 상기 실리콘 기판 사이의 경계의 부분들 상의 상기 실리콘 기판의 상기 표면 아래에 상기 베이스 영역이 사이에 개재된 상태로 서로 마주보도록 적어도 2개의 트렌치를 형성하는 트렌치 형성 단계; 상기 트렌치들의 적어도 하부 표면들 상에 전기 절연막을 형성하는 절연막 형성 단계; 및 상기 베이스 영역 내에 형성된 상기 트렌치들의 측면들을 따라 이미터 영역과 콜렉터 영역을 형성하는 영역 형성 단계를 포함한다.
또한, 본 발명에 따르는 반도체 장치의 제조 방법은, 실리콘 기판의 표면 측 상에 베이스 영역을 형성하는 베이스 영역 형성 단계; 상기 실리콘 기판을 그 표면으로부터 수직으로 에칭함으로써 상기 표면 측으로부터 보았을 때 상기 베이스 영역과 상기 실리콘 기판 사이의 전체 경계 상 및 상기 실리콘 기판의 상기 표면 아래에 평면도에서 실질적으로 링-형상의 제1 트렌치를 형성하고, 상기 실리콘 기판을 그 표면으로부터 수직으로 에칭함으로써 상기 제1 트렌치와의 사이에 상기 베이스 영역을 개재하도록 상기 제1 트렌치 내부 및 상기 실리콘 기판의 상기 표면 아래에 제2 트렌치를 형성하는 트렌치 형성 단계; 상기 제1 트렌치와 상기 제2 트렌치의 적어도 하부 표면들 상에 전기 절연막을 형성하는 절연막 형성 단계; 및 상기 베이스 영역 내에 형성된 상기 제1 트렌치의 측면 상에 이미터 영역과 콜렉터 영역 중 하나를 형성하고, 상기 제2 트렌치의 측면 상에 상기 이미터 영역과 콜렉터 영역 중 다른 하나를 형성하는 영역 형성 단계를 포함한다.
또한, 본 발명에 따르는 반도체 장치의 제조 방법은, 상기 반도체 장치는 횡형 바이폴라 트랜지스터와 복수의 MOS 트랜지스터가 장착되고, 상기 방법은, 상기 실리콘 기판을 그 표면으로부터 에칭함으로써 트렌치 형성 단계와 동시에, 형성하는 단계를 더 포함한다.
본 발명에 따르면, 실리콘 기판의 표면으로부터 깊이 방향으로 연장하는 트렌치를 형성함으로써, 베이스 영역을 따라 서로 마주보는 이미터 영역과 콜렉터 영역의 유효 접합 면적을 쉽게 증가시킬 수 있어, 대전류 구동성을 갖는 횡형 바이폴라 트랜지스터를 구비하는 반도체 장치를 제공할 수 있게 된다.
도 1 내지 도 3은 본 발명에 따르는 제1 실시예를 도시한다. 도 1 및 도 2에 도시된 바와 같이, 제1 실시예에 따르는 반도체 장치(1)는 횡형 바이폴라 트랜지스터(5)가 실리콘 기판(3) 상에 제공되는 구조를 갖는다. 횡형 바이폴라 트랜지스터(5)는 아래와 같이 구성된다.
n-형 반도체 기판인 실리콘 기판(3)에는 2개의 트렌치(7, 9)가 형성되어 있다. 2개의 트렌치(7, 9)는 실리콘 기판(3)을 그 표면(3a)으로부터 수직으로 에칭함으로써 형성된다. 2개의 트렌치(7, 9)는 약 1㎛의 폭으로 좁은 그루브의 형상으로 형성되어, 실리콘 기판(3)의 표면(3a)의 방향으로 서로 평행하게 연장한다. 바꿔 말하면, 트렌치(7, 9)는 서로 이격되어 있다.
2개의 트렌치(7, 9) 사이에 위치하는 실리콘 기판(3)의 영역은 베이스 영 역(11)을 형성하는 p-형 영역이다. p-형 영역의 불순물 농도는 예컨대, 1×1016/㎤ 내지 1×1019/㎤이다. 베이스 영역(11)은 트렌치(7, 9)의 하부 표면(7a, 9a)보다 더 깊은 위치에 형성된다. 베이스 영역(11)의 폭은, 베이스 영역(11)의 측 상에 모두 위치하는 트렌치(7)의 일 측(7b)과 트렌치(9)의 일 측(9b) 사이의 거리보다 더 크고, 일 측(7b)에 마주보는 트렌치(7)의 타 측과 일 측(9b)과 마주보는 트렌치(9)의 타 측(9c) 사이의 거리보다 더 작다. 바꿔 말하면, 베이스 영역(11)은 2개의 트렌치(7, 9)의 전체를 덮지 않도록 형성된다.
베이스 영역(11)에서는, 베이스 전극을 인출하기 위한 고농도로 도핑된 p-형 영역(13)(이하 베이스 전극 인출 영역(13)이라고 함)이 실리콘 기판(3)의 표면(3a) 측 상의 실리콘 기판(3)의 일부에 형성된다. 베이스 전극 인출 영역(13)의 p-형 불순물 농도는 베이스 영역(11)의 불순물 농도보다 더 높고, 베이스 전극 인출 영역(13)은 각각 트렌치(7, 9)로 이루어지는 양 측면(7b, 9b)에 돌출되지 않는다.
다량의 n-형 불순물로 이루어지는 다결정 실리콘막(15)이 트렌치(7, 9)의 각각에 제공된다. 다결정 실리콘막(15)은 베이스 영역(11)에 각각 형성되는 트렌치(7, 9)의 측(7b, 9b)을 따라 제공된다. 각 다결정 실리콘막(15)은 측면(7b, 9b)을 따라 실리콘 기판(3)의 표면(3a) 아래에 배치되고, 각각 트렌치(7, 9)의 하부 표면(7a, 9a) 및 타 측면(7c, 9c)과 접촉하지 않는다.
다결정 실리콘막(15)으로부터 p-형 영역인 베이스 영역(11)으로 n-형 불순물을 확산시킴으로써, 불순물 확산 영역(17(n), 19(n))이 각각 트렌치(7, 9)의 측(7b, 9b)의 각각에 형성된다. 불순물 확산 영역 중 하나가 이미터 영역(17)으로 작용하는 한편, 나머지는 콜렉터 영역(19)으로 작용한다.
실리콘 산화막인 전기 절연막(21)이, 다결정 실리콘막(15)이 형성되는 위치를 제외하고 트렌치(7, 9)를 충전시킨다. 바꿔 말하면, 절연막(21)은 트렌치(7, 9)의 하부 표면(7a, 9a)과 타 측(7c, 9c)을 매설하도록 형성된다. 더욱 구체적으로는, 다결정 실리콘막(15)과 이미터 영역(17) 및 콜렉터 영역(19)을 형성하는 불순물 확산 영역은 절연막(21) 내에 매설된다.
절연막(21)은 또한 실리콘 기판(3)의 전체 표면(3a)을 덮는다. 콘택트(23)를 통해 베이스 전극 인출 영역(13)이나 이미터 영역(17) 및 콜렉터 영역(19)을 형성하는 다결정 실리콘막(15)과 전기 접속을 위한 금속 상호접속부(25)가 절연막(21)의 표면(21a) 상에 제공된다. 절연막(21)의 표면(21a)과 금속 상호접속부(25)는 실리콘 질화막 등인 보호막(27)으로 덮여진다.
상술한 바와 같이, 횡형 바이폴라 트랜지스터(5)는 실리콘 기판(3) 상에 배치되는 베이스 영역(11), 이미터 영역(17), 및 콜렉터 영역(19)에 의해 형성된다.
상술한 2개의 트렌치(7, 9)는 트렌치(7, 9)의 양 단부에서 한 쌍의 접속 트렌치(29)에 의해 접속된다. 접속 트렌치(29)는 상술한 트렌치(7, 9)와 유사하게, 그 표면(3a)으로부터 실리콘 기판(3)을 수직으로 에칭함으로써 형성되고, 2개의 트렌치(7, 9)와 동일한 깊이를 갖는다. 바꿔 말하면, 2개의 트렌치(7, 9)와 한 쌍의 접속 트렌치(29)는 베이스 영역(11)을 둘러싸는 링형 트렌치를 형성한다.
절연막(21)은 한 쌍의 접속 트렌치(29)를 충전한다. 바꿔 말하면, 횡형 바 이폴라 트랜지스터(5)는 베이스 영역(11)의 하부 표면을 제외하고 실리콘 기판(3)으로부터 전기적으로 절연된다.
이어서, 반도체 장치(1)를 제조하는 방법을 아래와 같이 이하 설명한다.
반도체 장치(1)를 제조할 때, 먼저, 도 3a에 도시된 바와 같이, 베이스 영역(11)을 형성하는 p-형 영역이 n-형 실리콘 기판(3)의 표면(3a) 측 상에 이온 주입에 의해 형성된다(베이스 영역 형성 공정). 여기에서, p-형 영역의 크기는 2개의 트렌치(7, 9)와 접속 트렌치(29)의 깊이보다 더 크게 되도록 설정되어, 평면도에서의 p-형 영역과 n-형 실리콘 기판(3) 사이의 경계의 제거가 2개의 트렌치(7, 9)와 접속 트렌치(29)의 형성 시에 실행될 수 있다. 바꿔 말하면, p-형 영역은, p-형 영역의 둘레가 2개의 트렌치(7, 9)와 접속 트렌치(29)가 형성되는 영역에 위치하도록 형성된다.
그 후, 도 3b에 도시된 바와 같이, 2개의 트렌치(7, 9)와 접속 트렌치(29)는 이방성 건식 에칭에 의해 형성된다(트렌치 형성 공정). 그 공정에서는, 상술한 바와 같이, 실리콘 기판(3)을 그 표면(3a)으로부터 수직으로 에칭함으로써 2개의 트렌치(7, 9)와 접속 트렌치(29)가 실리콘 기판(3)의 표면(3a) 아래에 형성되어, 실리콘 기판(3)의 표면(3a) 측으로부터 보았을 때 베이스 영역(11)과 실리콘 기판(3) 사이의 경계가 제거된다.
그 후, 절연막(21)이 형성되어, 그 내부에 트렌치(7, 9)와 접속 트렌치(29)의 하부 표면(7a, 9a)과 타 측(7c, 9c)을 매설하고, 실리콘 기판(3)의 표면(3a)을 동시에 덮는다(절연막 형성 공정).
이 공정에서는, 먼저, 도 3c에 도시된 바와 같이, 열 산화 및 증착에 의해, 그 내부에 트렌치(7, 9)와 접속 트렌치(29)를 매설하고 실리콘 기판(3)의 전체 표면(3a)을 덮기 위한 절연막(21)이 형성된다. 그 후, 도 3d에 도시된 바와 같이, 이방성 건식 에칭이 행해져, 각각 베이스 영역(11)과 서로 마주보는 트랜치(7, 9)의 각 측(7b, 9b)을 노출시키는 막 형성을 위한 트렌치(31)를 형성한다. 이방성 건식 에칭에서는, 포토레지스트막(도시 생략)이 남겨질 표면(21a)의 부분들 상에 배치된다. 그 공정의 완료 시에, 트렌치(7, 9)의 하부 표면(7a, 9a) 및 타 측(7c, 9c)이 절연막(21) 내에 매설된다.
절연막 형성 공정이 완료된 후에, 이미터 영역(17)과 콜렉터 영역(19)이 각각 베이스 영역(11)에 노출되는 트렌치(7, 9)의 측(7b, 9b) 상에 형성된다(영역 형성 공정).
이 공정에서는, 먼저, 도 3e에 도시된 바와 같이, 다량의 n-형 불순물을 함유하는 다결정 실리콘막(15)이 막 형성을 위한 트렌치(31)의 각각에 형성된다. 그 후, 다결정 실리콘막(15)이 형성된 후에, 이방성 에칭이 행해져, 다결정 실리콘막(15)의 불필요한 부분을 제거하여, 다결정 실리콘막(15)의 상부 표면들이 실리콘 기판(3)의 표면(3a) 아래에 있게 된다, 즉, 다결정 실리콘막(15)이 트렌치(7, 9) 내에만 형성된다.
다결정 실리콘막(15)이 형성된 후에, 도 3f에 도시된 바와 같이, 베이스 영역(11)보다 높은 불순물 농도를 갖는 p-형 영역(베이스 전극 인출 영역(13))이 실리콘 기판(3)의 표면(3a) 측 상에 이온 주입에 의해 형성된다. 그 후, 어닐링이 행해져, p-형 영역을 활성화시키고, 다결정 실리콘막(15)으로부터 베이스 영역(11)으로 n-형 불순물을 확산시키며, 실리콘 기판(3)의 표면(3a) 상에 존재하는 천연의 산화막의 산소를 다결정 실리콘막(15) 내에 포획함으로써 이미터 영역(17)과 콜렉터 영역(19)을 활성화시키고, 영역 형성 공정을 종료한다.
이미터 영역(17)과 콜렉터 영역(19)은 베이스 전극 인출 영역(13)이 형성되는 영역 아래에 형성되어, 베이스 전극 인출 영역(13)이 이미터 영역(17)과 콜렉터 영역(19) 사이에 위치하지 않게 된다.
그 후, 도 3g에 도시된 바와 같이, 절연막(21)이 막 형성을 위한 트렌치(31)의 나머지 부분 상에 형성되어, 절연막(21) 내에 다결정 실리콘막(15)을 매설한다. 그 후, 도 2에 도시된 바와 같이, 콘택트 홀이 형성되어 절연막(21)의 표면(21a)으로부터 다결정 실리콘막(15) 또는 베이스 전극 인출 영역(13)까지 전극을 인출하고, 콘택트 홀은 도전성 재료에 의해 충전되어 콘택트(23)를 형성한다.
마지막으로, 콘택트(23)와의 전기 접속을 위한 금속 상호접속부(25)가 절연막(21)의 표면(21a) 상에 형성된다. 또한, 절연막(21)의 표면(21a)과 금속 상호접속부(25)를 덮기 위한 보호막(27)이 형성된다. 이로써, 횡형 바이폴라 트랜지스터(5)를 구비하는 반도체 장치(1)의 제조를 완료한다.
상술한 바와 같이, 반도체 장치(1)와 그 제조 방법에 따라, 트렌치 형성 공정에서는, 실리콘 기판(3)의 표면(3a)으로부터 깊이 방향으로 트렌치(7, 9)의 확대 형성으로, 트렌치(7, 9)의 측면(7b, 9b)의 면적을 증가시켜 그 사이의 베이스 영역(11)을 따라 서로 마주보는 이미터 영역(17)과 콜렉터 영역(19)의 유효 접합 영 역이 쉽게 증가할 수 있게 하여, 큰 전류 구동성을 갖는 횡형 바이폴라 트랜지스터(5)를 구비하는 반도체 장치(1)을 제공할 수 있다.
상기 실시예에서는, 베이스 전극 인출 영역(13)이 트렌치(7, 9)의 양 측면(7b, 9b)에 돌출되지 않도록 형성되어 있지만, 본 발명은 거기에 한정되는 것은 아니다. 베이스 전극 인출 영역(13)을, 이미터 영역(17)이나 콜렉터 영역(19)과 접촉하지 않도록, 그리고 이미터 영역(17)과 콜렉터 영역(19) 사이에 위치하지 않도록 형성하는 것으로 충분하다. 예를 들면, 베이스 전극 인출 영역(13)은 도 4에 도시된 바와 같이, 이미터 영역(17)과 콜렉터 영역(19) 상으로 트렌치(7, 9)의 일 측면(7b, 9b)에 돌출되지 않도록 형성될 수 있다. 이 구조에서는, 최적의 베이스 폭은 베이스 전극 인출 영역(13)이 형성되는 위치로부터 독립하여 설정될 수 있다.
또한, 상기 실시예에서는, 실리콘 기판(3)의 표면(3a) 측으로부터 보았을 때 실리콘 기판(3)과 베이스 영역(11) 사이의 전체 경계가 2개의 트렌치(7, 9)와 한 쌍의 접속 트렌치(29)에 의해 제거되어 있지만, 본 발명은 거기에 한정되는 것은 아니다. 베이스 영역(11)과 실리콘 기판(3) 사이의 경계 부분 상에 2개의 트렌치(7, 9)를 형성하는 것으로 충분하다. 예를 들면, 도 5a에 도시된 바와 같이, 실리콘 기판(3)의 표면(3a) 측으로부터 보았을 때 실리콘 기판(3)과 베이스 영역(11) 사이의 경계의 일부가 남아 있어도 된다. 이 구조에서는, 다결정 실리콘막(15)이 실리콘 기판(3)과 접촉하지 않도록 절연막(21)으로 트렌치(7, 9)를 충전시키는 것이 필요하다.
이 구조에서는, 또한, 절연막 형성 공정에서, 이미터 영역(17)과 콜렉터 영 역(19)의 형성 영역을 제외하고 절연막(21)으로 트렌치(7, 9)를 충전시키면, 이미터 영역(17), 베이스 영역(11) 및 콜렉터 영역(19)이 이 순서로 양 단부로부터 절연막(21)에 의해 샌드위치될 수 있어, 실리콘 기판(3)과 이미터 영역(17)이나 콜렉터 영역(19) 사이의 불필요한 접합 영역을 제거할 수 있어, 고속 동작 성능과 높은 전송 효율을 모두 갖는 횡형 바이폴라 트랜지스터(5)를 제공할 수 있다. 또한, 이 구조에서는, 2개의 트렌치(7, 9) 사이의 위치에서 이격하여 베이스 전극 인출 영역(13)의 형성이 가능하므로, 베이스 전극 인출 영역(13)이 형성되는 위치로부터 독립하여 최적의 베이스 폭 설정이 가능하게 된다. 또한, 도 5b에 도시된 바와 같이, 베이스 전극 인출 영역(13)은 2개의 트렌치(7, 9) 사이의 위치에서 이격하여 형성되어도 되고, 그 전체 둘레가 절연막(21)으로 둘러싸여도 된다. 이 경우에, 불필요한 pn 접합의 부재(不在)가 고속 동작에 적합한 트랜지스터를 생성하는데 공헌한다.
또한, 상술한 제1 실시예에서는, 하나의 이미터 영역(17), 하나의 베이스 영역, 및 하나의 콜렉터 영역(19)이 그 배열 방향으로 배열되어 있지만, 본 발명은 거기에 한정되는 것이 아니라, 복수의 상기 영역이 배열되어도 된다. 이 구조에서는, 상술한 실시예의 경우와 유사하게, 그 사이에 베이스 영역을 갖는 3개 이상의 트렌치가 형성되고, 트렌치들은 이미터 영역(17)이나 콜렉터 영역(19)이 될 다결정 실리콘막(15)으로 충전된다. 이 구조에서는, 이미터 영역(17)과 콜렉터 영역(19)이 베이스 영역(11)을 개재하여 교대로 형성되며, 복수의 트렌치의 배열 방향으로 양 단부에서 트렌치들의 타 측들만 절연막(21) 내에 매설된다.
상술한 바와 같이 구성된 횡형 바이폴라 트랜지스터에서는, 상술한 실시예에 비해 그 사이의 베이스 영역(11)을 따라 서로 마주보는 이미터 영역(17)과 콜렉터 영역(19)의 유효 접합 면적이 더욱 증가하여 대전류가 흐르게 한다.
또한, 상기 실시예에서는, 베이스 영역(11)이 트렌치(7, 9)의 하부 표면(7a, 9a)보다 더 깊은 위치에 형성되어 있지만, 본 발명은 거기에 한정되는 것이 아니라, 베이스 영역(11)은 트렌치(7, 9)의 하부 표면(7a, 9a)보다 더 얕은 위치에 형성되어도 된다. 그러나, 이 구조에서는, 일 측(7b, 9b) 상에 형성된 이미터 영역(17)과 콜렉터 영역(19)이 실리콘 기판(3)과 접촉하지 않도록 하기 위해 실리콘 기판(3)의 n-형 불순물로 만들어진 트렌치(7, 9)의 일 측(7b, 9b)을 절연막(21) 내에 매설하는 것이 필요하다.
이어서, 본 발명에 따르는 제2 실시예를 도 6 및 도 7을 참조하여 설명한다. 제1 실시예의 반도체 장치(1)에서의 동일한 요소를 나타내도록 도면번호가 사용되고, 그 설명은 생략한다.
도 6 및 도 7에 도시된 바와 같이, 반도체 장치(51)의 횡형 바이폴라 트랜지스터(53)에서는, 베이스 영역(11)을 둘러싸고 평면도에서 대체로 링 형상인 제1 트렌치(하나의 트렌치)(55)와 그 사이에 베이스 영역(11)을 갖고 제1 트렌치(55)의 내부에 형성되는 제2 트렌치(다른 트렌치)(57)가 실리콘 기판(3) 내에 형성된다. 바꿔 말하면, 본 실시예에서의 베이스 영역(11)은 제1 트렌치(55)와 제2 트렌치(57) 사이에 샌드위치되고, 평면도에서 링 형상이 되도록 형성된다.
제1 트렌치(55)와 제2 트렌치(57)는 실리콘 기판(3)을 그 표면(3a)으로부터 수직으로 에칭함으로써 형성되고, 그 하부 표면(55a, 57a)은 베이스 영역(11)의 하부 표면보다 더 깊은 위치에 형성된다.
제2 트렌치(57)는 약 1 ㎛의 폭으로 좁은 그루브의 형상으로 형성된다. 제1 트렌치(55)는 대체로 선형으로 형성된 제2 트렌치(57)를 둘러싸도록 형성되고, 제2 트렌치(57)의 길이 방향으로 연장하고 제2 트렌치(57)를 폭 방향으로 샌드위치하는 한 쌍의 선형 부분과 제2 트렌치(57)의 양 단부를 둘러싸도록 반원형인 아크 부분으로 형성된다. 그러한 구조는 내부 둘레 측 상에 위치하는 제1 트렌치(55)의 측(55b)(이하 내부 둘레 측(55b)이라고 한다)으로부터 제2 트렌치(57)의 측(57b)까지의 거리를 균일하게 만들 수 있다.
제1 트렌치(55) 및 제2 트렌치(57)의 하부 표면(55a, 57a)과 외부 둘레 측 상에 위치하는 제1 트렌치(55)의 측(55c)(이하 외부 둘레 측(55c)이라고 한다)이 절연막(21) 내에 매설된다. 다결정 실리콘막(15)은 베이스 영역(11) 내에 형성된 제2 트렌치(57)의 측(57b) 상 및 제1 트렌치(55)의 내부 둘레 측(55b) 상에 형성된다. 바꿔 말하면, 다결정 실리콘막(15)은 제2 트렌치(57)의 하부 표면(57a)을 매설하는 절연막(21)의 상부 표면 상에 있도록 제2 트렌치(57)를 충전시킨다. 트렌치(55, 57) 내에 배치되는 다결정 실리콘막(15)의 상부 표면들은 실리콘 기판(3)의 표면(3a) 아래에 있다.
콜렉터 영역(19)으로서의 불순물 확산 영역은 제1 트렌치(55)의 내부 둘레 측면(55b) 상에 형성된다. 불순물 확산 영역은 다결정 실리콘막(15)으로부터 베이스 영역(11)으로 n-형 불순물을 확산시킴으로써 형성된다. 이미터 영역(17)으로서 의 다른 불순물 확산 영역은 제2 트렌치(57)의 측(57b) 상에 형성된다. 불순물 확산 영역은 다결정 실리콘막(15)으로부터 베이스 영역(11)으로 n-형 불순물을 확산시킴으로써 형성된다.
상술한 바와 같이 구성된 반도체 장치(51)의 제조는, 제1 실시예와 유사한 베이스 영역 형성 공정을 행한 후에, 제1 트렌치(55)와 제2 트렌치(57)가 이방성 건식 에칭에 의해 실리콘 기판(3)을 그 표면(3a)으로부터 수직으로 에칭함으로써 형성된다(트렌치 형성 공정). 이 공정에서는, 링-형상의 제1 트렌치가 실리콘 기판(3)의 표면(3a) 측으로부터 보았을 때 실리콘 기판(3)과 베이스 영역(11) 사이의 전체 경계 상에 형성된다. 또한, 제2 트렌치(57)는 제1 트렌치(55)의 내부에 형성된다.
그 후, 제1 실시예의 경우와 유사하게, 절연막 형성 공정과 영역 형성 공정이 행해진다. 이들 공정이 완료될 때, 절연막(21)이 막 형성을 위한 트렌치(31)의 나머지 부분 상에 형성되어, 제1 트렌치(55)와 제2 트렌치(57) 내에 배치되는 다결정 실리콘막(15)을 절연막(21) 내에 매설한다. 마지막으로, 콘택트(23)와 금속 상호접속부(35)를 덮도록 보호막(27)이 형성되고, 횡형 바이폴라 트랜지스터(53)를 구비하는 반도체 장치(51)의 제조를 완료한다.
반도체 장치(51)와 그 제조 방법은 제1 실시예와 유사한 효과를 갖는다.
또한, 제1 트렌치(55)의 전체 내부 둘레 측(55b) 상으로의 콜렉터 영역(19)의 형성과 제2 트렌치(57)의 전체 측 상으로의 이미터 영역(17)의 형성으로 인해, 베이스 영역(11)을 따라 서로 마주보는 이미터 영역(17)과 콜렉터 영역(19)의 유효 접합 면적이 더욱 증가할 수 있다.
또한, 링-형상인 트렌치 중 하나를 형성하고 절연막(21) 내에 제1 트렌치(55)의 외부 둘레 측(55c)을 매설함으로써, 이미터 영역(17), 베이스 영역(11), 및 콜렉터 영역(19)이 절연막(21)에 의해 둘러싸이며, 따라서 베이스 영역(11)과 실리콘 기판(3) 사이의 불필요한 접합 면적이 감소될 수 있다. 횡형 바이폴라 트랜지스터(53)의 특성이 그에 따라 더욱 향상될 수 있다.
상술한 제2 실시예에서는, 링-형상 베이스 영역(11)이 제2 트렌치(57) 주변에 제공될 때, 예를 들어, 도 8에 도시된 바와 같이, 제2 트렌치(57)와 링-형상 베이스 영역(11)으로 각각 형성되는 복수(예시된 예에서는 3개)의 유닛이 제2 트렌치(57)의 폭 방향으로 배열되어도 된다. 이 구조에서는, 제1 트렌치(하나의 트렌치)(65)는 복수의 제2 트렌치(57)와 제2 트렌치(57) 주변의 서로 인접하는 제2 트렌치들(57) 사이의 링-형상 베이스 영역(11)으로 형성되는 유닛들을 둘러싸는 위치에 형성된다.
그러한 구조에서는, 제1 트렌치(65)의 외부 둘레 측(65c)만이 절연막(21) 내에 매설되면 충분하다. 바꿔 말하면, 다결정 실리콘막(15)만이 서로 인접한 링-형상 베이스 영역들(11) 사이에 위치하는 제1 트렌치(65)를 충전시킨다. 콜렉터에 둘러싸는 n-형 기판과 동일한 전위를 인가하면, 절연이 필요 없기 때문에 외부 둘레 측 상의 절연막(21)을 제거할 수 있다.
상기에서와 같이 구성된 횡형 바이폴라 트랜지스터(63)에서는, 그 사이에 베이스 영역(11)을 갖고 서로 마주보는 이미터 영역(17)과 콜렉터 영역(19)의 유효 접합 면적이 더욱 확대될 수 있고, 대전류가 그를 통해 흐를 수 있다.
또한, 상기 실시예에서는, 이미터 영역(17)이 제2 트렌치(57)의 측(57b) 상에 형성되는 한편, 콜렉터 영역(19)이 제1 트렌치(55, 65)의 내부 둘레 측(55b, 65b) 상에 형성되어 있지만, 본 발명은 거기에 한정되는 것은 아니다. 예를 들면, 콜렉터 영역(19)은 제2 트렌치(57)의 측(57b) 상에 형성되어도 되고, 이미터 영역(17)은 제1 트렌치(55, 65)의 내부 둘레 측(55b, 65b) 상에 형성되어도 된다.
상술한 실시예들에서는, 횡형 바이폴라 트랜지스터(5, 53, 63)를 구비하는 반도체 장치(1, 51)를 설명하고 있지만, 본 발명은 거기에 한정되는 것은 아니다. 예를 들면, 도 9에 도시된 바와 같이, 본 발명은 횡형 바이폴라 트랜지스터(5)와 복수의 MOS 트랜지스터(73, 75)가 장착되는 반도체 장치(71)에 적용되어도 된다.
특히, 상술한 실시예들의 트렌치 형성 공정과 유사하게, 서로 인접하게 형성된 MOS 트랜지스터(73, 75) 사이에 소자 분리용 분리 트렌치(77)가 형성될 때, 분리 트렌치(77)는 실리콘 기판(3)을 그 표면(3a)으로부터 에칭함으로써 형성되어도 된다. 이 경우에는, 반도체 장치(71)의 제조 효율이 향상될 수 있다.
또한, 상술한 실시예들에서는, 다결정 실리콘막(15)이, 베이스 영역(11) 내에 모두 형성된 트렌치(7, 9)의 측면(7b, 9b) 상, 제1 트렌치(55, 65)의 내부 둘레 측(55b, 65b) 상, 및 제2 트렌치(57)의 측(57b) 상에 제공되어 있지만, 본 발명은 거기에 한정되는 것은 아니다. 이미터 영역(17)과 콜렉터 영역(19)으로서 역할을 하는 불순물 확산 영역을 형성할 수 있는 다량의 불순물을 함유하는 재료가 제공되면 충분하다. 또한, 다결정 실리콘막(15)과 같은 재료가 불순물 확산 영역이 형성 된 후에 제거되어도 된다.
더욱이, 상기 실시예들에서는, 이미터 영역(17)과 콜렉터 영역(19)으로서 역할을 하는 불순물 확산 영역을 형성하도록 베이스 영역(11) 내에 모두 형성된 트렌치(7, 9)의 측면(7b, 9b)을 따라, 제1 트렌치(55, 65)의 내부 둘레 측(55b, 65b) 상에, 및 제2 트렌치(57)의 측(57b) 상에 다결정 실리콘막(15)과 같은 재료가 제공되어 있지만, 본 발명은 거기에 한정되는 것은 아니다. 이미터 영역(17)과 콜렉터 영역(19)은 트렌치(7, 9), 제1 트렌치(55, 65), 및 제2 트렌치(57)의 개구측으로부터 각각 측면(7b, 9b), 내부 둘레 측(55b, 65b), 및 측(57b)을 향해 경사 방향으로 이온 주입을 행함으로써 형성되어도 된다.
상술한 바와 같이, 다결정 실리콘막(15)과 같은 재료가 이미터 영역(17)과 콜렉터 영역(19)이 형성된 후에 제거되거나, 이미터 영역(17)과 콜렉터 영역(19)이 이온 주입에 의해 형성될 때, 전극을 인출하기 위한 콘택트(23)가 트렌치(7, 9)의 측면(7b, 9b), 제1 트렌치(55, 65)의 내부 둘레 측(55b, 65b), 및 제2 트렌치(57)의 측(57b)과 직접 접촉하게 된다.
또한, 상술한 실시예들에서의 각 층들의 도전형은 반전되어도 된다. 더욱 구체적으로는, 예를 들면, n-형 실리콘 기판(3), p-형 베이스 영역(11), 및 n-형 이미터 영역(17) 및 콜렉터 영역(19)이 각각 p-형 실리콘 기판(3), n-형 베이스 영역(11), 및 p-형 이미터 영역(17) 및 콜렉터 영역(19)으로 대체되어도 된다.
본 발명의 실시예들은 도면을 참조하여 상세히 설명하고 있지만, 특정 구조가 거기에 한정되는 것이 아니라, 설계 변경 등이 본 발명의 범위 내에서 행해질 수도 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 무효 전류를 감소시킴으로써 대전류 구동을 위해 쉽게 확대되는 유효 접합 면적, 깊이 방향을 따라 균일한 베이스 폭, 및 향상된 전류 증폭 계수(hFE)를 갖는 횡형 바이폴라 트랜지스터를 구비한 반도체 장치 및 그 제조 방법을 얻을 수 있다.

Claims (10)

  1. 실리콘 기판;
    상기 실리콘 기판의 표면에 수직으로 배치된, 서로 평행하고 서로 이격되어 있는 적어도 2개의 트렌치;
    상기 트렌치들의 적어도 각 하부 표면을 충전하는 전기 절연막;
    상기 2개의 트렌치들 사이에 배치되는 베이스 영역; 및
    상기 절연막의 위에 위치하고 상기 베이스 영역 내에 위치하는, 상기 트렌치들의 측면들의 부분들을 따라 각각 배치된 이미터 영역과 콜렉터 영역을 포함하는, 반도체 장치.
  2. 청구항 1에 있어서, 상기 이미터 영역과 상기 콜렉터 영역 중 적어도 하나는 상기 트렌치의 상기 측면을 따라 배치될 다량의 불순물을 함유하는 재료로 형성되는, 반도체 장치.
  3. 청구항 2에 있어서, 상기 재료는 다결정 실리콘막을 포함하는, 반도체 장치.
  4. 청구항 1에 있어서, 상기 트렌치들은 상기 이미터 영역과 상기 콜렉터 영역이 형성되는 위치들을 제외하고 상기 절연막으로 충전되는, 반도체 장치.
  5. 청구항 4에 있어서, 접속 트렌치가 상기 적어도 2개의 트렌치들과 함께, 상기 이미터 영역, 상기 베이스 영역, 및 상기 콜렉터 영역을 둘러싸도록 상기 적어도 2개의 트렌치들을 접속하는 상기 접속 트렌치를 더 포함하고,
    상기 절연막은 상기 접속 트렌치를 충전시키는, 반도체 장치.
  6. 청구항 1에 있어서, 상기 트렌치들 중 하나는 상기 트렌치들 중 다른 하나를 둘러싸는, 반도체 장치.
  7. 실리콘 기판의 표면 측 상에 베이스 영역을 형성하는 단계;
    상기 실리콘 기판을 그 표면으로부터 수직으로 에칭함으로써 상기 표면 측으로부터 보았을 때 상기 베이스 영역과 상기 실리콘 기판 사이의 경계의 부분들 상의 상기 실리콘 기판의 상기 표면 아래에 상기 베이스 영역이 사이에 개재된 상태로 서로 마주보도록 적어도 2개의 트렌치를 형성하는 단계;
    상기 트렌치들의 적어도 하부 표면들 상에 전기 절연막을 형성하는 단계; 및
    상기 베이스 영역 내에 형성된 상기 트렌치들의 측면들을 따라 이미터 영역과 콜렉터 영역을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
  8. 실리콘 기판의 표면 측 상에 베이스 영역을 형성하는 단계;
    상기 실리콘 기판을 그 표면으로부터 수직으로 에칭함으로써 상기 표면 측으로부터 보았을 때 상기 베이스 영역과 상기 실리콘 기판 사이의 전체 경계 상 및 상기 실리콘 기판의 상기 표면 아래에 평면도에서 실질적으로 링-형상의 제1 트렌치를 형성하고, 상기 실리콘 기판을 그 표면으로부터 수직으로 에칭함으로써 상기 제1 트렌치와의 사이에 상기 베이스 영역을 개재하도록 상기 제1 트렌치 내부 및 상기 실리콘 기판의 상기 표면 아래에 제2 트렌치를 형성하는 단계;
    상기 제1 트렌치와 상기 제2 트렌치의 적어도 하부 표면들 상에 전기 절연막을 형성하는 단계; 및
    상기 베이스 영역 내에 형성된 상기 제1 트렌치의 측면 상에 이미터 영역과 콜렉터 영역 중 하나를 형성하고, 상기 제2 트렌치의 측면 상에 상기 이미터 영역과 콜렉터 영역 중 다른 하나를 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
  9. 횡형 바이폴라 트랜지스터와 복수의 MOS 트랜지스터가 장착되는 반도체 장치의 제조 방법으로서,
    청구항 7에 기재된 트렌치 형성 단계와 동시에, 상기 복수의 MOS 트랜지스터의 소자들을 분리하는 분리 트렌치를 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
  10. 횡형 바이폴라 트랜지스터와 복수의 MOS 트랜지스터가 장착되는 반도체 장치의 제조 방법으로서,
    청구항 8에 기재된 트렌치 형성 단계와 동시에, 상기 복수의 MOS 트랜지스터 의 소자들을 분리하는 분리 트렌치를 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
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