JP2009277756A - ツェナーダイオードおよびその製造方法 - Google Patents

Abstract

【課題】素子面積の縮小を図りつつ、ツェナー電圧（降伏電圧）の経時変化を抑制する。
【解決手段】ｎ^-型基板１の表層部において、ｎ^-型基板１の表面から所定深さの位置までｐ⁺型不純物層２を形成すると共に、ｐ⁺型不純物層２の両側もしくはこれを囲むように、ｎ^-型基板１の表面からｐ⁺型不純物層２と同等もしくはそれよりも深いトレンチ３を形成する。そして、トレンチ３の内部に内壁絶縁膜４とｎ⁺型ドープトＰｏｌｙ−Ｓｉ５を配置し、トレンチ３の下方において、トレンチ３の底面からｎ^-型基板１に向かって伸びるようにｎ⁺型不純物層６を形成する。また、ｎ^-型基板１の表面に、層間絶縁膜７を形成し、コンタクトホール７ａ、７ｂを通じて、ｎ⁺型ドープトＰｏｌｙ−Ｓｉ５と電気的に接続されるようにカソード電極８を備えると共に、ｐ⁺型不純物層２と電気的に接続されるようにアノード電極９を備える。
【選択図】図１

Description

本発明は、所定場所の電位をツェナー電圧（降伏電圧）に固定する際などに用いられるツェナーダイオードおよびその製造方法に関するものである。

従来、特許文献１において、ＰＮ接合で発生する電界を緩和するために、ｎ⁺型不純物層の周辺部近傍にｎ^-型不純物層を配置することでｎ⁺型不純物層を囲み、ｐ⁺型不純物層とｎ^-型不純物層とによるＰＮ接合の境界部と基板表面のシリコン酸化膜との界面部に発生するトラップ準位を低減し、ツェナー電圧（降伏電圧）の時間変動を抑制する技術が開示されている。
特開２００６−１０８２７２号公報

しかしながら、上記特許文献１に記載の構造では、基板表面においてｐ⁺型不純物層内にｎ⁺型不純物層およびそれを囲むように配置されたｎ^-型不純物層を形成した構造としており、基板表面にデバイスを形成しているため、素子面積が大きくなるという問題がある。

本発明は上記点に鑑みて、素子面積の縮小を図りつつ、ツェナー電圧（降伏電圧）の経時変化を抑制することが可能なツェナーダイオードおよびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体基板の少なくとも表層部に備えられた第１導電型の半導体領域（１）と、半導体領域（１）の表層部において、該半導体領域（１）の表面から所定深さとなるように形成された第２導電型不純物層（２）と、第２導電型不純物層（２）と同じもしくはそれよりも深く、該第２導電型不純物層（２）と接するように形成されたトレンチ（３）と、トレンチ（３）の内壁面に形成された内壁絶縁膜（４）と、内壁絶縁膜（４）を介してトレンチ（３）内に埋め込まれた導体層（５）と、導体層（５）と接するように、トレンチ（３）の底面から下方に形成され、半導体領域（１）よりも高濃度とされた第１導電型不純物層（６）と、半導体領域（１）の表面に形成され、コンタクトホール（７ａ、７ｂ）が形成された層間絶縁膜（７）と、層間絶縁膜（７）に形成されたコンタクトホール（７ａ）を通じて導体層（５）と電気的に接続された第１電極（８）と、層間絶縁膜（７）に形成されたコンタクトホール（７ｂ）を通じて第２導電型不純物層（２）と電気的に接続された第２電極（９）と、を備えていることを特徴としている。

このような構造のツェナーダイオードでは、半導体領域（１）が電界緩和層として機能するため、ツェナー電圧（降伏電圧）の経時変化を抑制することが可能となる。すなわち、ＰＮ接合部分において不純物濃度の変化が急峻であると、バンドギャップが小さくなるため、それを飛び越えてしまいリークが発生し易くなるが、不純物濃度が小さな半導体領域（１）が形成されているため、不純物濃度の変化がその分緩やかになり、リークの発生を抑制することが可能となる。このため、リークに起因したツェナー電圧（降伏電圧）の経時変化を抑制することができる。

また、ＰＮ接合を構成する第２導電型不純物層（２）と第１導電型不純物層（６）の境界部が酸化膜と接した構造にならないため、トラップ準位が発生しない。このことからも、ツェナー電圧（降伏電圧）の経時変化が起こり難くなるようにできる。

例えば、請求項２に記載したように、トレンチ（３）を第２導電型不純物層（２）の両側に１つずつ、もしくは該第２導電型不純物層（２）を囲むように形成し、各トレンチ（３）内に内壁絶縁膜（４）を介して導体層（５）を配置すると共に、導体層（５）と電気的に接続される第１電極（８）もそれぞれ備えた構造とすることができる。

また、請求項３に記載したように、第２導電型不純物層（２）を貫通するように１つトレンチ（３）を形成することもできる。

このように、トレンチ（３）を１つにした構造とすれば、上記請求項１に記載した効果が得られると共に、トレンチ（３）の数を少なくする分だけ、さらに素子面積を縮小することが可能になる。

請求項４〜５に記載の発明は、請求項１ないし３に記載のツェナーダイオードの製造方法に関するものである。これらの製造方法により、請求項１ないし３に記載のツェナーダイオードを製造することが可能となる。

すなわち、請求項４に記載したように、少なくとも表層部に第１導電型の半導体領域（１）が形成された半導体基板を用意する工程と、半導体領域（１）の表面から所定深さとなるように第２導電型不純物層（２）を形成する工程と、第２導電型不純物層（２）よりも深くなるようにトレンチ（３）を形成する工程と、トレンチ（３）内に内壁絶縁膜（４）を形成すると共に、該内壁絶縁膜（４）を介して第１導電型不純物がドープされたドープトＰｏｌｙ−Ｓｉ（５）を配置することで、トレンチ（３）を埋め込む工程と、トレンチ（３）の底面から下方に向けてドープトＰｏｌｙ−Ｓｉ（５）内の第１導電型不純物を拡散させることにより、半導体領域（１）よりも高濃度となる第２導電型不純物層（６）を形成する工程と、半導体領域（１）の表面に層間絶縁膜（７）を形成する工程と、層間絶縁膜（７）に対して、ドープトＰｏｌｙ−Ｓｉ（５）に繋がるコンタクトホール（７ａ）を形成すると共に、第１導電型不純物層（２）に繋がるコンタクトホール（７ｂ）を形成する工程と、層間絶縁膜（７）に形成したドープトＰｏｌｙ−Ｓｉ（５）に繋がるコンタクトホール（７ａ）を通じてドープトＰｏｌｙ−Ｓｉ（５）に電気的に接続される第１電極（８）を形成すると共に、第１導電型不純物層（２）に繋がるコンタクトホール（７ｂ）を通じて第１導電型不純物層（２）と電気的に接続される第２電極（９）を形成する工程と、を含む製造方法により、上述したツェナーダイオードを製造することができる。

また、請求項５に記載したように、トレンチ（３）の底面に第１導電型不純物のイオン注入を行うと共に、それを熱拡散させることにより、半導体領域（１）よりも高濃度となる第２導電型不純物層（６）を形成することによっても、上述したツェナーダイオードを製造することができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるツェナーダイオードの断面図である。以下、この図を参照して、本実施形態にかかるツェナーダイオードの構造について説明する。

図１に示すように、ｎ^-型基板１の表層部において、ｎ^-型基板１の表面から所定深さの位置までｐ⁺型不純物層２が形成されている。また、このｐ⁺型不純物層２の両側それぞれに１つずつ、もしくは、ｐ⁺型不純物層２を囲むように、ｎ^-型基板１の表面からｐ⁺型不純物層２と同じもしくはそれよりも深いトレンチ３が形成されている。トレンチ３の側面はｐ⁺型不純物層２と接した状態となっており、少なくともトレンチ３の深さはｐ⁺型不純物層２と接した位置においてｐ⁺型不純物層２よりも深くされている。

トレンチ３の内部には、トレンチ３の内壁面を覆うように形成された酸化膜等で構成された内壁絶縁膜４と、内壁絶縁膜４内においてトレンチ３を埋め込むように配置されたｎ型ドープトＰｏｌｙ−Ｓｉ５が配置されている。また、トレンチ３の下方において、トレンチ３の底面からｎ^-型基板１に向かって伸びるようにｎ⁺型不純物層６が形成されている。このｎ⁺型不純物層６はｎ⁺型ドープトＰｏｌｙ−Ｓｉ５と接触した状態とされることで、ｎ⁺型不純物層６とｎ⁺型ドープトＰｏｌｙ−Ｓｉ５とが電気的に接続されている。

また、ｎ^-型基板１の表面には、層間絶縁膜７が形成されている。そして、この層間絶縁膜７に形成されたコンタクトホール７ａ、７ｂを通じて、ｎ⁺型ドープトＰｏｌｙ−Ｓｉ５と電気的に接続されるようにカソード電極８が備えられていると共に、ｐ⁺型不純物層２と電気的に接続されるようにアノード電極９が備えられている。このようにして、本実施形態にかかるツェナーダイオードが備えられている。

なお、図１では、ツェナーダイオードをＳＯＩ基板に形成した場合を想定して、ＳＯＩ層を構成するｎ^-型基板１の裏面側に埋込酸化膜１０が形成されたものを図示しているが（ただし、埋込酸化膜１０を挟んでｎ^-型基板１と反対側に備えられた支持基板に関しては図示を省略）、単にｎ^-型基板１にツェナーダイオードを備えたものであっても構わない。

次に、上記のように構成されたツェナーダイオードの製造方法について説明する。図２は、図１に示したツェナーダイオードの製造工程を示した断面図である。この図を参照して説明する。

〔図２（ａ）に示す工程〕
まず、ｎ^-型基板１の表層部において、ｎ^-型基板１の表面から所定深さの位置までｐ⁺型不純物層２を形成する。例えば、図示しないレジスト等のマスクを配置したのち、ボロンなどのｐ型不純物のイオン注入および熱拡散により、ｐ⁺型不純物層２を形成する。そして、酸化膜などのエッチングマスクを配置したのち、異方性エッチングを行うことにより、ｎ^-型基板１の表面からｐ⁺型不純物層２の両側それぞれに１つずつ、もしくは、ｐ⁺型不純物層２を囲むようにトレンチ３を形成する。

〔図２（ｂ）に示す工程〕
熱酸化処理を行うことにより、トレンチ３の内壁面を熱酸化することで内壁絶縁膜４を形成する。そして、トレンチ３の底面のみが開口するマスクを配置したのち、異方性エッチングを行うことによってトレンチ３の底面において内壁絶縁膜４を除去する。

〔図２（ｃ）に示す工程〕
ｎ⁺型ドープトＰｏｌｙ−Ｓｉ５をトレンチ３の内部に埋め込まれるように形成したのち、エッチバックなどによりｎ⁺型ドープトＰｏｌｙ−Ｓｉ５の不要部分、つまりトレンチ３の内部に埋め込まれた部分以外を除去する。そして、アニール処理を行うことにより、ｎ型ドープトＰｏｌｙ−Ｓｉ３内のｎ型不純物を固相拡散させ、トレンチ３の下方にｎ⁺型不純物層６を形成する。

〔図２（ｄ）に示す工程〕
酸化膜や窒化膜などを成膜することによって層間絶縁膜７を形成したのち、エッチングマスクを配置してから層間絶縁膜７を異方性エッチングすることでコンタクトホール７ａ、７ｂを形成する。そして、層間絶縁膜７上に電極材料となるＡｌなどの金属を配置したのち、それをパターニングすることでカソード電極８およびアノード電極９を形成する。これにより、図１に示したツェナーダイオードが完成する。

以上説明した本実施形態のツェナーダイオードでは、ｐ⁺型不純物層２の下面とｎ^-型基板１との接触部分全体がツェナー降伏を起こす場所となる。つまり、ｐ⁺型不純物層２がアノード層として機能し、ｎ^-型基板１がカソード層として機能する。したがって、これらの接触部分全体でツェナー降伏時には電流を流す縦型構造のツェナーダイオードとして動作する。

このような構造のツェナーダイオードでは、ｎ^-型基板１が電界緩和層として機能するため、ツェナー電圧（降伏電圧）の経時変化を抑制することが可能となる。すなわち、ＰＮ接合部分において不純物濃度の変化が急峻であると、バンドギャップが小さくなるため、それを飛び越えてしまいリークが発生し易くなるが、不純物濃度が小さなｎ^-型基板１が形成されているため、不純物濃度の変化がその分緩やかになり、リークの発生を抑制することが可能となる。このため、リークに起因したツェナー電圧（降伏電圧）の経時変化を抑制することができる。

また、ＰＮ接合を構成するｐ⁺型不純物層２とｎ⁺型不純物層６の境界部が酸化膜と接した構造にならないため、トラップ準位が発生しない。このことからも、ツェナー電圧（降伏電圧）の経時変化が起こり難くなるようにできる。

そして、このように、トレンチ３を形成し、ｐ⁺型不純物層２の下面とｎ^-型基板１との接触部分全体がツェナー降伏を起こす場所となるようにしているため、縦型構造となり、接合面積を大きくすることができる。これにより、基板表面にデバイスを形成している場合と比較して素子面積を小さくすることが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してツェナーダイオードの製造方法を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図３は、本実施形態にかかるツェナーダイオードの製造工程を示した断面図である。この図に示すように、図３（ａ）、（ｂ）に示す工程では、図２（ａ）、（ｂ）と同様の工程を行い、トレンチ３内に内壁絶縁膜４を形成する工程まで行う。そして、図３（ｃ）に示す工程において、トレンチ３以外をマスクで覆った状態でリンやヒ素などのｎ型不純物のイオン注入および熱拡散を行うことにより、トレンチ３の下方にｎ⁺型不純物層６を形成する。続いて、図３（ｄ）に示す工程において、ｎ⁺型ドープトＰｏｌｙ−Ｓｉ５をトレンチ３の内部に埋め込まれるように形成したのち、エッチバックなどによりｎ⁺型ドープトＰｏｌｙ−Ｓｉ５の不要部分、つまりトレンチ３の内部に埋め込まれた部分以外を除去する。その後は、上記図２（ｄ）と同様の工程を行うことで、第１実施形態に示した構造のツェナーダイオードが完成する。

このように、イオン注入および熱拡散によってトレンチ３の下方にｎ⁺型不純物層６を形成するようにしても、上記と同様の構造のツェナーダイオードを形成することができる。そして、イオン注入によって直接ｎ⁺型不純物層６を形成しているため、ｎ⁺型ドープトＰｏｌｙ−Ｓｉ５内のｎ型不純物を固相拡散させる場合と比較して、より高濃度にすることができ、ツェナー電圧（降伏電圧）の調整が容易になる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のツェナーダイオードは、第１実施形態に対してトレンチ３、内壁絶縁膜４、ｎ⁺型ドープトＰｏｌｙ−Ｓｉ５およびｎ⁺型不純物層６の形成位置および形成個数を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図４は、本実施形態にかかるツェナーダイオードの断面図である。この図に示されるように、本実施形態のツェナーダイオードでは、ｐ⁺型不純物層２内を貫通するようにトレンチ３が形成されており、このトレンチ３内に内壁絶縁膜４を介してｎ⁺型ドープトＰｏｌｙ−Ｓｉ５が配置されていると共に、トレンチ３の下方においてｐ⁺型不純物層２よりも深い位置にｎ⁺型不純物層６が形成された構造となっている。なお、本図では、ドープトＰｏｌｙ−Ｓｉ５と電気的に接続されるカソード電極８のみ示してあるが、別断面においてｐ⁺型不純物層２と電気的に接続されるアノード電極９も配置されている。

このように、トレンチ３や内壁絶縁膜４およびｎ⁺型ドープトＰｏｌｙ−Ｓｉ５を１つのみの構造とする場合であっても、上記第１実施形態と同様の効果を得ることができると共に、数を少なくする分だけ、さらに素子面積を縮小することが可能になる。

図５は、本実施形態にかかるツェナーダイオードの製造工程を示した断面図である。この図に示すように、図５（ａ）に示す工程において、ｐ⁺型不純物層２を形成したのち、図５（ｂ）に示す工程において、ｐ⁺型不純物層２を貫通するようにトレンチ３を形成する。そして、図５（ｃ）、（ｄ）に示す工程において、図２（ｂ）、（ｃ）と同様の工程を行うことにより、内壁絶縁膜４やドープトＰｏｌｙ−Ｓｉ５およびｎ⁺型不純物層６を形成する。その後は、上記図２（ｄ）と同様の工程を行うことで、図４に示した本実施形態の構造のツェナーダイオードが完成する。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対してツェナーダイオードの製造方法を変更したものであり、その他に関しては第３実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図６は、本実施形態にかかるツェナーダイオードの製造工程を示した断面図である。この図に示すように、図６（ａ）〜（ｃ）に示す工程では、図５（ａ）〜（ｃ）と同様の工程を行い、トレンチ３内に内壁絶縁膜４を形成する工程まで行う。そして、図６（ｄ）に示す工程において、トレンチ３以外をマスクで覆った状態でリンやヒ素などのｎ型不純物のイオン注入および熱拡散を行うことにより、トレンチ３の下方にｎ⁺型不純物層６を形成する。続いて、図示しないが、ｎ⁺型ドープトＰｏｌｙ−Ｓｉ５をトレンチ３の内部に埋め込まれるように形成したのち、エッチバックなどによりｎ⁺型ドープトＰｏｌｙ−Ｓｉ５の不要部分、つまりトレンチ３の内部に埋め込まれた部分以外を除去する。その後は、上記図２（ｄ）と同様の工程を行うことで、第３実施形態に示した構造のツェナーダイオードが完成する。

このように、イオン注入および熱拡散によってトレンチ３の下方にｎ⁺型不純物層６を形成するようにしても、上記と同様の構造のツェナーダイオードを形成することができる。そして、イオン注入によって直接ｎ⁺型不純物層６を形成しているため、ｎ⁺型ドープトＰｏｌｙ−Ｓｉ５内のｎ型不純物を固相拡散させる場合と比較して、より高濃度にすることができ、ツェナー電圧（降伏電圧）の調整が容易になる。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のツェナーダイオードは、第１実施形態に対してトレンチ３やｎ⁺型不純物層６の形成深さとｐ⁺型不純物層２の形成深さの関係を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図７は、本実施形態にかかるツェナーダイオードの断面図である。この図に示されるように、本実施形態のツェナーダイオードでは、ｐ⁺型不純物層２に対してトレンチ３やｎ⁺型不純物層６が十分に深くなるようにし、第１実施形態よりもｎ⁺型不純物層６とｐ⁺型不純物層２との間の間隔を空けるようにしている。

このような構成とすることにより、以下の効果を得ることができる。これについて、図８を参照して説明する。図８（ａ）、（ｂ）は、第１実施形態と本実施形態のツェナーダイオードの動作中に掛かる電界の状態を表した模式図である。

本実施形態に示すツェナーダイオードも第１実施形態に示したものと同様、ｐ⁺型不純物層２の下面とｎ^-型基板１との接触部分全体がツェナー降伏を起こす場所となる。しかしながら、第１実施形態の構造のようにｎ⁺型不純物層６とｐ⁺型不純物層２との間の間隔が狭いと、ｐ⁺型不純物層２の下面全体でツェナー降伏を起こすものの、図８（ａ）中の矢印で示したように主にｎ⁺型不純物層６の近傍に電界が掛かることになる。

これに対し、本実施形態の構造のようにｎ⁺型不純物層６とｐ⁺型不純物層２との間の間隔が広いと、ｐ⁺型不純物層２の下面全体でツェナー降伏を起こし、かつ、図８（ｂ）中の矢印で示したようにｐ⁺型不純物層２の下面全域に均等に電界が掛かることになる。このため、より安定的に動作するツェナーダイオードとすることが可能となる。

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態のツェナーダイオードは、第５実施形態に対してｐ⁺型不純物層２のコンタクト領域の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図９は、本実施形態にかかるツェナーダイオードの断面図である。この図に示されるように、本実施形態では、ｐ⁺型不純物層２内にさらに高不純物濃度となるコンタクト用のｐ⁺⁺型不純物層１１を形成している。このように、ｐ⁺⁺型不純物層１１を形成することにより、コンタクト抵抗を低減することが可能となる。さらに、このような構造にする場合、ｐ⁺型不純物層２の不純物濃度を薄くして電界緩和層として機能させることもでき、これにより、逆方向の電圧が印加されるような場合に対しても、変動に強い素子となるようにすることができる。

（他の実施形態）
上記実施形態では、ｎ^-型基板１に直接ツェナーダイオードを形成するような形態について説明したが、半導体基板にｎ^-型半導体領域（ウェル領域）を配置し、その中にツェナーダイオードを形成するような形態であっても本発明を適用することができる。

また、上記実施形態では、トレンチ３内に内壁絶縁膜４を介してｎ⁺型ドープトＰｏｌｙ−Ｓｉ５を配置した構造としたが、導体層であれば、他の構造のもの、例えばカソード電極８がそのまま埋め込まれるような構造であっても構わない。ただし、このような構造とするには、第２、第４実施形態に示した製造方法のように、ｎ⁺型不純物層６をイオン注入で形成することが必要になる。

さらに、上記各実施形態で示したツェナーダイオードを構成する各種構成要素の形状等に関しては適宜変更可能である。図１０、図１１は、ｎ⁺型不純物層６やｐ⁺型不純物層２の構造を変更した場合のツェナーダイオードの断面図である。例えば、図１０に示すように、ｎ⁺型不純物層６がトレンチ３の底面のみでなく、トレンチ３の底面から横方向に広がるような形状であっても良い。このような構造は、熱処理における熱の掛かり具合によって生じるが、このような構成であっても上記各実施形態と同様の効果を得ることができる。また、図１１に示すように、ｐ⁺型不純物層２の底部が平坦となるようにすることもできる。

上記実施形態では、第１導電型をｎ型、第２導電型をｐ型とするツェナーダイオードを例に挙げて説明したが、これらの導電型を反転させたツェナーダイオードに対しても、本発明を適用することが可能である。例えば、第１実施形態において、導電型を反転させた場合、図１２のような構造となる。このように、導電型を反転させた構造のツェナーダイオードとすることもできる。

本発明の第１実施形態にかかるツェナーダイオードの断面図である。 図１に示すツェナーダイオードの製造工程を示した断面図である。 本発明の第２実施形態にかかるツェナーダイオードの製造工程を示した断面図である。 本発明の第３実施形態にかかるツェナーダイオードの断面図である。 図４に示すツェナーダイオードの製造工程を示した断面図である。 本発明の第４実施形態にかかるツェナーダイオードの製造工程を示した断面図である。 本発明の第５実施形態にかかるツェナーダイオードの断面図である。 （ａ）は、第１実施形態に示したツェナーダイオードの動作中にかかる電界の様子を示した断面図、（ｂ）は、第５実施形態に示したツェナーダイオードの動作中にかかる電界の様子を示した断面図である。 本発明の第６実施形態にかかるツェナーダイオードの断面図である。 他の実施形態にかかるツェナーダイオードの断面図である。 他の実施形態にかかるツェナーダイオードの断面図である。 他の実施形態にかかるツェナーダイオードの断面図である。

符号の説明

１ ｎ^-型基板
２ ｐ⁺型不純物層
３ トレンチ
４ 内壁絶縁膜
５ ｎ⁺型ドープトＰｏｌｙ−Ｓｉ
６ 型不純物層
７ 層間絶縁膜
８ カソード電極
９ アノード電極

Claims (5)

1. 半導体基板の少なくとも表層部に備えられた第１導電型の半導体領域（１）と、
   前記半導体領域（１）の表層部において、該半導体領域（１）の表面から所定深さとなるように形成された第２導電型不純物層（２）と、
   前記第２導電型不純物層（２）と同じもしくはそれよりも深く、該第２導電型不純物層（２）と接するように形成されたトレンチ（３）と、
   前記トレンチ（３）の内壁面に形成された内壁絶縁膜（４）と、
   前記内壁絶縁膜（４）を介して前記トレンチ（３）内に埋め込まれた導体層（５）と、
   前記導体層（５）と接するように、前記トレンチ（３）の底面から下方に形成され、前記半導体領域（１）よりも高濃度とされた第１導電型不純物層（６）と、
   前記半導体領域（１）の表面に形成され、コンタクトホール（７ａ、７ｂ）が形成された層間絶縁膜（７）と、
   前記層間絶縁膜（７）に形成されたコンタクトホール（７ａ）を通じて前記導体層（５）と電気的に接続された第１電極（８）と、
   前記前記層間絶縁膜（７）に形成されたコンタクトホール（７ｂ）を通じて前記第２導電型不純物層（２）と電気的に接続された第２電極（９）と、を備えていることを特徴とするツェナーダイオード。
2. 前記トレンチ（３）は、前記第２導電型不純物層（２）の両側に１つずつ、もしくは該第２導電型不純物層（２）を囲むように形成されており、各トレンチ（３）内に前記内壁絶縁膜（４）を介して前記導体層（５）が配置されていると共に、前記導体層（５）と電気的に接続される前記第１電極（８）が備えられていることを特徴とする請求項１に記載のツェナーダイオード。
3. 前記トレンチ（３）は、前記第２導電型不純物層（２）を貫通するように１つ形成されていることを特徴とする請求項１に記載のツェナーダイオード。
4. 少なくとも表層部に第１導電型の半導体領域（１）が形成された半導体基板を用意する工程と、
   前記半導体領域（１）の表面から所定深さとなるように第２導電型不純物層（２）を形成する工程と、
   前記第２導電型不純物層（２）よりも深くなるようにトレンチ（３）を形成する工程と、
   前記トレンチ（３）内に内壁絶縁膜（４）を形成すると共に、該内壁絶縁膜（４）を介して第１導電型不純物がドープされたドープトＰｏｌｙ−Ｓｉ（５）を配置することで、前記トレンチ（３）を埋め込む工程と、
   前記トレンチ（３）の底面から下方に向けて前記ドープトＰｏｌｙ−Ｓｉ（５）内の前記第１導電型不純物を拡散させることにより、前記半導体領域（１）よりも高濃度となる第２導電型不純物層（６）を形成する工程と、
   前記半導体領域（１）の表面に層間絶縁膜（７）を形成する工程と、
   前記層間絶縁膜（７）に対して、前記ドープトＰｏｌｙ−Ｓｉ（５）に繋がるコンタクトホール（７ａ）を形成すると共に、前記第１導電型不純物層（２）に繋がるコンタクトホール（７ｂ）を形成する工程と、
   前記層間絶縁膜（７）に形成した前記ドープトＰｏｌｙ−Ｓｉ（５）に繋がるコンタクトホール（７ａ）を通じて前記ドープトＰｏｌｙ−Ｓｉ（５）に電気的に接続される第１電極（８）を形成すると共に、前記第１導電型不純物層（２）に繋がるコンタクトホール（７ｂ）を通じて前記第１導電型不純物層（２）と電気的に接続される第２電極（９）を形成する工程と、を含んでいることを特徴とするツェナーダイオードの製造方法。
5. 少なくとも表層部に第１導電型の半導体領域（１）が形成された半導体基板を用意する工程と、
   前記半導体領域（１）の表面から所定深さとなるように第２導電型不純物層（２）を形成する工程と、
   前記第２導電型不純物層（２）よりも深くなるようにトレンチ（３）を形成する工程と、
   前記トレンチ（３）内に内壁絶縁膜（４）を形成する工程と、
   前記トレンチ（３）の底面に第１導電型不純物のイオン注入を行うと共に、それを熱拡散させることにより、前記半導体領域（１）よりも高濃度となる第２導電型不純物層（６）を形成する工程と、
   前記トレンチ（３）内に、前記内壁絶縁膜（４）を介して導体層（５）を埋め込む工程と、
   前記半導体領域（１）の表面に層間絶縁膜（７）を形成する工程と、
   前記層間絶縁膜（７）に対して、前記導体層（５）に繋がるコンタクトホール（７ａ）を形成すると共に、前記第１導電型不純物層（２）に繋がるコンタクトホール（７ｂ）を形成する工程と、
   前記層間絶縁膜（７）に形成した前記導体層（５）に繋がるコンタクトホール（７ａ）を通じて前記導体層（５）に電気的に接続される第１電極（８）を形成すると共に、前記第１導電型不純物層（２）に繋がるコンタクトホール（７ｂ）を通じて前記第１導電型不純物層（２）と電気的に接続される第２電極（９）を形成する工程と、を含んでいることを特徴とするツェナーダイオードの製造方法。

Images