JP7368121B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 164
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000012535 impurity Substances 0.000 claims description 104
- 239000004020 conductor Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 14
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 228
- 239000000758 substrate Substances 0.000 description 29
- 230000015556 catabolic process Effects 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 11
- 238000002513 implantation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0646—PN junctions
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66098—Breakdown diodes
- H01L29/66106—Zener diodes
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0692—Surface layout
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/1608—Silicon carbide
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Description
たとえば、特許文献1は、p型の半導体基板と、p型半導体基板の所定領域に、n+埋込層およびp+分離拡散層で仕切られたn型不純物領域と、n型不純物領域内に所定の拡散深さで形成されたp型のアノード拡散層と、該アノード拡散層内に所定の拡散深さで形成されたn型のカソード拡散層と、該カソード拡散層の直下に接続し、かつアノード拡散層を貫通してn型不純物領域内に達する拡散深さで形成されたp+型の定電圧決定拡散層とを備える、定電圧ダイオードを開示している。
本発明の目的は、半導体層の内部で降伏現象を起こすことができるツェナーダイオードを低コストで作製することができる半導体装置およびその製造方法を提供することである。
たとえば、ダイオード不純物領域がp型であり、第1シンカー層、第2半導体層(埋め込み層)および第2シンカー層がn型である場合のツェナーダイオードの動作を説明する。この場合、第1配線(アノード)を低電位側、第2配線(カソード)を高電位側として、第1配線と第2配線との間に電圧が与えられると、ツェナーダイオードには逆方向電圧が与えられる。この逆方向電圧が、降伏電圧を上回ると、ダイオード不純物領域と第1シンカー層との界面(半導体層の内部)で降伏現象が起こり、電流が流れるようになる。その後の電流は、第2シンカー層から第2半導体層および第1シンカー層を通って、第1配線(アノード)に流れる。このように、ツェナーダイオードの降伏現象が半導体層の内部で起きるため、降伏電圧の経時変化を抑制することができる。
また、半導体層の第1面から第1トレンチおよび第2トレンチの各底部に向かう第1シンカー層および第2シンカー層の深さを決定する因子が、第1トレンチおよび第2トレンチの各側面に対する第2導電型の不純物の注入範囲である。したがって、第1シンカー層および第2シンカー層を第2半導体層に接触させるために、第2導電型の不純物の注入範囲を第1トレンチおよび第2トレンチの各底部まで広げるだけでよく、工程が単純であり、かつコストの増加を抑制することができる。
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、第1面およびその反対側の第2面を有する第1導電型の半導体層と、前記半導体層に埋め込まれた第2導電型の第2半導体層と、前記半導体層に形成され、前記第1面に交差する方向の断面視において、前記第1面から前記半導体層の厚さ方向に延び、前記第2半導体層を貫通する第1トレンチおよび第2トレンチと、前記第1トレンチの少なくとも側面に形成された第1絶縁膜と、前記第2トレンチの少なくとも側面に形成された第2絶縁膜と、前記第2半導体層、前記第1トレンチおよび前記第2トレンチによって区画された前記半導体層の第1部分に形成され、前記第1トレンチの深さ方向に延び、かつ前記第2半導体層および前記第1絶縁膜に接している第2導電型の第1シンカー層と、前記半導体層の前記第1部分に形成され、前記第2トレンチの深さ方向に延び、かつ前記第2半導体層および前記第2絶縁膜に接している第2導電型の第2シンカー層と、前記半導体層の前記第1面に形成され、前記第1シンカー層との間のpn接合によってツェナーダイオードを形成する第1導電型のダイオード不純物領域と、前記ダイオード不純物領域に電気的に接続された第1配線と、前記第2シンカー層に電気的に接続された第2配線とを含む。
本発明の一実施形態に係る半導体装置では、前記第2シンカー層は、前記第2トレンチの深さ方向の全体にわたって前記第2絶縁膜に接していてもよい。
本発明の一実施形態に係る半導体装置では、前記第1トレンチの深さ方向に直交する方向における前記第1シンカー層の厚さは、0.5μm~5μmであってもよい。
本発明の一実施形態に係る半導体装置では、前記第2半導体層の厚さは、2μm~10μmであってもよい。
本発明の一実施形態に係る半導体装置は、前記第1トレンチの底面に形成され、前記半導体層よりも高い不純物濃度を有する第1導電型の第1不純物領域と、前記第1絶縁膜を介して前記第1トレンチに埋め込まれ、前記第1不純物領域に接する第1導電体とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第1絶縁膜は、前記第1トレンチの側面および底面に形成されており、前記半導体装置は、前記第1絶縁膜を介して前記第1トレンチに埋め込まれた第1導電体を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第1面に沿う方向の平面視において、前記第2シンカー層は、前記第1シンカー層を取り囲む環状に形成されていてもよい。
本発明の一実施形態に係る半導体装置の製造方法は、第1面およびその反対側の第2面を有する第1導電型の半導体層であって、内部に第2導電型の第2半導体層が埋め込まれた半導体層を、マスクを介して選択的に除去することによって、前記第1面に交差する方向の断面視において、前記第1面から前記半導体層の厚さ方向に延び、前記第2半導体層を貫通する第1トレンチおよび第2トレンチを形成する工程と、前記半導体層上の前記マスクを残した状態で、前記第1トレンチおよび前記第2トレンチの各側面に、第2導電型の不純物を注入する工程と、前記第1トレンチの少なくとも側面に第1絶縁膜を形成する工程と、前記第2トレンチの少なくとも側面に第2絶縁膜を形成する工程と、前記第2導電型の不純物を熱拡散させることによって、前記第1トレンチの深さ方向に延び、かつ前記第2半導体層および前記第1絶縁膜に接する第2導電型の第1シンカー層、および前記第2トレンチの深さ方向に延び、かつ前記第2半導体層および前記第2絶縁膜に接する第2導電型の第2シンカー層を形成する工程と、前記第1シンカー層に接するように、前記半導体層の前記第1面に第1導電型のダイオード不純物領域を形成する工程と、前記ダイオード不純物領域に電気的に接続されるように第1配線を形成する工程と、前記第2シンカー層に電気的に接続されるように第2配線を形成する工程とを含む。
<本発明の実施形態の詳細な説明>
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
半導体装置1は、たとえば、チップ状のLSIである。半導体装置1は、LSIの回路の構成要素の一つとして、ツェナーダイオード28(後述)が作りこまれたダイオード領域2を有している。図1では省略されているが、半導体装置1は、ダイオード領域2以外に、その他の機能素子(たとえば、LDMOS等)が作り込まれた領域を有していてもよい。
半導体装置1は、半導体基板3と、本発明の第2半導体層の一例としての埋め込み層4と、エピタキシャル層5とを含む。半導体基板3上に埋め込み層4が形成され、埋め込み層4上にエピタキシャル層5が形成されている。埋め込み層4は、半導体基板3とエピタキシャル層5との間に挟まれている。
半導体基板3は、この実施形態ではシリコン(Si)基板から構成されているが、他の素材(たとえば、炭化シリコン(SiC)等)から構成された基板であってもよい。半導体基板3は、この実施形態ではp-型である。半導体基板3は、たとえば、1×1014cm-3~1×1016cm-3の不純物濃度を有している。また、半導体基板3の厚さは、たとえば、研削前で500μm~800μmである。
埋め込み層4は、この実施形態ではシリコン(Si)から構成されているが、他の素材(たとえば、炭化シリコン(SiC)等)から構成されていてもよい。埋め込み層4は、この実施形態ではn+型である。埋め込み層4は、たとえば、1×1017cm-3~1×1021cm-3の不純物濃度を有している。また、埋め込み層4の厚さは、たとえば、2μm~10μmである。
エピタキシャル層5は、この実施形態ではシリコン(Si)から構成されているが、他の素材(たとえば、炭化シリコン(SiC)等)から構成されていてもよい。エピタキシャル層5は、半導体基板3と同じ導電型を有しており、この実施形態ではp-型である。エピタキシャル層5は、たとえば、1×1014cm-3~5×1017cm-3の不純物濃度を有している。また、エピタキシャル層5の厚さは、たとえば、3μm~20μmである。
第1トレンチ12および第2トレンチ13は、図3に示すように、エピタキシャル層5の素子主面10に交差する方向の断面視において、素子主面10からエピタキシャル層5の厚さ方向に延びている。第1トレンチ12および第2トレンチ13は、埋め込み層4を貫通し、半導体基板3の厚さ方向途中部に底部を有している。これにより、ダイオード領域2には、埋め込み層4、第1トレンチ12および第2トレンチ13によって区画されたエピタキシャル層5の一部からなる本発明の第1部分の一例としてのフローティング領域14が形成されている。また、第1トレンチ12および第2トレンチ13の深さは、たとえば、5μm~30μmである。
第2トレンチ13の内面には、第2絶縁膜20が形成されている。第2絶縁膜20は、この実施形態では、第2トレンチ13の側面21に形成されており、第2トレンチ13の側面21は第2絶縁膜20で覆われている。一方、第2トレンチ13の底面22(半導体基板3の一部)は、第2絶縁膜20で覆われていない。この第2トレンチ13の底面22には、第2不純物領域23が形成されている。第2不純物領域23は、半導体基板3と同じ導電型を有しており、この実施形態ではp+型である。第2不純物領域23の不純物濃度は、半導体基板3よりも高く、たとえば、1×1018cm-3~5×1020cm-3である。
図3を参照して、フローティング領域14には、第1シンカー層25および第2シンカー層26が形成されている。
第1シンカー層25は、埋め込み層4と同じ導電型を有しており、この実施形態ではn型である。一方、ダイオード不純物領域27は、エピタキシャル層5と同じ導電型を有しており、この実施形態ではp+型である。これにより、第1シンカー層25とダイオード不純物領域27との間には、pn接合が形成されている。このpn接合によって、ダイオード領域2には、ツェナーダイオード28が形成されている。
第2シンカー層26は、埋め込み層4と同じ導電型を有しており、この実施形態ではn型である。コンタクト領域29も同様に、埋め込み層4と同じ導電型を有しており、この実施形態ではn+型である。第2シンカー層26の不純物濃度は、たとえば、1×1017cm-3~5×1020cm-3である。一方、コンタクト領域29の不純物濃度は、第2シンカー層26よりも高く、たとえば、5×1019cm-3~5×1020cm-3である。
絶縁膜30上には、本発明の第1配線の一例としてのアノード配線35および本発明の第2配線の一例としてのカソード配線36が形成されている。アノード配線35は、第1コンタクトプラグ33を介して、ダイオード不純物領域27に電気的に接続されている。カソード配線36は、第2コンタクトプラグ34を介して、コンタクト領域29に電気的に接続されている。アノード配線35およびカソード配線36は、たとえば、アルミニウム(Al)やその合金からなっていてもよい。なお、アノード配線35およびカソード配線36は、それぞれ、アノード電極およびカソード電極と称してもよい。
半導体装置1を製造するには、図4Aに示すように、埋め込み層4が形成されたエピタキシャル層5の素子主面10に、マスク37が形成される。マスク37は、たとえば、酸化シリコン(SiO2)等からなるハードマスクであってもよい。次に、このマスク37を介して、エピタキシャル層5および埋め込み層4を選択的にエッチングすることによって、第1トレンチ12および第2トレンチ13が同時に形成される。この段階では、第1トレンチ12および第2トレンチ13の底部は、埋め込み層4の厚さ方向途中部に位置している。
次に、図4Eに示すように、第1トレンチ12の底面17上の第1絶縁膜15の部分、および第2トレンチ13の底面22上の第2絶縁膜20の部分が、エッチングによって除去される。次に、第1トレンチ12および第2トレンチ13に、それぞれ、第1導電体19および第2導電体24が埋め込まれる。この後、エピタキシャル層5の素子主面10上の絶縁膜38の部分が除去される。これにより、エピタキシャル層5の素子主面10が露出する。
たとえば、前述の実施形態では、第1トレンチ12および第2トレンチ13は、互いに離れて形成されており、第1シンカー層25および第2シンカー層26は、それぞれ、第1トレンチ12および第2トレンチ13に沿って環状に形成されている。これに対し、図6に示すように、第1トレンチ12および第2トレンチ13は、断面視において互いに離れているが、平面視において互いに連続して形成されていてもよい。
また、図8に示すように、半導体基板3上に絶縁膜40が形成されていることによって、埋め込み層4およびエピタキシャル層5は、SOI(Silicon On Insulator)構造であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
3 半導体基板
4 埋め込み層
5 エピタキシャル層
7 裏面
10 素子主面
12 第1トレンチ
13 第2トレンチ
14 フローティング領域
15 第1絶縁膜
16 (第1トレンチ)側面
17 (第1トレンチ)底面
18 第1不純物領域
19 第1導電体
20 第2絶縁膜
21 (第2トレンチ)側面
22 (第2トレンチ)底面
23 第2不純物領域
24 第2導電体
25 第1シンカー層
26 第2シンカー層
27 ダイオード不純物領域
28 ツェナーダイオード
35 アノード配線
36 カソード配線
37 マスク
39 トレンチ
Claims (14)
- 第1面およびその反対側の第2面を有する第1導電型の半導体層と、
前記半導体層に埋め込まれた第2導電型の第2半導体層と、
前記半導体層に形成され、前記第1面に交差する方向の断面視において、前記第1面から前記半導体層の厚さ方向に延び、前記第2半導体層を貫通する第1トレンチおよび第2トレンチと、
前記第1トレンチの少なくとも側面に形成された第1絶縁膜と、
前記第2トレンチの少なくとも側面に形成された第2絶縁膜と、
前記第2半導体層、前記第1トレンチおよび前記第2トレンチによって区画された前記半導体層の第1部分に形成され、前記第1トレンチの深さ方向に延び、かつ前記第2半導体層および前記第1絶縁膜に接している第2導電型の第1シンカー層と、
前記半導体層の前記第1部分に形成され、前記第2トレンチの深さ方向に延び、かつ前記第2半導体層および前記第2絶縁膜に接している第2導電型の第2シンカー層と、
前記半導体層の前記第1面に形成され、前記第1シンカー層との間のpn接合によってツェナーダイオードを形成する第1導電型のダイオード不純物領域と、
前記ダイオード不純物領域に電気的に接続された第1配線と、
前記第2シンカー層に電気的に接続された第2配線とを含む、半導体装置。 - 前記第1シンカー層は、前記第1トレンチの深さ方向において前記第2半導体層まで形成され、その全体が前記第1絶縁膜に接している、請求項1に記載の半導体装置。
- 前記第2シンカー層は、前記第2トレンチの深さ方向において前記第2半導体層まで形成され、その全体が前記第2絶縁膜に接している、請求項1または2に記載の半導体装置。
- 前記第1トレンチの深さ方向に直交する方向における前記第1シンカー層の厚さは、0.5μm~5μmである、請求項1~3のいずれか一項に記載の半導体装置。
- 前記第2トレンチの深さ方向に直交する方向における前記第2シンカー層の厚さは、0.5μm~5μmである、請求項1~4のいずれか一項に記載の半導体装置。
- 前記第2半導体層の厚さは、2μm~10μmである、請求項1~5のいずれか一項に記載の半導体装置。
- 前記第1トレンチの底面に形成され、前記半導体層よりも高い不純物濃度を有する第1導電型の第1不純物領域と、
前記第1絶縁膜を介して前記第1トレンチに埋め込まれ、前記第1不純物領域に接する第1導電体とを含む、請求項1~6のいずれか一項に記載の半導体装置。 - 前記第2トレンチの底面に形成され、前記半導体層よりも高い不純物濃度を有する第1導電型の第2不純物領域と、
前記第2絶縁膜を介して前記第2トレンチに埋め込まれ、前記第2不純物領域に接する第2導電体とを含む、請求項1~7のいずれか一項に記載の半導体装置。 - 前記第1絶縁膜は、前記第1トレンチの側面および底面に形成されており、
前記第1絶縁膜を介して前記第1トレンチに埋め込まれた第1導電体を含む、請求項1~6のいずれか一項に記載の半導体装置。 - 前記第2絶縁膜は、前記第2トレンチの側面および底面に形成されており、
前記第2絶縁膜を介して前記第2トレンチに埋め込まれた第2導電体を含む、請求項1~6のいずれか一項に記載の半導体装置。 - 前記第1面に沿う方向の平面視において、前記第2シンカー層は、前記第1シンカー層を取り囲む環状に形成されている、請求項1~10のいずれか一項に記載の半導体装置。
- 前記第1面に沿う方向の平面視において、前記第1シンカー層および前記第2シンカー層は、互いに平行な直線状に形成されている、請求項1~10のいずれか一項に記載の半導体装置。
- 第1面およびその反対側の第2面を有する第1導電型の半導体層であって、内部に第2導電型の第2半導体層が埋め込まれた半導体層を、マスクを介して選択的に除去することによって、前記第1面に交差する方向の断面視において、前記第1面から前記半導体層の厚さ方向に延び、前記第2半導体層を貫通する第1トレンチおよび第2トレンチを形成する工程と、
前記半導体層上の前記マスクを残した状態で、前記第1トレンチおよび前記第2トレンチの各側面に、第2導電型の不純物を注入する工程と、
前記第1トレンチの少なくとも側面に第1絶縁膜を形成する工程と、
前記第2トレンチの少なくとも側面に第2絶縁膜を形成する工程と、
前記第2導電型の不純物を熱拡散させることによって、前記第1トレンチの深さ方向に延び、かつ前記第2半導体層および前記第1絶縁膜に接する第2導電型の第1シンカー層、および前記第2トレンチの深さ方向に延び、かつ前記第2半導体層および前記第2絶縁膜に接する第2導電型の第2シンカー層を形成する工程と、
前記第1シンカー層に接するように、前記半導体層の前記第1面に第1導電型のダイオード不純物領域を形成する工程と、
前記ダイオード不純物領域に電気的に接続されるように第1配線を形成する工程と、
前記第2シンカー層に電気的に接続されるように第2配線を形成する工程とを含む、半導体装置の製造方法。 - 前記第2導電型の不純物を注入する工程は、前記半導体層の前記第1面の法線方向に対して3°~7°のチルト角をもって不純物を注入する工程を含む、請求項13に記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019114393A JP7368121B2 (ja) | 2019-06-20 | 2019-06-20 | 半導体装置および半導体装置の製造方法 |
DE102020115655.3A DE102020115655B4 (de) | 2019-06-20 | 2020-06-15 | Halbleiterbauteil und Verfahren zum Herstellen eines Halbleiterbauteils |
US16/905,612 US11114572B2 (en) | 2019-06-20 | 2020-06-18 | Semiconductor device and method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019114393A JP7368121B2 (ja) | 2019-06-20 | 2019-06-20 | 半導体装置および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021002548A JP2021002548A (ja) | 2021-01-07 |
JP7368121B2 true JP7368121B2 (ja) | 2023-10-24 |
Family
ID=73654104
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019114393A Active JP7368121B2 (ja) | 2019-06-20 | 2019-06-20 | 半導体装置および半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11114572B2 (ja) |
JP (1) | JP7368121B2 (ja) |
DE (1) | DE102020115655B4 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11869986B2 (en) * | 2021-08-27 | 2024-01-09 | Texas Instruments Incorporated | Vertical deep trench and deep trench island based deep n-type well diode and diode triggered protection device |
WO2023058553A1 (ja) * | 2021-10-04 | 2023-04-13 | 株式会社村田製作所 | 過渡電圧吸収素子 |
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JP2006041476A (ja) | 2004-06-22 | 2006-02-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2009277756A (ja) | 2008-05-13 | 2009-11-26 | Denso Corp | ツェナーダイオードおよびその製造方法 |
JP2011233772A (ja) | 2010-04-28 | 2011-11-17 | Toshiba Corp | 半導体装置及びその製造方法 |
US20130082768A1 (en) | 2011-09-30 | 2013-04-04 | Infineon Technologies Austria Ag | Diode with controllable breakdown voltage |
JP2013089677A (ja) | 2011-10-14 | 2013-05-13 | Toshiba Corp | 半導体装置 |
US20160276447A1 (en) | 2015-03-19 | 2016-09-22 | Stmicroelectronics (Rousset) Sas | Zener diode having an adjustable breakdown voltage |
JP2017108051A (ja) | 2015-12-11 | 2017-06-15 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59117174A (ja) | 1982-12-23 | 1984-07-06 | Toshiba Corp | 定電圧ダイオ−ド |
US6855981B2 (en) * | 2001-08-29 | 2005-02-15 | Denso Corporation | Silicon carbide power device having protective diode |
-
2019
- 2019-06-20 JP JP2019114393A patent/JP7368121B2/ja active Active
-
2020
- 2020-06-15 DE DE102020115655.3A patent/DE102020115655B4/de active Active
- 2020-06-18 US US16/905,612 patent/US11114572B2/en active Active
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JP2009277756A (ja) | 2008-05-13 | 2009-11-26 | Denso Corp | ツェナーダイオードおよびその製造方法 |
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JP2013089677A (ja) | 2011-10-14 | 2013-05-13 | Toshiba Corp | 半導体装置 |
US20160276447A1 (en) | 2015-03-19 | 2016-09-22 | Stmicroelectronics (Rousset) Sas | Zener diode having an adjustable breakdown voltage |
JP2017108051A (ja) | 2015-12-11 | 2017-06-15 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20200403104A1 (en) | 2020-12-24 |
DE102020115655B4 (de) | 2024-04-25 |
JP2021002548A (ja) | 2021-01-07 |
DE102020115655A1 (de) | 2020-12-24 |
US11114572B2 (en) | 2021-09-07 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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