JP2004335739A - 半導体ウェハ、半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体ウェハにトレンチやスルーホールを形成することなく、ウェハの所定の深さのところに設けられた高濃度不純物層を、ウェハの主面上に設けられる電極に電気的に接続すること。
【解決手段】半導体ウェハ１のダイシング領域にｎ＋＋拡散領域３を、ウェハ表面から、半導体ウェハ１の深いところに設けられたｎ＋＋層１１に達するように、イオン注入法や拡散法により形成する。その際、ダイシングにより分割された各チップの外周縁にｎ＋＋拡散領域３が残るように、ｎ＋＋拡散領域３の幅をダイサーの刃幅よりも広くする。そして、ｎ＋＋拡散領域３を介して、ｎ＋＋層１１に電気的に接続するバンプ電極６１をウェハ表面上に形成し、ダイシングをおこなう。
【選択図】 図１
【解決手段】半導体ウェハ１のダイシング領域にｎ＋＋拡散領域３を、ウェハ表面から、半導体ウェハ１の深いところに設けられたｎ＋＋層１１に達するように、イオン注入法や拡散法により形成する。その際、ダイシングにより分割された各チップの外周縁にｎ＋＋拡散領域３が残るように、ｎ＋＋拡散領域３の幅をダイサーの刃幅よりも広くする。そして、ｎ＋＋拡散領域３を介して、ｎ＋＋層１１に電気的に接続するバンプ電極６１をウェハ表面上に形成し、ダイシングをおこなう。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体ウェハ、半導体装置および半導体装置の製造方法に関する。特に、主面上に設けられたバンプ電極に、主面から所定の深さのところに存在する高濃度不純物層を、主面から高濃度不純物層に達する高濃度不純物拡散領域を介して電気的に接続した構成の半導体装置を製造する際に用いられる半導体ウェハ、並びにその半導体ウェハを用いて作製された半導体装置およびその半導体装置の製造方法に関する。
【０００２】
【従来の技術】
主面上に設けられた電極に、主面から所定の深さのところに存在する高濃度不純物層を電気的に接続するため、主面から高濃度不純物層に達する深さのトレンチを形成し、このトレンチ内をメタルや低抵抗ポリシリコンや高不純物濃度のシリコンで埋めた構成の半導体素子が公知である（たとえば、特許文献１参照。）。
【０００３】
また、スクライブライン上に形成したスルーホールの側面を被覆する金属層を介して、ウェハ表裏間の電気接合をとる構成が公知である（たとえば、特許文献２参照。）。また、基板にスルーホールを形成し、そのスルーホール内をメッキ金属で埋めることにより、基板の両面に形成された配線パターンを相互に導通させる方法が公知である（たとえば、特許文献３参照。）。
【０００４】
【特許文献１】
特開２００２−３５３４５２号公報
【特許文献２】
特開２００２−２６１１９２号公報
【特許文献３】
特開２００２−１４１４４０号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記特許文献１乃至３に開示されているように、半導体ウェハ等にトレンチやスルーホールを形成すると、半導体装置の製造プロセスにおいて、半導体ウェハ等を取り扱う際に、ウェハが割れたり、欠けたりしやすいという問題点がある。また、トレンチやスルーホールをメタルやシリコン等で埋めると、トレンチやスルーホール内にボイドが残りやすいという問題点がある。さらには、トレンチやスルーホールを埋める材料がメタルであると、メタルと半導体とでは熱膨張率が異なるため、半導体ウェハが反ってしまうという問題点がある。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、半導体ウェハにトレンチやスルーホールを形成することなく、ウェハの所定の深さのところに設けられた高濃度不純物層を、ウェハの主面上に設けられる電極に電気的に接続することが可能な構成の半導体ウェハ、その半導体ウェハを用いて作製した半導体装置およびその半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体ウェハは、主面から所定の深さまでの間に設けられた第１導電型の低濃度不純物層と、前記低濃度不純物層の下側に設けられた第１導電型の高濃度不純物層と、複数のチップに切断する際のダイシングラインの一部または全部に沿って設けられ、ダイシングラインを中心としてダイシングの切断代よりも幅が広く、かつ主面から前記高濃度不純物層に達する第１導電型の高濃度不純物拡散領域と、を具備することを特徴とする。
【０００８】
この発明において、たとえば、前記高濃度不純物拡散領域は、格子状の平面パターンをなしていてもよい。また、前記高濃度不純物層の抵抗値は０．０５Ω・ｃｍ以下であるとよい。
【０００９】
この発明によれば、半導体ウェハにトレンチやスルーホールを形成することなく、半導体ウェハの深いところに設けられた高濃度不純物層に、半導体ウェハの主面上に形成される電極を、高濃度不純物拡散領域を介して電気的に接続した構成の半導体装置を作製することが可能な半導体ウェハが得られる。
【００１０】
また、上記目的を達成するため、本発明にかかる半導体装置は、主面から所定の深さまでの間に設けられた第１導電型の低濃度不純物層と、前記低濃度不純物層の下側に設けられた第１導電型の高濃度不純物層と、半導体素子が形成された素子領域の外側の、半導体ウェハを個々のチップに切断したときのダイシング領域の一部または全部に設けられ、主面から前記高濃度不純物層に達する第１導電型の高濃度不純物拡散領域と、を具備することを特徴とする。
【００１１】
この発明において、たとえば、前記高濃度不純物層の抵抗値は０．０５Ω・ｃｍ以下であるとよい。また、前記素子領域に、パワー半導体素子、および前記パワー半導体素子を制御する制御回路が作製されていてもよい。また、前記高濃度不純物拡散領域は、主面上に設けられた複数のバンプ電極のうちの１以上のバンプ電極に電気的に接続されていてもよい。
【００１２】
この発明によれば、半導体チップの外周縁部分のダイシング領域に、半導体基板の深いところに設けられた高濃度不純物層と、半導体基板の主面上に形成される電極とを電気的に接続するための高濃度不純物拡散領域を有する半導体装置が得られる。
【００１３】
また、上記目的を達成するため、本発明にかかる半導体装置の製造方法は、主面から所定の深さまでの間に第１導電型の低濃度不純物層を有し、かつ前記低濃度不純物層の下側に第１導電型の高濃度不純物層を有する半導体ウェハに、第１導電型の高濃度不純物拡散領域を、複数のチップに切断する際のダイシングラインの一部または全部に沿って、ダイシングラインを中心としてダイシングの切断代よりも幅が広く、かつ主面から前記高濃度不純物層に達するように形成する工程と、前記半導体ウェハに素子を形成する工程と、素子が形成された前記半導体ウェハをダイシングにより個々のチップに切断する工程と、を含むことを特徴とする。
【００１４】
この発明において、たとえば、前記高濃度不純物拡散領域を、マスクで被覆してダイシングラインの一部または全部に沿う領域のみを露出させ、不純物を含む高温ガス中に放置することにより、形成するようにしてもよい。あるいは、前記高濃度不純物拡散領域を、不純物を含む材料でダイシングラインの一部または全部に沿う領域を被覆し、高温で放置することにより、形成するようにしてもよい。
【００１５】
この発明によれば、半導体ウェハにトレンチやスルーホールを形成することなく、半導体基板の深いところに設けられた高濃度不純物層に、半導体基板の主面上に形成された電極を、半導体チップの外周縁部分のダイシング領域に設けられた高濃度不純物拡散領域を介して電気的に接続した構成の半導体装置が得られる。
【００１６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図４〜図７は、本発明にかかる半導体ウェハの構成を説明するための図である。図６は、半導体ウェハの全体の概略構成を示す平面図である。図６において、符号２は、半導体ウェハ１を個々のチップに切断する際の切断線を示すダイシングラインである。
【００１７】
このダイシングライン２に沿って、高濃度不純物拡散領域であるｎ＋＋拡散領域３が形成されている。つまり、ｎ＋＋拡散領域３は、半導体装置の製造プロセスの実行により半導体装置が形成される各素子領域４を囲むように、たとえば格子状の平面パターンをなすように設けられている。
【００１８】
図５は、半導体ウェハ１の一部の構成を模式的に示す平面図であり、図４は、図５のＩＶ−ＩＶにおける断面構成を示す縦断面図である。図４および図５に示すように、半導体ウェハ１は、高濃度不純物層であるｎ＋＋層１１の上に低濃度不純物層であるｎ−層１２が積層されている。ｎ＋＋拡散領域３は、ｎ−層１２の表面に露出し、かつｎ＋＋層１１にまで達している。なお、図５では、視認しやすいように、ｎ＋＋拡散領域３に斜線を付す。
【００１９】
図４および図５において、符号４１は、パワーＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワー半導体素子が形成されるパワー半導体素子形成領域である。符号４２は、パワー半導体素子を制御する制御回路が形成されるＩＣ形成領域である。
【００２０】
ここで、特に限定しないが、一例として、半導体ウェハ１に作製されるパワー半導体素子の耐圧を６０Ｖ級とした場合の主要部分の寸法や電気的特性値について説明する。たとえば図７に示すように、ｎ−層１２の厚さ、すなわちウェハ表面からｎ＋＋層１１までの深さは１０μｍである。各チップの平面形状を３ｍｍ×３ｍｍの正方形状とすると、後述するように各チップの外周縁に５０μｍ幅のｎ＋＋拡散領域３を残す必要がある。
【００２１】
ダイシングの際に刃幅が２５μｍのダイサーを用いると、ダイサーの刃によって除去される部分（図７、Ａ−Ｂ−Ｃ−Ｄで囲まれる部分）、すなわち切断代１３の幅は約２５μｍである。したがって、ｎ＋＋拡散領域３の幅は１２５μｍ（＝２５μｍ＋５０μｍ＋５０μｍ）となる。また、特に図示しないが、各チップの平面形状を２ｍｍ×２ｍｍの正方形状とした場合には、後述するように各チップの外周縁に７５μｍ幅のｎ＋＋拡散領域３を残す必要があるので、ｎ＋＋拡散領域３の幅は１７５μｍ（＝２５μｍ＋７５μｍ＋７５μｍ）である。
【００２２】
各チップの外周縁に残るｎ＋＋拡散領域３の幅が上述した寸法である理由について説明する。図８は、半導体ウェハ１をダイシングして得られたチップ５の要部の寸法を説明するための断面図である。図８に示すように、ｎ＋＋拡散領域３の幅および長さをそれぞれｔおよびＬ１，Ｌ２とする。ｎ＋＋層１１の抵抗値をたとえば０．０１８Ω・ｃｍとし、出力段ＭＯＳＦＥＴのオン抵抗をたとえば１２０ｍΩとする。
【００２３】
ｎ＋＋拡散領域３に許容される抵抗値はたとえば２．５％とする。したがって、ｔおよびＬ１，Ｌ２は、つぎの式より求めれる。ただし、上述したように、ウェハ表面からｎ＋＋層１１までの深さは０．００１ｃｍ（１０μｍ）である。
【００２４】
２（ｔ（Ｌ１＋Ｌ２））＝０．０１８Ω・ｃｍ×０．００１ｃｍ／３ｍΩ
【００２５】
チップサイズが３ｍｍ×３ｍｍである場合には、Ｌ１およびＬ２は３ｍｍであるから、上記式より、ｔは上述した通り、０．００５ｃｍ（５０μｍ）となる。このときのｎ＋＋拡散領域３がウェハ表面に露出する面積は、０．６０ｍｍ２（＝０．０５ｍｍ×３ｍｍ×４）である。パワー半導体素子の通常動作電流を３Ａとすると、電流密度は５×１０２Ａ／ｃｍ２（＝３Ａ／０．６０ｍｍ２）であり、十分に低いので、何ら問題はない。
【００２６】
また、チップサイズが２ｍｍ×２ｍｍである場合には、Ｌ１およびＬ２は２ｍｍであるから、上記式より、ｔは上述した通り、０．００７５ｃｍ（７５μｍ）となる。このときも、ｎ＋＋拡散領域３の露出面積は、０．６０ｍｍ２（＝０．０７５ｍｍ×２ｍｍ×４）であり、電流密度は５×１０２Ａ／ｃｍ２（＝３Ａ／０．６０ｍｍ２）である。
【００２７】
つぎに、上述した構成の半導体ウェハ１を用いて作製される半導体装置の構成について説明する。図１は、半導体装置の構成を模式的に示す縦断面図であり、図２のＩ−Ｉにおける断面構成を示す。図２は、本発明にかかる半導体装置の構成を模式的に示す平面図である。
【００２８】
図１および図２に示すように、ｎ＋＋拡散領域３は、半導体チップ５の外周縁に沿って設けられている。上述したように、このｎ＋＋拡散領域３が設けられている領域は、半導体ウェハ１のダイシング領域である。そして、ｎ＋＋拡散領域３は、ｎ−層１２の表面からｎ＋＋層１１にまで達しており、ｎ＋＋拡散領域３はｎ＋＋層１１に電気的に接続されている。
【００２９】
ｎ＋＋拡散領域３の表面には、導電材５１がオーミック接触している。導電材５１の先端には、バンプ電極６１が設けられている。したがって、ｎ＋＋層１１は、ｎ＋＋拡散領域３および導電材５１を介してバンプ電極６１に電気的に接続されている。
【００３０】
また、半導体チップ５には、パワー半導体素子部１４およびＩＣ部１５が形成されている。特に図示しないが、パワー半導体素子部１４には、たとえばＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、またはダイオードなどが形成される。また、ＩＣ部１５には、ＣＭＯＳデバイスなどが形成される。パワー半導体素子部１４およびＩＣ部１５は、ｎ−層１２内に形成されたｐウェル（図示省略）や、このｐウェル内にさらに形成されたｎウェル（図示省略）の中に作製される。
【００３１】
パワー半導体素子部１４においては、図示しないパワー半導体デバイスに電気的に接続された電極膜５２に、導電材５３が接続している。そして、導電材５３の先端には、バンプ電極６２が設けられている。したがって、図示しないパワー半導体デバイスは、電極膜５２および導電材５３を介してバンプ電極６２に電気的に接続されている。
【００３２】
ＩＣ部１５においては、図示しないＣＭＯＳデバイス等に電気的に接続された導電材５４の先端に、バンプ電極６３が設けられている。つまり、図示しないＣＭＯＳデバイスは、導電材５４を介してバンプ電極６３に電気的に接続されている。なお、導電材５１，５３，５４および電極膜５２は、適宜、絶縁膜５５，５６により、互いに、あるいは半導体部分と絶縁されている。また、導電材５１，５３，５４および電極膜５２は、表面保護膜５７により被覆されている。
【００３３】
バンプ電極６１，６２，６３は、半導体チップ５を図示しない回路基板に実装する際の回路基板との電気的接続点となる。特に限定しないが、本実施の形態では、すべてのバンプ電極６１，６２，６３は、半導体チップ５の一主面上に設けられている。つまり、この半導体チップ５は表面実装用のものである。
【００３４】
つぎに、上述した構成の半導体装置の製造方法について説明する。図３は、製造プロセスを説明するためのフローチャートである。まず、たとえばＡｓドープのｎ＋＋層１１上に、厚さが１０μｍのリンドープのｎ−層１２をエピタキシャル成長させたウェハを作製する（ステップＳ１）。ついで、ダイシングライン２に沿って、ｎ＋＋拡散領域３を形成する（ステップＳ２）。
【００３５】
ｎ＋＋拡散領域３を形成するにあたっては、つぎの３つの手段のうちのいずれか一つを適用することができる。第１の手段は、ウェハ表面の、ｎ＋＋拡散領域３の形成領域にリン等の不純物イオンをイオン注入した後、所定の高温度で所定の時間、ウェハの熱処理をおこない、注入された不純物イオンを熱拡散させるものである。第２の手段は、ウェハ表面に、ｎ＋＋拡散領域３の形成領域が露出し、かつそれ以外の領域を被覆するマスクを形成し、リン等の不純物を含む高温ガス中にウェハを所定時間、放置するものである。第３の手段は、ウェハ表面の、ｎ＋＋拡散領域３の形成領域を露出させ、その露出面を、リン等の不純物を含む材料で被覆した状態で、所定の高温度で所定の時間、ウェハを放置するものである。
【００３６】
ついで、素子の形成、すなわち、パワー半導体素子部１４およびＩＣ部１５にそれぞれ周知の製造プロセスによりデバイスを作製する（ステップＳ３）。なお、それらのデバイスの製造プロセスについては、説明を省略する。ついで、バンプ電極６１，６２，６３を形成する（ステップＳ４）。そして、ダイシングをおこなって個々のチップ５に分割し（ステップＳ５）、終了する。
【００３７】
上述した実施の形態によれば、ｎ＋＋拡散領域３が、ウェハ表面から、半導体ウェハ１の深いところに設けられたｎ＋＋層１１に達するように形成されているので、このｎ＋＋拡散領域３を介して、ｎ＋＋層１１に電気的に接続するバンプ電極６１をウェハ表面上に設けることができる。したがって、半導体ウェハ１にトレンチやスルーホールを形成することなく、半導体基板の一主面上にすべてのバンプ電極６１，６２，６３を有するような半導体装置を作製することができる。
【００３８】
また、実施の形態によれば、トレンチやスルーホールを形成しないので、半導体装置を製造する途中で、半導体ウェハ１が割れたり、欠けたりするのを防ぐことができる。また、トレンチやスルーホールをメタルやシリコン等で埋めることもないので、ボイドが発生したり、半導体ウェハ１が反ったりするのを防ぐことができる。
【００３９】
また、実施の形態によれば、チップ表面上のダイシング領域と、ｎ＋＋層１１を介してｎ−層１２に電圧を加えたときにｎ−層１２とｐウェルとの接合部に発生する空乏層の広がりを制限する領域を利用して、不純物濃度が濃く、かつ深いｎ＋＋拡散領域３が形成されているので、チップ面積の大幅な増大を招くことなく、ｎ＋＋拡散領域３を備えた半導体ウェハ１および半導体装置が得られる。
【００４０】
したがって、チップサイズと同様のサイズでチップの一主面に電極を有する半導体素子用のチップサイズパッケージ（ＣＳＰ）を実現することができる。なお、一般に、濃く深い拡散層を形成するには大きな面積が必要となり、チップ面積の大幅な増大を招いてしまう。
【００４１】
また、実施の形態によれば、ｎ＋＋拡散領域３を形成した後に、パワー半導体素子部１４およびＩＣ部１５にそれぞれ所望のデバイスを作製するので、それらデバイスが不要な熱履歴を受けるのを防ぐことができる。
【００４２】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、半導体チップ５の外周縁の一部にｎ＋＋拡散領域３が存在する構成としてもよい。また、実施の形態では、第１導電型をｎ型（第２導電型をｐ型）としたが、本発明は、第１導電型をｐ型（第２導電型をｎ型）としても同様に成り立つ。また、上述した寸法や電気的特性値等は一例であり、本発明はこれに限定されるものではない。また、本発明は、シリコン半導体に限らず、たとえばＳｉＣなどの化合物半導体など、他の半導体材料にも適用可能である。
【００４３】
【発明の効果】
本発明によれば、半導体ウェハにトレンチやスルーホールを形成することなく、半導体ウェハの深いところに設けられた高濃度不純物層に電気的に接続する電極を、半導体ウェハの主面上に形成することが可能な半導体ウェハが得られる。また、半導体基板の主面上に、半導体基板の深いところに設けられた高濃度不純物層に電気的に接続する電極を設けた構成の半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の構成を模式的に示す縦断面図である。
【図２】本発明にかかる半導体装置の構成を模式的に示す平面図である。
【図３】本発明にかかる半導体装置の製造プロセスを説明するためのフローチャートである。
【図４】本発明にかかる半導体ウェハの一部の構成を模式的に示す縦断面図である。
【図５】本発明にかかる半導体ウェハの一部の構成を模式的に示す平面図である。
【図６】本発明にかかる半導体ウェハの概略構成を示す平面図である。
【図７】本発明にかかる半導体ウェハの要部の寸法を説明するための断面図である。
【図８】本発明にかかる半導体装置の要部の寸法を説明するための断面図である。
【符号の説明】
１ 半導体ウェハ
２ ダイシングライン
３ 高濃度不純物拡散領域（ｎ＋＋拡散領域）
４ 素子領域
５ チップ
１１ 高濃度不純物層（ｎ＋＋層）
１２ 低濃度不純物層（ｎ−層）
１３ 切断代
１４ パワー半導体素子部
１５ ＩＣ部
６１，６２，６３ バンプ電極
【発明の属する技術分野】
本発明は、半導体ウェハ、半導体装置および半導体装置の製造方法に関する。特に、主面上に設けられたバンプ電極に、主面から所定の深さのところに存在する高濃度不純物層を、主面から高濃度不純物層に達する高濃度不純物拡散領域を介して電気的に接続した構成の半導体装置を製造する際に用いられる半導体ウェハ、並びにその半導体ウェハを用いて作製された半導体装置およびその半導体装置の製造方法に関する。
【０００２】
【従来の技術】
主面上に設けられた電極に、主面から所定の深さのところに存在する高濃度不純物層を電気的に接続するため、主面から高濃度不純物層に達する深さのトレンチを形成し、このトレンチ内をメタルや低抵抗ポリシリコンや高不純物濃度のシリコンで埋めた構成の半導体素子が公知である（たとえば、特許文献１参照。）。
【０００３】
また、スクライブライン上に形成したスルーホールの側面を被覆する金属層を介して、ウェハ表裏間の電気接合をとる構成が公知である（たとえば、特許文献２参照。）。また、基板にスルーホールを形成し、そのスルーホール内をメッキ金属で埋めることにより、基板の両面に形成された配線パターンを相互に導通させる方法が公知である（たとえば、特許文献３参照。）。
【０００４】
【特許文献１】
特開２００２−３５３４５２号公報
【特許文献２】
特開２００２−２６１１９２号公報
【特許文献３】
特開２００２−１４１４４０号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記特許文献１乃至３に開示されているように、半導体ウェハ等にトレンチやスルーホールを形成すると、半導体装置の製造プロセスにおいて、半導体ウェハ等を取り扱う際に、ウェハが割れたり、欠けたりしやすいという問題点がある。また、トレンチやスルーホールをメタルやシリコン等で埋めると、トレンチやスルーホール内にボイドが残りやすいという問題点がある。さらには、トレンチやスルーホールを埋める材料がメタルであると、メタルと半導体とでは熱膨張率が異なるため、半導体ウェハが反ってしまうという問題点がある。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、半導体ウェハにトレンチやスルーホールを形成することなく、ウェハの所定の深さのところに設けられた高濃度不純物層を、ウェハの主面上に設けられる電極に電気的に接続することが可能な構成の半導体ウェハ、その半導体ウェハを用いて作製した半導体装置およびその半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体ウェハは、主面から所定の深さまでの間に設けられた第１導電型の低濃度不純物層と、前記低濃度不純物層の下側に設けられた第１導電型の高濃度不純物層と、複数のチップに切断する際のダイシングラインの一部または全部に沿って設けられ、ダイシングラインを中心としてダイシングの切断代よりも幅が広く、かつ主面から前記高濃度不純物層に達する第１導電型の高濃度不純物拡散領域と、を具備することを特徴とする。
【０００８】
この発明において、たとえば、前記高濃度不純物拡散領域は、格子状の平面パターンをなしていてもよい。また、前記高濃度不純物層の抵抗値は０．０５Ω・ｃｍ以下であるとよい。
【０００９】
この発明によれば、半導体ウェハにトレンチやスルーホールを形成することなく、半導体ウェハの深いところに設けられた高濃度不純物層に、半導体ウェハの主面上に形成される電極を、高濃度不純物拡散領域を介して電気的に接続した構成の半導体装置を作製することが可能な半導体ウェハが得られる。
【００１０】
また、上記目的を達成するため、本発明にかかる半導体装置は、主面から所定の深さまでの間に設けられた第１導電型の低濃度不純物層と、前記低濃度不純物層の下側に設けられた第１導電型の高濃度不純物層と、半導体素子が形成された素子領域の外側の、半導体ウェハを個々のチップに切断したときのダイシング領域の一部または全部に設けられ、主面から前記高濃度不純物層に達する第１導電型の高濃度不純物拡散領域と、を具備することを特徴とする。
【００１１】
この発明において、たとえば、前記高濃度不純物層の抵抗値は０．０５Ω・ｃｍ以下であるとよい。また、前記素子領域に、パワー半導体素子、および前記パワー半導体素子を制御する制御回路が作製されていてもよい。また、前記高濃度不純物拡散領域は、主面上に設けられた複数のバンプ電極のうちの１以上のバンプ電極に電気的に接続されていてもよい。
【００１２】
この発明によれば、半導体チップの外周縁部分のダイシング領域に、半導体基板の深いところに設けられた高濃度不純物層と、半導体基板の主面上に形成される電極とを電気的に接続するための高濃度不純物拡散領域を有する半導体装置が得られる。
【００１３】
また、上記目的を達成するため、本発明にかかる半導体装置の製造方法は、主面から所定の深さまでの間に第１導電型の低濃度不純物層を有し、かつ前記低濃度不純物層の下側に第１導電型の高濃度不純物層を有する半導体ウェハに、第１導電型の高濃度不純物拡散領域を、複数のチップに切断する際のダイシングラインの一部または全部に沿って、ダイシングラインを中心としてダイシングの切断代よりも幅が広く、かつ主面から前記高濃度不純物層に達するように形成する工程と、前記半導体ウェハに素子を形成する工程と、素子が形成された前記半導体ウェハをダイシングにより個々のチップに切断する工程と、を含むことを特徴とする。
【００１４】
この発明において、たとえば、前記高濃度不純物拡散領域を、マスクで被覆してダイシングラインの一部または全部に沿う領域のみを露出させ、不純物を含む高温ガス中に放置することにより、形成するようにしてもよい。あるいは、前記高濃度不純物拡散領域を、不純物を含む材料でダイシングラインの一部または全部に沿う領域を被覆し、高温で放置することにより、形成するようにしてもよい。
【００１５】
この発明によれば、半導体ウェハにトレンチやスルーホールを形成することなく、半導体基板の深いところに設けられた高濃度不純物層に、半導体基板の主面上に形成された電極を、半導体チップの外周縁部分のダイシング領域に設けられた高濃度不純物拡散領域を介して電気的に接続した構成の半導体装置が得られる。
【００１６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図４〜図７は、本発明にかかる半導体ウェハの構成を説明するための図である。図６は、半導体ウェハの全体の概略構成を示す平面図である。図６において、符号２は、半導体ウェハ１を個々のチップに切断する際の切断線を示すダイシングラインである。
【００１７】
このダイシングライン２に沿って、高濃度不純物拡散領域であるｎ＋＋拡散領域３が形成されている。つまり、ｎ＋＋拡散領域３は、半導体装置の製造プロセスの実行により半導体装置が形成される各素子領域４を囲むように、たとえば格子状の平面パターンをなすように設けられている。
【００１８】
図５は、半導体ウェハ１の一部の構成を模式的に示す平面図であり、図４は、図５のＩＶ−ＩＶにおける断面構成を示す縦断面図である。図４および図５に示すように、半導体ウェハ１は、高濃度不純物層であるｎ＋＋層１１の上に低濃度不純物層であるｎ−層１２が積層されている。ｎ＋＋拡散領域３は、ｎ−層１２の表面に露出し、かつｎ＋＋層１１にまで達している。なお、図５では、視認しやすいように、ｎ＋＋拡散領域３に斜線を付す。
【００１９】
図４および図５において、符号４１は、パワーＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワー半導体素子が形成されるパワー半導体素子形成領域である。符号４２は、パワー半導体素子を制御する制御回路が形成されるＩＣ形成領域である。
【００２０】
ここで、特に限定しないが、一例として、半導体ウェハ１に作製されるパワー半導体素子の耐圧を６０Ｖ級とした場合の主要部分の寸法や電気的特性値について説明する。たとえば図７に示すように、ｎ−層１２の厚さ、すなわちウェハ表面からｎ＋＋層１１までの深さは１０μｍである。各チップの平面形状を３ｍｍ×３ｍｍの正方形状とすると、後述するように各チップの外周縁に５０μｍ幅のｎ＋＋拡散領域３を残す必要がある。
【００２１】
ダイシングの際に刃幅が２５μｍのダイサーを用いると、ダイサーの刃によって除去される部分（図７、Ａ−Ｂ−Ｃ−Ｄで囲まれる部分）、すなわち切断代１３の幅は約２５μｍである。したがって、ｎ＋＋拡散領域３の幅は１２５μｍ（＝２５μｍ＋５０μｍ＋５０μｍ）となる。また、特に図示しないが、各チップの平面形状を２ｍｍ×２ｍｍの正方形状とした場合には、後述するように各チップの外周縁に７５μｍ幅のｎ＋＋拡散領域３を残す必要があるので、ｎ＋＋拡散領域３の幅は１７５μｍ（＝２５μｍ＋７５μｍ＋７５μｍ）である。
【００２２】
各チップの外周縁に残るｎ＋＋拡散領域３の幅が上述した寸法である理由について説明する。図８は、半導体ウェハ１をダイシングして得られたチップ５の要部の寸法を説明するための断面図である。図８に示すように、ｎ＋＋拡散領域３の幅および長さをそれぞれｔおよびＬ１，Ｌ２とする。ｎ＋＋層１１の抵抗値をたとえば０．０１８Ω・ｃｍとし、出力段ＭＯＳＦＥＴのオン抵抗をたとえば１２０ｍΩとする。
【００２３】
ｎ＋＋拡散領域３に許容される抵抗値はたとえば２．５％とする。したがって、ｔおよびＬ１，Ｌ２は、つぎの式より求めれる。ただし、上述したように、ウェハ表面からｎ＋＋層１１までの深さは０．００１ｃｍ（１０μｍ）である。
【００２４】
２（ｔ（Ｌ１＋Ｌ２））＝０．０１８Ω・ｃｍ×０．００１ｃｍ／３ｍΩ
【００２５】
チップサイズが３ｍｍ×３ｍｍである場合には、Ｌ１およびＬ２は３ｍｍであるから、上記式より、ｔは上述した通り、０．００５ｃｍ（５０μｍ）となる。このときのｎ＋＋拡散領域３がウェハ表面に露出する面積は、０．６０ｍｍ２（＝０．０５ｍｍ×３ｍｍ×４）である。パワー半導体素子の通常動作電流を３Ａとすると、電流密度は５×１０２Ａ／ｃｍ２（＝３Ａ／０．６０ｍｍ２）であり、十分に低いので、何ら問題はない。
【００２６】
また、チップサイズが２ｍｍ×２ｍｍである場合には、Ｌ１およびＬ２は２ｍｍであるから、上記式より、ｔは上述した通り、０．００７５ｃｍ（７５μｍ）となる。このときも、ｎ＋＋拡散領域３の露出面積は、０．６０ｍｍ２（＝０．０７５ｍｍ×２ｍｍ×４）であり、電流密度は５×１０２Ａ／ｃｍ２（＝３Ａ／０．６０ｍｍ２）である。
【００２７】
つぎに、上述した構成の半導体ウェハ１を用いて作製される半導体装置の構成について説明する。図１は、半導体装置の構成を模式的に示す縦断面図であり、図２のＩ−Ｉにおける断面構成を示す。図２は、本発明にかかる半導体装置の構成を模式的に示す平面図である。
【００２８】
図１および図２に示すように、ｎ＋＋拡散領域３は、半導体チップ５の外周縁に沿って設けられている。上述したように、このｎ＋＋拡散領域３が設けられている領域は、半導体ウェハ１のダイシング領域である。そして、ｎ＋＋拡散領域３は、ｎ−層１２の表面からｎ＋＋層１１にまで達しており、ｎ＋＋拡散領域３はｎ＋＋層１１に電気的に接続されている。
【００２９】
ｎ＋＋拡散領域３の表面には、導電材５１がオーミック接触している。導電材５１の先端には、バンプ電極６１が設けられている。したがって、ｎ＋＋層１１は、ｎ＋＋拡散領域３および導電材５１を介してバンプ電極６１に電気的に接続されている。
【００３０】
また、半導体チップ５には、パワー半導体素子部１４およびＩＣ部１５が形成されている。特に図示しないが、パワー半導体素子部１４には、たとえばＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、またはダイオードなどが形成される。また、ＩＣ部１５には、ＣＭＯＳデバイスなどが形成される。パワー半導体素子部１４およびＩＣ部１５は、ｎ−層１２内に形成されたｐウェル（図示省略）や、このｐウェル内にさらに形成されたｎウェル（図示省略）の中に作製される。
【００３１】
パワー半導体素子部１４においては、図示しないパワー半導体デバイスに電気的に接続された電極膜５２に、導電材５３が接続している。そして、導電材５３の先端には、バンプ電極６２が設けられている。したがって、図示しないパワー半導体デバイスは、電極膜５２および導電材５３を介してバンプ電極６２に電気的に接続されている。
【００３２】
ＩＣ部１５においては、図示しないＣＭＯＳデバイス等に電気的に接続された導電材５４の先端に、バンプ電極６３が設けられている。つまり、図示しないＣＭＯＳデバイスは、導電材５４を介してバンプ電極６３に電気的に接続されている。なお、導電材５１，５３，５４および電極膜５２は、適宜、絶縁膜５５，５６により、互いに、あるいは半導体部分と絶縁されている。また、導電材５１，５３，５４および電極膜５２は、表面保護膜５７により被覆されている。
【００３３】
バンプ電極６１，６２，６３は、半導体チップ５を図示しない回路基板に実装する際の回路基板との電気的接続点となる。特に限定しないが、本実施の形態では、すべてのバンプ電極６１，６２，６３は、半導体チップ５の一主面上に設けられている。つまり、この半導体チップ５は表面実装用のものである。
【００３４】
つぎに、上述した構成の半導体装置の製造方法について説明する。図３は、製造プロセスを説明するためのフローチャートである。まず、たとえばＡｓドープのｎ＋＋層１１上に、厚さが１０μｍのリンドープのｎ−層１２をエピタキシャル成長させたウェハを作製する（ステップＳ１）。ついで、ダイシングライン２に沿って、ｎ＋＋拡散領域３を形成する（ステップＳ２）。
【００３５】
ｎ＋＋拡散領域３を形成するにあたっては、つぎの３つの手段のうちのいずれか一つを適用することができる。第１の手段は、ウェハ表面の、ｎ＋＋拡散領域３の形成領域にリン等の不純物イオンをイオン注入した後、所定の高温度で所定の時間、ウェハの熱処理をおこない、注入された不純物イオンを熱拡散させるものである。第２の手段は、ウェハ表面に、ｎ＋＋拡散領域３の形成領域が露出し、かつそれ以外の領域を被覆するマスクを形成し、リン等の不純物を含む高温ガス中にウェハを所定時間、放置するものである。第３の手段は、ウェハ表面の、ｎ＋＋拡散領域３の形成領域を露出させ、その露出面を、リン等の不純物を含む材料で被覆した状態で、所定の高温度で所定の時間、ウェハを放置するものである。
【００３６】
ついで、素子の形成、すなわち、パワー半導体素子部１４およびＩＣ部１５にそれぞれ周知の製造プロセスによりデバイスを作製する（ステップＳ３）。なお、それらのデバイスの製造プロセスについては、説明を省略する。ついで、バンプ電極６１，６２，６３を形成する（ステップＳ４）。そして、ダイシングをおこなって個々のチップ５に分割し（ステップＳ５）、終了する。
【００３７】
上述した実施の形態によれば、ｎ＋＋拡散領域３が、ウェハ表面から、半導体ウェハ１の深いところに設けられたｎ＋＋層１１に達するように形成されているので、このｎ＋＋拡散領域３を介して、ｎ＋＋層１１に電気的に接続するバンプ電極６１をウェハ表面上に設けることができる。したがって、半導体ウェハ１にトレンチやスルーホールを形成することなく、半導体基板の一主面上にすべてのバンプ電極６１，６２，６３を有するような半導体装置を作製することができる。
【００３８】
また、実施の形態によれば、トレンチやスルーホールを形成しないので、半導体装置を製造する途中で、半導体ウェハ１が割れたり、欠けたりするのを防ぐことができる。また、トレンチやスルーホールをメタルやシリコン等で埋めることもないので、ボイドが発生したり、半導体ウェハ１が反ったりするのを防ぐことができる。
【００３９】
また、実施の形態によれば、チップ表面上のダイシング領域と、ｎ＋＋層１１を介してｎ−層１２に電圧を加えたときにｎ−層１２とｐウェルとの接合部に発生する空乏層の広がりを制限する領域を利用して、不純物濃度が濃く、かつ深いｎ＋＋拡散領域３が形成されているので、チップ面積の大幅な増大を招くことなく、ｎ＋＋拡散領域３を備えた半導体ウェハ１および半導体装置が得られる。
【００４０】
したがって、チップサイズと同様のサイズでチップの一主面に電極を有する半導体素子用のチップサイズパッケージ（ＣＳＰ）を実現することができる。なお、一般に、濃く深い拡散層を形成するには大きな面積が必要となり、チップ面積の大幅な増大を招いてしまう。
【００４１】
また、実施の形態によれば、ｎ＋＋拡散領域３を形成した後に、パワー半導体素子部１４およびＩＣ部１５にそれぞれ所望のデバイスを作製するので、それらデバイスが不要な熱履歴を受けるのを防ぐことができる。
【００４２】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、半導体チップ５の外周縁の一部にｎ＋＋拡散領域３が存在する構成としてもよい。また、実施の形態では、第１導電型をｎ型（第２導電型をｐ型）としたが、本発明は、第１導電型をｐ型（第２導電型をｎ型）としても同様に成り立つ。また、上述した寸法や電気的特性値等は一例であり、本発明はこれに限定されるものではない。また、本発明は、シリコン半導体に限らず、たとえばＳｉＣなどの化合物半導体など、他の半導体材料にも適用可能である。
【００４３】
【発明の効果】
本発明によれば、半導体ウェハにトレンチやスルーホールを形成することなく、半導体ウェハの深いところに設けられた高濃度不純物層に電気的に接続する電極を、半導体ウェハの主面上に形成することが可能な半導体ウェハが得られる。また、半導体基板の主面上に、半導体基板の深いところに設けられた高濃度不純物層に電気的に接続する電極を設けた構成の半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の構成を模式的に示す縦断面図である。
【図２】本発明にかかる半導体装置の構成を模式的に示す平面図である。
【図３】本発明にかかる半導体装置の製造プロセスを説明するためのフローチャートである。
【図４】本発明にかかる半導体ウェハの一部の構成を模式的に示す縦断面図である。
【図５】本発明にかかる半導体ウェハの一部の構成を模式的に示す平面図である。
【図６】本発明にかかる半導体ウェハの概略構成を示す平面図である。
【図７】本発明にかかる半導体ウェハの要部の寸法を説明するための断面図である。
【図８】本発明にかかる半導体装置の要部の寸法を説明するための断面図である。
【符号の説明】
１ 半導体ウェハ
２ ダイシングライン
３ 高濃度不純物拡散領域（ｎ＋＋拡散領域）
４ 素子領域
５ チップ
１１ 高濃度不純物層（ｎ＋＋層）
１２ 低濃度不純物層（ｎ−層）
１３ 切断代
１４ パワー半導体素子部
１５ ＩＣ部
６１，６２，６３ バンプ電極
Claims (10)
- 主面から所定の深さまでの間に設けられた第１導電型の低濃度不純物層と、
前記低濃度不純物層の下側に設けられた第１導電型の高濃度不純物層と、
複数のチップに切断する際のダイシングラインの一部または全部に沿って設けられ、ダイシングラインを中心としてダイシングの切断代よりも幅が広く、かつ主面から前記高濃度不純物層に達する第１導電型の高濃度不純物拡散領域と、
を具備することを特徴とする半導体ウェハ。 - 前記高濃度不純物拡散領域は、格子状の平面パターンをなしていることを特徴とする請求項１に記載の半導体ウェハ。
- 前記高濃度不純物層の抵抗値は０．０５Ω・ｃｍ以下であることを特徴とする請求項１または２に記載の半導体ウェハ。
- 主面から所定の深さまでの間に設けられた第１導電型の低濃度不純物層と、
前記低濃度不純物層の下側に設けられた第１導電型の高濃度不純物層と、
半導体素子が形成された素子領域の外側の、半導体ウェハを個々のチップに切断したときのダイシング領域の一部または全部に設けられ、主面から前記高濃度不純物層に達する第１導電型の高濃度不純物拡散領域と、
を具備することを特徴とする半導体装置。 - 前記高濃度不純物層の抵抗値は０．０５Ω・ｃｍ以下であることを特徴とする請求項４に記載の半導体装置。
- 前記素子領域に、パワー半導体素子、および前記パワー半導体素子を制御する制御回路が作製されていることを特徴とする請求項４または５に記載の半導体装置。
- 前記高濃度不純物拡散領域は、主面上に設けられた複数のバンプ電極のうちの１以上のバンプ電極に電気的に接続されていることを特徴とする請求項４〜６のいずれか一つに記載の半導体装置。
- 主面から所定の深さまでの間に第１導電型の低濃度不純物層を有し、かつ前記低濃度不純物層の下側に第１導電型の高濃度不純物層を有する半導体ウェハに、第１導電型の高濃度不純物拡散領域を、複数のチップに切断する際のダイシングラインの一部または全部に沿って、ダイシングラインを中心としてダイシングの切断代よりも幅が広く、かつ主面から前記高濃度不純物層に達するように形成する工程と、
前記半導体ウェハに素子を形成する工程と、
素子が形成された前記半導体ウェハをダイシングにより個々のチップに切断する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記高濃度不純物拡散領域を、マスクで被覆してダイシングラインの一部または全部に沿う領域のみを露出させ、不純物を含む高温ガス中に放置することにより、形成することを特徴とする請求項８に記載の半導体装置の製造方法。
- 前記高濃度不純物拡散領域を、不純物を含む材料でダイシングラインの一部または全部に沿う領域を被覆し、高温で放置することにより、形成することを特徴とする請求項８に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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| US10/797,923 US7042063B2 (en) | 2003-05-07 | 2004-03-10 | Semiconductor wafer, semiconductor device, and process for manufacturing the semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
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| JP2004335739A true JP2004335739A (ja) | 2004-11-25 |
| JP4222092B2 JP4222092B2 (ja) | 2009-02-12 |
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ID=33447113
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| Application Number | Title | Priority Date | Filing Date |
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| US (1) | US7042063B2 (ja) |
| JP (1) | JP4222092B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7332416B2 (en) * | 2005-03-28 | 2008-02-19 | Intel Corporation | Methods to manufacture contaminant-gettering materials in the surface of EUV optics |
| US7468544B2 (en) * | 2006-12-07 | 2008-12-23 | Advanced Chip Engineering Technology Inc. | Structure and process for WL-CSP with metal cover |
| US7615469B2 (en) * | 2007-05-25 | 2009-11-10 | Semiconductor Components Industries, L.L.C. | Edge seal for a semiconductor device and method therefor |
| JP4961617B2 (ja) * | 2007-10-01 | 2012-06-27 | 新光電気工業株式会社 | 配線基板とその製造方法及び半導体装置 |
| JP5401301B2 (ja) | 2009-12-28 | 2014-01-29 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法及び半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1536545A (en) * | 1975-03-26 | 1978-12-20 | Mullard Ltd | Semiconductor device manufacture |
| GB1499845A (en) * | 1975-03-26 | 1978-02-01 | Mullard Ltd | Thyristors |
| US4544937A (en) * | 1983-04-01 | 1985-10-01 | Sperry Corporation | Formation of normal resistors by degenerate doping of substrates |
| US5852326A (en) * | 1990-09-24 | 1998-12-22 | Tessera, Inc. | Face-up semiconductor chip assembly |
| US5663582A (en) * | 1995-05-22 | 1997-09-02 | Zaidan Hojin Handotai Kenkyu Shinkokai | High frequency static induction transistor having high output |
| JP3688065B2 (ja) | 1996-07-26 | 2005-08-24 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP2000164607A (ja) | 1998-11-24 | 2000-06-16 | Hitachi Chem Co Ltd | 電子部品用接着部材、電子部品用接着部材を備えた半導体搭載用配線基板及びこれを用いた半導体装置 |
| JP3895884B2 (ja) | 1999-03-25 | 2007-03-22 | 三洋電機株式会社 | 半導体装置 |
| JP4765012B2 (ja) * | 2000-02-09 | 2011-09-07 | 富士電機株式会社 | 半導体装置及びその製造方法 |
-
2003
- 2003-05-07 JP JP2003129541A patent/JP4222092B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-10 US US10/797,923 patent/US7042063B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20040232517A1 (en) | 2004-11-25 |
| JP4222092B2 (ja) | 2009-02-12 |
| US7042063B2 (en) | 2006-05-09 |
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