JP2005322700A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 アバランシェ耐圧が高いMISFET型の半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 半導体基板上にn型半導体ピラー領域とp型半導体ピラー領域とが設けられたMISFET型の半導体装置において、ゲート電極パッドやゲート配線を半導体ピラー領域の上に形成せず、n−型領域の上に形成することにより、これら電極パッドやゲート配線の下でアバランシェ・ブレークダウンが発生することを解消し、半導体装置のアバランシェ耐圧を改善できる。
【選択図】 図1
【解決手段】 半導体基板上にn型半導体ピラー領域とp型半導体ピラー領域とが設けられたMISFET型の半導体装置において、ゲート電極パッドやゲート配線を半導体ピラー領域の上に形成せず、n−型領域の上に形成することにより、これら電極パッドやゲート配線の下でアバランシェ・ブレークダウンが発生することを解消し、半導体装置のアバランシェ耐圧を改善できる。
【選択図】 図1
Description
本発明は、半導体装置に関し、特に、MIS(Metal-Insulator-Semiconductor)ゲート型の構造を有する半導体装置及びその製造方法に関する。
MISゲート型の構造を有する半導体装置のひとつとして、いわゆるパワーMISFETがある。パワーMISFETは、例えば、スイッチング電源におけるメインスイッチング素子などとして需要が急速に伸びている。
図35は、パワーMISFETの半導体能動部を表す模式断面図である(例えば、特許文献1)。
また、図36は、その電極部分を拡大した断面図である。
図35は、パワーMISFETの半導体能動部を表す模式断面図である(例えば、特許文献1)。
また、図36は、その電極部分を拡大した断面図である。
すなわち、このMISFET10は、n+型シリコン基板12の上にn型ピラー領域16とp型ピラー領域18とが並列して設けられた構造を有する。p型ピラー領域18の上にはp+型ベース領域20がプレーナ状に設けられ、さらにその表面にn+型ソース領域22が設けられている。
n型ピラー領域16からp型ベース領域20を介してn+型ソース領域22に至る部分はゲート絶縁膜24により被覆され、その上にゲート電極(制御電極)26が積層されている。また、ゲート電極26の周囲と上面は、層間絶縁層27により絶縁保護されている。 また、p型ベース領域20とn型ソース領域22の一部にはソース電極(主電極)28が接続されている。一方、n型基板12の裏面側には、ドレイン電極(主電極)30が接続されている。
ゲート電極26にオン電圧を印加すると、その下にゲート絶縁膜24を介して対向するp型ベース領域20に表面が反転してチャネル領域が形成され、n型ソース領域22とn型ピラー領域16とが導通する。その結果として、ソース電極28とドレイン電極30との間で主電流を流すことができる。
特開2001−298191号公報
しかし、本発明者が独自に実施した試作検討の結果、このようなMISFETは、ゲート配線のボンディングパッドなどの下においてアバランシェ・ブレークダウンが生じた場合にその周囲のソース領域22にアバランシェ電流が集中し、アバランシェ耐圧が低下する問題があることが判明した。
本発明は、かかる認識に基づいてなされたものであり、その目的は、アバランシェ耐圧が高いMISFET型の半導体装置及びその製造方法を提供することにある。
本発明の第1の態様によれば、
第1導電型の半導体領域と、
第2導電型の半導体ベース領域と、
それぞれが前記半導体ベース領域に電気的に接続され且つ所定の連続パターンで形成された第1導電型の第1の半導体ピラー領域及び第2導電型の第2の半導体ピラー領域と、
前記半導体ベース領域に選択的に設けられた第1導電型の第1主電極領域と、
少なくとも前記半導体領域及び前記第1の半導体ピラー領域に接続された第2主電極領域と、
前記第1主電極領域に接続された第1の主電極と、
前記第2主電極領域に接続された第2の主電極と、
前記第1主電極領域と前記第2主電極領域との間の導通を制御する制御電極と、
前記半導体領域の上に絶縁層を介して設けられ、前記制御電極に接続された電極パッドと、
を備え、
前記半導体領域のうち、上方に前記電極パッドが形成されたパッド形成領域は、前記ピラー領域の前記所定の連続パターンが形成されない連続パターン非形成領域を含むことを特徴とする半導体装置が提供される。
第1導電型の半導体領域と、
第2導電型の半導体ベース領域と、
それぞれが前記半導体ベース領域に電気的に接続され且つ所定の連続パターンで形成された第1導電型の第1の半導体ピラー領域及び第2導電型の第2の半導体ピラー領域と、
前記半導体ベース領域に選択的に設けられた第1導電型の第1主電極領域と、
少なくとも前記半導体領域及び前記第1の半導体ピラー領域に接続された第2主電極領域と、
前記第1主電極領域に接続された第1の主電極と、
前記第2主電極領域に接続された第2の主電極と、
前記第1主電極領域と前記第2主電極領域との間の導通を制御する制御電極と、
前記半導体領域の上に絶縁層を介して設けられ、前記制御電極に接続された電極パッドと、
を備え、
前記半導体領域のうち、上方に前記電極パッドが形成されたパッド形成領域は、前記ピラー領域の前記所定の連続パターンが形成されない連続パターン非形成領域を含むことを特徴とする半導体装置が提供される。
また、本発明の第2の態様によれば、
第1導電型の半導体領域と、
第2導電型の半導体ベース領域と、
それぞれが前記半導体ベース領域に電気的に接続され且つ所定の連続パターンで形成された第1導電型の第1の半導体ピラー領域及び第2導電型の第2の半導体ピラー領域と、
前記半導体ベース領域に選択的に設けられた第1導電型の第1主電極領域と、
少なくとも前記半導体領域及び前記第1の半導体ピラー領域に接続された第2主電極領域と、
前記第1主電極領域に接続された第1の主電極と、
前記第2主電極領域に接続された第2の主電極と、
前記第1主電極領域と前記第2主電極領域との間の導通を制御する制御電極と、
前記半導体領域の上に絶縁層を介して設けられ前記制御電極に接続された配線層と、
前記配線層に接続された電極パッドと、
を備え、
前記半導体領域のうち、上方に前記配線層が形成された配線層形成領域は、前記ピラー領域の前記所定の連続パターンが形成されない連続パターン非形成領域を含むことを特徴とする半導体装置が提供される。
第1導電型の半導体領域と、
第2導電型の半導体ベース領域と、
それぞれが前記半導体ベース領域に電気的に接続され且つ所定の連続パターンで形成された第1導電型の第1の半導体ピラー領域及び第2導電型の第2の半導体ピラー領域と、
前記半導体ベース領域に選択的に設けられた第1導電型の第1主電極領域と、
少なくとも前記半導体領域及び前記第1の半導体ピラー領域に接続された第2主電極領域と、
前記第1主電極領域に接続された第1の主電極と、
前記第2主電極領域に接続された第2の主電極と、
前記第1主電極領域と前記第2主電極領域との間の導通を制御する制御電極と、
前記半導体領域の上に絶縁層を介して設けられ前記制御電極に接続された配線層と、
前記配線層に接続された電極パッドと、
を備え、
前記半導体領域のうち、上方に前記配線層が形成された配線層形成領域は、前記ピラー領域の前記所定の連続パターンが形成されない連続パターン非形成領域を含むことを特徴とする半導体装置が提供される。
また、本発明の第3の態様によれば、
第1導電型の半導体基板の主面上に、第1導電型の半導体層を形成する工程と、
前記半導体層にトレンチを形成する工程と、
前記トレンチの側壁から前記半導体層に第1導電型及び第2導電型の不純物をそれぞれ拡散させることにより、前記トレンチに隣接して第1導電型の第1の半導体ピラー領域と第2導電型の第2の半導体ピラー領域とをそれぞれ形成する工程と、
前記半導体層の上部に第2導電型の不純物を導入することにより、前記第1及び第2の半導体ピラー領域に共通接続された第2導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の表面に選択的に第1導電型の第1主電極領域を形成する工程と、
前記主電極領域と前記第1の半導体ピラー層との間の前記半導体ベース層に接して絶縁膜を形成する工程と、
前記絶縁膜の前記半導体ベース層に対向する位置に制御電極を形成する工程と、
前記半導体基板に接続された第2の主電極を形成する工程と、
前記半導体層のうちで前記トレンチが形成されていない領域の上に、前記制御電極に接続された電極パッドを、絶縁層を介して形成する工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
第1導電型の半導体基板の主面上に、第1導電型の半導体層を形成する工程と、
前記半導体層にトレンチを形成する工程と、
前記トレンチの側壁から前記半導体層に第1導電型及び第2導電型の不純物をそれぞれ拡散させることにより、前記トレンチに隣接して第1導電型の第1の半導体ピラー領域と第2導電型の第2の半導体ピラー領域とをそれぞれ形成する工程と、
前記半導体層の上部に第2導電型の不純物を導入することにより、前記第1及び第2の半導体ピラー領域に共通接続された第2導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の表面に選択的に第1導電型の第1主電極領域を形成する工程と、
前記主電極領域と前記第1の半導体ピラー層との間の前記半導体ベース層に接して絶縁膜を形成する工程と、
前記絶縁膜の前記半導体ベース層に対向する位置に制御電極を形成する工程と、
前記半導体基板に接続された第2の主電極を形成する工程と、
前記半導体層のうちで前記トレンチが形成されていない領域の上に、前記制御電極に接続された電極パッドを、絶縁層を介して形成する工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、スイッチング速度の高速化とアバランシェ耐圧の向上を両立でき、しかも比較的簡略なプロセスで製造可能な半導体装置を提供することができ、産業上のメリットは多大である。
以下、図面を参照しつつ本発明の実施の形態について説明する。
図1は、本発明の実施の形態にかかる半導体装置の要部断面を拡大して例示する模式図である。
また、図2は、図1に表した構造の半導体領域の一部を表す切断斜視図である。
さらに、図3は、この半導体装置の全体構造を表す模式透視平面図である。図1及び図2はこのA−A線断面を表す。
また、図4は、図3のB部における主要要素の平面的な配置関係を例示する模式拡大図である。
図1は、本発明の実施の形態にかかる半導体装置の要部断面を拡大して例示する模式図である。
また、図2は、図1に表した構造の半導体領域の一部を表す切断斜視図である。
さらに、図3は、この半導体装置の全体構造を表す模式透視平面図である。図1及び図2はこのA−A線断面を表す。
また、図4は、図3のB部における主要要素の平面的な配置関係を例示する模式拡大図である。
本実施形態の半導体装置10は、n+型シリコン基板12の上にn型ピラー領域16とp型ピラー領域18とが並列して設けられた構造を有する。これらピラー領域16、18は、図2に例示した如く、一方向に延在した形態に形成することができる。なお、図3においては、並列して配置される複数のp型ピラー領域18のうちの一部のみを表した。この場合、ピラー領域16、18の深さDは、例えば、60マイクロメータ程度とすることができる。また、n型ピラー領域16及びp型ピラー領域18の幅W1、W2は、例えばそれぞれ10マイクロメータ程度とすることができる。
p型ピラー領域18の上にはp+型ベース領域20がプレーナ状に設けられ、さらにその表面にn+型ソース領域22がプレーナ状に設けられている。
n型ピラー領域16からp型ベース領域20を介してn+型ソース領域22に至る部分はゲート絶縁膜24により被覆され、その上にゲート電極(制御電極)26が積層されている。また、ゲート電極26の周囲と上面は、層間絶縁層27により絶縁保護されている。
n型ピラー領域16からp型ベース領域20を介してn+型ソース領域22に至る部分はゲート絶縁膜24により被覆され、その上にゲート電極(制御電極)26が積層されている。また、ゲート電極26の周囲と上面は、層間絶縁層27により絶縁保護されている。
また、p型ベース領域20とn型ソース領域22の一部にはソース電極(主電極)28が接続されている。一方、n+型基板12の裏面側には、ドレイン電極(主電極)30が接続されている。
ゲート電極26にオン電圧を印加すると、その下にゲート絶縁膜24を介して対向するp型ベース領域20の表面部分が反転してチャネル領域が形成され、n型ソース領域22とn型ピラー領域16とが導通する。その結果として、ソース電極28とドレイン電極30との間で主電流を流すことができる。
ゲート電極26は、ゲートボンディングパッド45に接続されている。すなわち、図3に例示したように、半導体装置10の周辺部にはゲート配線42が形成されている。これらゲート配線42は、例えば、層間絶縁膜27に設けられたコンタクトホール(図示せず)を介してゲート電極26に接続されている。そして、これらゲート配線42は、ゲートボンディングパッド45に接続されている。ゲートボンディングパッド45は、半導体装置10と外部回路とを接続するための導体ワイアや導体プレートなどを接続する電極パッドである。これらゲート配線42やゲートボンディングパッド45は、絶縁膜29の上に形成されている。
そして、本実施形態においては、これらゲートボンディングパッド45とゲート配線42の下には、n型ピラー領域16及びp型ピラー領域18が設けられておらず、その代わりに、n−型領域14が設けられている。こうすることにより、半導体装置のスイッチング速度を犠牲にすることなく、アバランシェ耐圧を大幅に改善することが可能となる。以下、この理由について詳述する。
すなわち、MISFET10の特性は、ピラー領域16、18の不純物濃度によって変化する。n型ピラー領域16の不純物濃度をp型ピラー領域18の不純物濃度よりも高くすると、オン抵抗を下げることができる。これは、主電極28、30の間を流れる主電流の電流経路であるn型ピラー領域16の抵抗成分を下げることができるからである。
これとは逆に、n型ピラー領域16の不純物濃度をp型ピラー領域18の不純物濃度よりも低くすると、スイッチング速度を上げることができる。これは、ピラー領域16、18の間に形成されるp−n接合に逆バイアスを印加した時に、主電流経路であるn型ピラー領域16を迅速に空乏化できるからである。
これとは逆に、n型ピラー領域16の不純物濃度をp型ピラー領域18の不純物濃度よりも低くすると、スイッチング速度を上げることができる。これは、ピラー領域16、18の間に形成されるp−n接合に逆バイアスを印加した時に、主電流経路であるn型ピラー領域16を迅速に空乏化できるからである。
一方、半導体装置の耐圧を決定するアバランシェ・ブレークダウンが発生する場所は、これらピラー領域16、18の不純物濃度に応じて異なる。
すなわち、n型ピラー領域16の不純物濃度が高い場合には、図5に符号AVで表したように、これらピラー領域16とp型ベース領域20とのp−n接合部分においてアバランシェ・ブレークダウンが生ずる。
一方、p型ピラー領域18の不純物濃度が高い場合は、図6に符号AVで表したようにp型ピラー領域18とn+型基板12とのp−n接合部分においてアバランシェ・ブレークダウンが生ずる。
すなわち、n型ピラー領域16の不純物濃度が高い場合には、図5に符号AVで表したように、これらピラー領域16とp型ベース領域20とのp−n接合部分においてアバランシェ・ブレークダウンが生ずる。
一方、p型ピラー領域18の不純物濃度が高い場合は、図6に符号AVで表したようにp型ピラー領域18とn+型基板12とのp−n接合部分においてアバランシェ・ブレークダウンが生ずる。
図7は、本発明者が本発明に至る過程で検討した比較例の半導体装置の断面を表す模式図である。同図については、図1乃至図6に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
本比較例においては、ゲートボンディングパッド45の下にも、n型ピラー領域16及びp型ピラー領域18が設けられている。このような半導体装置において、スイッチングの高速化を図るためにn型ピラー領域16の不純物濃度をp型ピラー領域18の不純物濃度よりも低くすると、図6に関して前述したようにアバランシェ・ブレークダウンはp型ピラー領域18とn+型基板12との間で発生する。すると、図8に符号CCで表したように、ゲートボンディングパッド45の下に設けられたp型ピラー領域18とn+型基板12とのp−n接合部で発生したキャリアは、ボンディングパッド45の周囲のソースコンタクトに集中して流れる。つまり、ゲートボンディングパッド45やゲート配線42の下には、アバランシェ・ブレークダウンにより発生したキャリアを排出する経路がないため、これらキャリアは、ゲートボンディングパッド45やゲート配線42の周囲に設けられたソース領域22に集中する。このため、MIFET全体として、L(リアクタンス)負荷時のアバランシェ耐量が低下するという問題が生ずる。
本比較例においては、ゲートボンディングパッド45の下にも、n型ピラー領域16及びp型ピラー領域18が設けられている。このような半導体装置において、スイッチングの高速化を図るためにn型ピラー領域16の不純物濃度をp型ピラー領域18の不純物濃度よりも低くすると、図6に関して前述したようにアバランシェ・ブレークダウンはp型ピラー領域18とn+型基板12との間で発生する。すると、図8に符号CCで表したように、ゲートボンディングパッド45の下に設けられたp型ピラー領域18とn+型基板12とのp−n接合部で発生したキャリアは、ボンディングパッド45の周囲のソースコンタクトに集中して流れる。つまり、ゲートボンディングパッド45やゲート配線42の下には、アバランシェ・ブレークダウンにより発生したキャリアを排出する経路がないため、これらキャリアは、ゲートボンディングパッド45やゲート配線42の周囲に設けられたソース領域22に集中する。このため、MIFET全体として、L(リアクタンス)負荷時のアバランシェ耐量が低下するという問題が生ずる。
これに対して、本実施形態によれば、ゲートボンディングパッド45やゲート配線42の下にn型ピラー領域16やp型ピラー領域18を形成せず、その代わりにn−型領域14を設ける。こうすることにより、図9に表したように、パッド45やゲート配線42の下でアバランシェ・ブレークダウンが発生することがなくなり、周囲のソースコンタクトへのアバランシェ電流の集中も解消できる。その結果として、MISFETのアバランシェ耐圧を大幅に向上できる。つまり、本発明によれば、スイッチングの高速化を図るためにp型ピラー領域18の不純物濃度を上げても、MISFETのアバランシェ耐圧が低下することはない。
なお、図1乃至図6に表したものは本発明の一例に過ぎない。
例えば、本発明の半導体装置の平面構造としては、図3に表したもの以外にも各種の具体例を挙げることができる。
図10は、本発明の半導体装置の平面構造を例示する模式図である。
すなわち、本具体例においては、ピラー領域16、18の延在方向と略垂直な方向に、4本のゲート配線42が延在して設けられている。これらゲート配線42は、図示しない接続経路によりゲート電極に接続されている。そして、これらゲート配線42はゲートボンディングパッド45に接続され、外部からの制御電圧の印加を可能としている。ゲート配線42を複数設けることにより、ストライプ状に延在するゲート電極に対してより均一に電圧を印加することができる。
例えば、本発明の半導体装置の平面構造としては、図3に表したもの以外にも各種の具体例を挙げることができる。
図10は、本発明の半導体装置の平面構造を例示する模式図である。
すなわち、本具体例においては、ピラー領域16、18の延在方向と略垂直な方向に、4本のゲート配線42が延在して設けられている。これらゲート配線42は、図示しない接続経路によりゲート電極に接続されている。そして、これらゲート配線42はゲートボンディングパッド45に接続され、外部からの制御電圧の印加を可能としている。ゲート配線42を複数設けることにより、ストライプ状に延在するゲート電極に対してより均一に電圧を印加することができる。
そして、本具体例においても、ゲートボンディングパッド45とゲート配線42の下にはn型ピラー領域16及びp型ピラー領域18は設けられておらず、代わりにn−型領域14が設けられている。こうすることにより、これらゲートボンディングパッド45及びゲート配線42の下でアバランシェ・ブレークダウンの発生を防ぎ、MISFETのアバランシェ耐圧を向上させることができる。
図11は、本発明の半導体装置の他の平面構造を例示する模式図である。
本具体例においても、ゲートボンディングパッド45及びゲート配線42は、図10に例示したものと同様の形状に形成されている。ただし、ゲートボンディングパッド45の下のみにおいて、n型ピラー領域16及びp型ピラー領域18の代わりにn−型領域14が設けれられている。つまり、ゲート配線42の下にはn型ピラー領域16及びp型ピラー領域18が設けられ、面積が大きいゲートボンディングパッド45の下のみにおいて、これらピラー領域16、18の代わりにn−型領域14が設けられている。
本具体例においても、ゲートボンディングパッド45及びゲート配線42は、図10に例示したものと同様の形状に形成されている。ただし、ゲートボンディングパッド45の下のみにおいて、n型ピラー領域16及びp型ピラー領域18の代わりにn−型領域14が設けれられている。つまり、ゲート配線42の下にはn型ピラー領域16及びp型ピラー領域18が設けられ、面積が大きいゲートボンディングパッド45の下のみにおいて、これらピラー領域16、18の代わりにn−型領域14が設けられている。
ゲートボンディングパッド45に比べるとゲート配線42の面積は小さい。従って、ゲート配線42の下にピラー領域16、18を形成することにより発生するアバランシェ電流は小さく、それほど問題とならない場合もある。そして、本具体例によれば、n−型領域14をゲート配線42の複雑な形状にあわせてパターニング形成する必要がなくなり、製造が容易となるという利点が得られる。
図12は、本発明の半導体装置のさらに他の平面構造を例示する模式図である。
本具体例においては、素子の3方向の周縁部に沿ってゲート配線42が形成され、ゲートボンディングパッド45は、素子周縁部からやや離れた中心寄りに設けられている。このような電極配線パターンを有するMISFETにおいても、ゲート配線42及びゲートボンディングパッド45の下にn型ピラー領域16及びp型ピラー領域18を設けず、n−型領域14を設けることより、アバランシェ耐圧を向上させることができる。
本具体例においては、素子の3方向の周縁部に沿ってゲート配線42が形成され、ゲートボンディングパッド45は、素子周縁部からやや離れた中心寄りに設けられている。このような電極配線パターンを有するMISFETにおいても、ゲート配線42及びゲートボンディングパッド45の下にn型ピラー領域16及びp型ピラー領域18を設けず、n−型領域14を設けることより、アバランシェ耐圧を向上させることができる。
図13は、本発明のさらに他の平面構造を表す模式図である。
本具体例においては、素子の周縁部を取り囲むようにゲート配線42が形成され、その一端にゲートボンディングパッド45が形成されている。一方向に延在するゲート電極の両端からゲート配線42にコンタクトを形成することにより、ゲート電極に均一な電圧を印加することが可能となる。
このような電極配線パターンを有するMISFETにおいても、ゲート配線42及びゲートボンディングパッド45の下にn型ピラー領域16及びp型ピラー領域18を設けず、n−型領域14を設けることより、アバランシェ耐圧を向上させることができる。
本具体例においては、素子の周縁部を取り囲むようにゲート配線42が形成され、その一端にゲートボンディングパッド45が形成されている。一方向に延在するゲート電極の両端からゲート配線42にコンタクトを形成することにより、ゲート電極に均一な電圧を印加することが可能となる。
このような電極配線パターンを有するMISFETにおいても、ゲート配線42及びゲートボンディングパッド45の下にn型ピラー領域16及びp型ピラー領域18を設けず、n−型領域14を設けることより、アバランシェ耐圧を向上させることができる。
図14は、ピラー領域16、18の変型例を表す一部切断斜視図である。
すなわち、本変型例においては、n型ピラー領域16及びp型ピラー領域18は、一方向に延在した同心環状に形成され、その周囲はn−型領域14により形成されている。
図15は、本変型例におけるゲート配線42及びゲートボンディングパッド45の配置関係を例示する模式平面図である。
すなわち、一方向に延在する同心環状のピラー領域16、18は、同図に表したように、ゲート配線42及びゲートボンディングパッド45の下には形成されていない。これらゲート配線42及びゲートボンディングパッド45の下は、n−型領域14により埋め込まれている。このような構造においても、ゲート配線42やゲートボンディングパッド45の下におけるアバランシェ・ブレークダウンを防ぎ、アバランシェ耐圧を向上できる。
すなわち、本変型例においては、n型ピラー領域16及びp型ピラー領域18は、一方向に延在した同心環状に形成され、その周囲はn−型領域14により形成されている。
図15は、本変型例におけるゲート配線42及びゲートボンディングパッド45の配置関係を例示する模式平面図である。
すなわち、一方向に延在する同心環状のピラー領域16、18は、同図に表したように、ゲート配線42及びゲートボンディングパッド45の下には形成されていない。これらゲート配線42及びゲートボンディングパッド45の下は、n−型領域14により埋め込まれている。このような構造においても、ゲート配線42やゲートボンディングパッド45の下におけるアバランシェ・ブレークダウンを防ぎ、アバランシェ耐圧を向上できる。
図16は、ピラー領域16、18のもうひとつの変型例を表す一部切断斜視図である。
すなわち、本変型例においては、n型ピラー領域16及びp型ピラー領域18は、同心円状に形成され、その周囲はn−型領域14により形成されている。
図17は、本変型例におけるゲート配線42及びゲートボンディングパッド45の配置関係を例示する模式平面図である。
すなわち、同心円状のピラー領域16、18は、同図に表したように、ゲート配線42及びゲートボンディングパッド45の下には形成されていない。これらゲート配線42及びゲートボンディングパッド45の下は、n−型領域14により埋め込まれている。このような構造においても、ゲート配線42やゲートボンディングパッド45の下におけるアバランシェ・ブレークダウンを防ぎ、アバランシェ耐圧を向上できる。
図17は、本変型例におけるゲート配線42及びゲートボンディングパッド45の配置関係を例示する模式平面図である。
すなわち、同心円状のピラー領域16、18は、同図に表したように、ゲート配線42及びゲートボンディングパッド45の下には形成されていない。これらゲート配線42及びゲートボンディングパッド45の下は、n−型領域14により埋め込まれている。このような構造においても、ゲート配線42やゲートボンディングパッド45の下におけるアバランシェ・ブレークダウンを防ぎ、アバランシェ耐圧を向上できる。
次に、本実施形態のMISFETの製造方法の一例について説明する。
図18乃至図23は、本実施形態のMISFETの製造工程の一部を表す工程断面図である。
すなわちまず、図18に表したように、n+型シリコン基板12の上に、例えば8マイクロメータ程度のn−型層14をエピタキシャル成長させる。しかる後に、図示しないマスクを形成し、例えばイオン注入法によりn型不純物とp型不純物とをそれぞれ選択的に導入することにより、図19に表したようにn型ピラー領域16とp型ピラー領域18の一部をそれぞれ形成する。
図18乃至図23は、本実施形態のMISFETの製造工程の一部を表す工程断面図である。
すなわちまず、図18に表したように、n+型シリコン基板12の上に、例えば8マイクロメータ程度のn−型層14をエピタキシャル成長させる。しかる後に、図示しないマスクを形成し、例えばイオン注入法によりn型不純物とp型不純物とをそれぞれ選択的に導入することにより、図19に表したようにn型ピラー領域16とp型ピラー領域18の一部をそれぞれ形成する。
その後、図20に表したように、例えば8マイクロメータ程度のn−型層14を再びエピタキシャル成長させる。しかる後に、n型不純物とp型不純物とをそれぞれ選択的に導入することにより、図21に表したようにn型ピラー領域16とp型ピラー領域18の一部をさらに形成する。
さらに、図22及び図23に表したように、n−型領域のエピタキシャル成長とイオン注入とを合計で6回ずつ繰り返すことにより、例えば、深さが60マイクロメータ程度のピラー領域16、18、及び厚みが60マイクロメータ程度のn−型領域14を形成できる。
次に、本発明の第2の実施の形態について説明する。
図24は、本発明の第2の実施の形態にかかる半導体装置の要部断面構造を表す模式図である。同図については、図1乃至図23に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
本実施形態においても、ゲートボンディングパッド45の下にn型ピラー領域16及びp型ピラー領域18を設けず、n−型領域14が設けられている。さらに、n−型領域14の上にp型ベース領域20を積層させている。このようにすると、n−型領域14とその上のp型ベース領域20との間に形成されるp−n接合から伸びる空乏層によりn−型領域14を確実に空乏化させることができる。その結果として、n−型領域14の耐圧を向上させ、MISFETの動作特性をさらに安定化できる。
なお、本実施形態においても、図10乃至図17に関して前述した種々の変形を同様に採用して同様の作用効果を得ることができる。
図24は、本発明の第2の実施の形態にかかる半導体装置の要部断面構造を表す模式図である。同図については、図1乃至図23に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
本実施形態においても、ゲートボンディングパッド45の下にn型ピラー領域16及びp型ピラー領域18を設けず、n−型領域14が設けられている。さらに、n−型領域14の上にp型ベース領域20を積層させている。このようにすると、n−型領域14とその上のp型ベース領域20との間に形成されるp−n接合から伸びる空乏層によりn−型領域14を確実に空乏化させることができる。その結果として、n−型領域14の耐圧を向上させ、MISFETの動作特性をさらに安定化できる。
なお、本実施形態においても、図10乃至図17に関して前述した種々の変形を同様に採用して同様の作用効果を得ることができる。
図25は、本発明の第3の実施の形態のかかる半導体装置の一部断面構造を表す模式図である。
また、図26は、本実施形態の半導体装置の半導体層の部分を表す切断斜視図である。
また、図26は、本実施形態の半導体装置の半導体層の部分を表す切断斜視図である。
これらの図についても、図1乃至図24に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
本実施形態においては、n型ピラー領域16の中央付近に、絶縁体が充填されたトレンチ15が設けられている。このようなトレンチ15を設けることにより、n型ピラー領域16の空乏化をより容易とし、スイッチングを高速化させることができる。
本実施形態においては、n型ピラー領域16の中央付近に、絶縁体が充填されたトレンチ15が設けられている。このようなトレンチ15を設けることにより、n型ピラー領域16の空乏化をより容易とし、スイッチングを高速化させることができる。
また、後に詳述するように、n−型の半導体層にトレンチを開口し、その側壁からp型不純物及びn型不純物を導入することにより、p型ピラー領域18及びn型ピラー領域16を確実且つ容易に形成できる。
そして、本実施形態においても、ゲートボンディングパッド45の下にn型ピラー領域16及びp型ピラー領域18を設けず、n−型領域14が設けられている。さらに、n−型領域14の上にp型ベース領域20を積層させている。このようにすると、n−型領域14とその上のp型ベース領域20との間に形成されるp−n接合から伸びる空乏層によりn−型領域14を確実に空乏化させることができる。その結果として、n−型領域14の耐圧を向上させ、MISFETの動作特性をさらに安定化できる。
図27は、本実施形態の変型例の半導体装置の一部断面構造を表す模式図である。
すなわち、本変型例においては、p型ピラー領域18の中央付近に、絶縁体を充填したトレンチ15が設けられている。本変形例においても、ゲートボンディングパッド45の下にn−型領域14を設けることにより、MISFETのアバランシェ耐圧を向上させることができる。
図27は、本実施形態の変型例の半導体装置の一部断面構造を表す模式図である。
すなわち、本変型例においては、p型ピラー領域18の中央付近に、絶縁体を充填したトレンチ15が設けられている。本変形例においても、ゲートボンディングパッド45の下にn−型領域14を設けることにより、MISFETのアバランシェ耐圧を向上させることができる。
図28乃至図34は、本実施形態の半導体装置の製造工程の要部を例示する工程断面図である。
すなわちまず、図28に表したように、n+型シリコン基板12の上に、n−型領域14をエピタキシャル成長により形成する。
次に、n−型領域14の上に図示しないエッチングマスクを形成してn−型領域14の表面からn+型基板12に達するトレンチTを形成する(図29)。
すなわちまず、図28に表したように、n+型シリコン基板12の上に、n−型領域14をエピタキシャル成長により形成する。
次に、n−型領域14の上に図示しないエッチングマスクを形成してn−型領域14の表面からn+型基板12に達するトレンチTを形成する(図29)。
しかる後に、図30に表したように、イオン注入法によりトレンチTの側壁に対して斜め方向からn型不純物及びp型不純物を打ち込む。n型不純物としては、例えばヒ素(As)を用い、p型不純物としては例えばボロン(B)を用いることができる。この際、いわゆる回転イオン注入法を用い、ヒ素のイオン注入は例えば加速電圧が60キロボルト、ドーズ量が4.1×1013cm−2の条件で行い、ボロンのイオン注入は例えば加速電圧が60キロボルト、ドーズ量が4.1×1013cm−2の条件で行うことができる。なお、不純物の導入方法としては、イオン注入の他にも、熱拡散法やプラズマイオンドーピング法などの各種の方法を用いることが可能である。
次に、熱処理を施すことにより、図31に表したようにn型ピラー領域16とp型ピラー領域18をそれぞれ形成する。例えば、1150℃で30時間以上の熱処理を施すことにより、ヒ素とボロンを同時に拡散させ且つ活性化できる。この時、ボロンの拡散係数がヒ素の拡散係数よりも大きいので、トレンチTから遠方にまでボロンが拡散することによりp型ピラー領域18が形成され、トレンチTの近傍においてはヒ素の濃度がボロンを上回ることによりn型ピラー領域16が形成される。
これらピラー領域16、18の幅や不純物濃度は、不純物の種類、イオン注入の条件、熱処理の条件を適宜調整することにより高い精度で制御可能である。
次に、図32に表したように、トレンチTを絶縁体により埋め込む。具体的には、例えば、トレンチTの内壁面に熱酸化により酸化膜を形成し、さらに気相成長法などにより酸化シリコンあるいは窒化シリコンを堆積してトレンチを埋め込む。しかる後に、化学機械研磨(CMP)法やエッチングなどにより表面を平坦化させる。
また、この工程において、トレンチTの内壁に窒化シリコンや酸化シリコンなどの薄膜を形成した後に、トレンチ内に充填材を埋め込んでもよい。この際に、充填材として、粒子状などのものを用いると、トレンチ周囲の半導体部分との材料の違いに起因する熱応力による歪みを緩和させることが可能となる。
次に、図33に表したように、p型ピラー領域18の上にp型ベース領域20をプレーナ状に形成する。
その後、p型ピラー領域18の上のチャネル領域上にゲート絶縁膜24を介してゲート電極26を形成するとともに、p型ベース領域20の表面にn+型ソース領域22をプレーナ状に形成する。さらに、絶縁膜27を形成し、ソース電極28を形成することにより、図34に表したように、本実施形態のMISFETの要部が完成する。
その後、p型ピラー領域18の上のチャネル領域上にゲート絶縁膜24を介してゲート電極26を形成するとともに、p型ベース領域20の表面にn+型ソース領域22をプレーナ状に形成する。さらに、絶縁膜27を形成し、ソース電極28を形成することにより、図34に表したように、本実施形態のMISFETの要部が完成する。
以上説明したように、本実施形態においては、n−型領域にトレンチTを形成し、その側壁からn型及びp型不純物を拡散させることにより、n型ピラー領域16とp型ピラー領域18とを精密に形成することができる。そして、ゲートボンディングパッド45やゲート配線42の下にはトレンチTを形成せずにn−型領域14を残しておくことにより、アバランシェ耐圧が高いMISFETを得ることができる。
図18乃至図23に関して前述した製造方法の場合、n−型領域14やピラー領域16、18の形成に際して、エピタキシャル成長とイオン注入とを複数回繰り替えす必要があり、工程が煩雑である。これに対して、本実施形態においては、トレンチTの側壁から不純物を導入することによりピラー領域16、18を同時且つセルフアライン的に形成でき、製造工程を大幅に簡略化できるという点で有利である。
なお、図27に関して前述した変型例のMISFETを製造する場合には、p型不純物よりもn型不純物のほうが拡散係数が高くなるように、それぞれの不純物を決定すればよい。すなわち、n−型領域14にトレンチTを形成した後に、トレンチTの側壁から拡散係数が高いn型不純物と拡散係数が低いp型不純物とを導入して熱処理を施すことにより図27に表したように、トレンチから遠方にn型ピラー領域16を形成しトレンチの近傍にp型ピラー領域18を形成できる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
例えば、以上説明した半導体装置の各要素の材料、導電型、キャリア濃度、不純物、厚み、配置関係、製造方法の各工程における方法や条件などに関して当業者が適宜設計変更を加えたものも、本発明の特徴を有する限りにおいて本発明の範囲に包含される。
その他、上述した半導体装置とその製造方法の構成については、当業者が公知の範囲から適宜選択したものも、本発明の要旨を含む限り本発明の範囲に包含される。
10 半導体装置
12 n+型シリコン基板
14 n−型領域
15 トレンチ
16 n型ピラー領域
18 p型ピラー領域
20 p型ベース領域
22 n型ソース領域
24 ゲート絶縁膜
26 ゲート電極(制御電極)
27 層間絶縁層
28 ソース電極(主電極)
29 絶縁膜
30 ドレイン電極
42 ゲート配線
45 ゲートボンディングパッド
T トレンチ
12 n+型シリコン基板
14 n−型領域
15 トレンチ
16 n型ピラー領域
18 p型ピラー領域
20 p型ベース領域
22 n型ソース領域
24 ゲート絶縁膜
26 ゲート電極(制御電極)
27 層間絶縁層
28 ソース電極(主電極)
29 絶縁膜
30 ドレイン電極
42 ゲート配線
45 ゲートボンディングパッド
T トレンチ
Claims (5)
- 第1導電型の半導体領域と、
第2導電型の半導体ベース領域と、
それぞれが前記半導体ベース領域に電気的に接続され且つ所定の連続パターンで形成された第1導電型の第1の半導体ピラー領域及び第2導電型の第2の半導体ピラー領域と、
前記半導体ベース領域に選択的に設けられた第1導電型の第1主電極領域と、
少なくとも前記半導体領域及び前記第1の半導体ピラー領域に接続された第2主電極領域と、
前記第1主電極領域に接続された第1の主電極と、
前記第2主電極領域に接続された第2の主電極と、
前記第1主電極領域と前記第2主電極領域との間の導通を制御する制御電極と、
前記半導体領域の上に絶縁層を介して設けられ、前記制御電極に接続された電極パッドと、
を備え、
前記半導体領域のうち、上方に前記電極パッドが形成されたパッド形成領域は、前記ピラー領域の前記所定の連続パターンが形成されない連続パターン非形成領域を含むことを特徴とする半導体装置。 - 第1導電型の半導体領域と、
第2導電型の半導体ベース領域と、
それぞれが前記半導体ベース領域に電気的に接続され且つ所定の連続パターンで形成された第1導電型の第1の半導体ピラー領域及び第2導電型の第2の半導体ピラー領域と、
前記半導体ベース領域に選択的に設けられた第1導電型の第1主電極領域と、
少なくとも前記半導体領域及び前記第1の半導体ピラー領域に接続された第2主電極領域と、
前記第1主電極領域に接続された第1の主電極と、
前記第2主電極領域に接続された第2の主電極と、
前記第1主電極領域と前記第2主電極領域との間の導通を制御する制御電極と、
前記半導体領域の上に絶縁層を介して設けられ前記制御電極に接続された配線層と、
前記配線層に接続された電極パッドと、
を備え、
前記半導体領域のうち、上方に前記配線層が形成された配線層形成領域は、前記ピラー領域の前記所定の連続パターンが形成されない連続パターン非形成領域を含むことを特徴とする半導体装置。 - 前記半導体領域の上に設けられ、前記第1の主電極に接続された第2導電型の半導体領域をさらに備えたことを特徴とする請求項1または2に記載の半導体装置。
- 前記第1及び第2の半導体ピラー領域のいずれかに隣接して設けられ、充填材により充填されたトレンチをさらに備え、
前記第1及び第2の半導体ピラー領域は、前記トレンチの側壁から不純物を拡散させることにより形成されてなることを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。 - 第1導電型の半導体基板の主面上に、第1導電型の半導体層を形成する工程と、
前記半導体層にトレンチを形成する工程と、
前記トレンチの側壁から前記半導体層に第1導電型及び第2導電型の不純物をそれぞれ拡散させることにより、前記トレンチに隣接して第1導電型の第1の半導体ピラー領域と第2導電型の第2の半導体ピラー領域とをそれぞれ形成する工程と、
前記半導体層の上部に第2導電型の不純物を導入することにより、前記第1及び第2の半導体ピラー領域に共通接続された第2導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の表面に選択的に第1導電型の第1主電極領域を形成する工程と、
前記主電極領域と前記第1の半導体ピラー層との間の前記半導体ベース層に接して絶縁膜を形成する工程と、
前記絶縁膜の前記半導体ベース層に対向する位置に制御電極を形成する工程と、
前記半導体基板に接続された第2の主電極を形成する工程と、
前記半導体層のうちで前記トレンチが形成されていない領域の上に、前記制御電極に接続された電極パッドを、絶縁層を介して形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006324432A (ja) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
JP2007129195A (ja) * | 2005-10-05 | 2007-05-24 | Sanken Electric Co Ltd | 半導体装置 |
JP2009525610A (ja) * | 2006-02-03 | 2009-07-09 | フェアチャイルド・セミコンダクター・コーポレーション | 電荷平衡性絶縁ゲートバイポーラトランジスタ |
JP2011159918A (ja) * | 2010-02-03 | 2011-08-18 | Denso Corp | 縦型半導体素子を備えた半導体装置 |
JP2015073122A (ja) * | 2014-12-08 | 2015-04-16 | 株式会社東芝 | 半導体素子 |
JP2015213141A (ja) * | 2014-04-17 | 2015-11-26 | 富士電機株式会社 | 縦型半導体装置およびその製造方法 |
WO2016002963A1 (ja) * | 2014-07-04 | 2016-01-07 | 富士電機株式会社 | 半導体装置 |
US9437728B2 (en) | 2011-01-26 | 2016-09-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
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Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4996848B2 (ja) * | 2005-11-30 | 2012-08-08 | 株式会社東芝 | 半導体装置 |
KR101279574B1 (ko) * | 2006-11-15 | 2013-06-27 | 페어차일드코리아반도체 주식회사 | 고전압 반도체 소자 및 그 제조 방법 |
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US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
CN101533813B (zh) * | 2009-04-21 | 2012-03-21 | 上海宏力半导体制造有限公司 | 一种降低寄生电容的接触焊盘及其制备方法 |
JP5002628B2 (ja) * | 2009-08-25 | 2012-08-15 | 株式会社東芝 | 電力用半導体素子 |
US8519476B2 (en) * | 2009-12-21 | 2013-08-27 | Alpha And Omega Semiconductor Incorporated | Method of forming a self-aligned charge balanced power DMOS |
TWI462294B (zh) * | 2010-09-21 | 2014-11-21 | Toshiba Kk | Semiconductor element and manufacturing method thereof |
JP5687582B2 (ja) * | 2010-09-21 | 2015-03-18 | 株式会社東芝 | 半導体素子およびその製造方法 |
US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
US8673700B2 (en) * | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
US8901623B2 (en) | 2013-02-18 | 2014-12-02 | Infineon Technologies Austria Ag | Super junction semiconductor device with overcompensation zones |
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US10277227B2 (en) * | 2016-05-31 | 2019-04-30 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device layout |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4309764C2 (de) * | 1993-03-25 | 1997-01-30 | Siemens Ag | Leistungs-MOSFET |
JP4047384B2 (ja) * | 1996-02-05 | 2008-02-13 | シーメンス アクチエンゲゼルシヤフト | 電界効果により制御可能の半導体デバイス |
DE19611045C1 (de) * | 1996-03-20 | 1997-05-22 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
JP3938964B2 (ja) * | 1997-02-10 | 2007-06-27 | 三菱電機株式会社 | 高耐圧半導体装置およびその製造方法 |
US6081009A (en) * | 1997-11-10 | 2000-06-27 | Intersil Corporation | High voltage mosfet structure |
DE19854915C2 (de) * | 1998-11-27 | 2002-09-05 | Infineon Technologies Ag | MOS-Feldeffekttransistor mit Hilfselektrode |
US6475864B1 (en) * | 1999-10-21 | 2002-11-05 | Fuji Electric Co., Ltd. | Method of manufacturing a super-junction semiconductor device with an conductivity type layer |
JP4764974B2 (ja) | 2000-02-09 | 2011-09-07 | 富士電機株式会社 | 半導体装置 |
JP4088033B2 (ja) * | 2000-11-27 | 2008-05-21 | 株式会社東芝 | 半導体装置 |
US6521954B1 (en) * | 2001-12-21 | 2003-02-18 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
JP3993458B2 (ja) * | 2002-04-17 | 2007-10-17 | 株式会社東芝 | 半導体装置 |
JP3721172B2 (ja) * | 2003-04-16 | 2005-11-30 | 株式会社東芝 | 半導体装置 |
-
2004
- 2004-05-06 JP JP2004137835A patent/JP2005322700A/ja active Pending
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006324432A (ja) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
JP2007129195A (ja) * | 2005-10-05 | 2007-05-24 | Sanken Electric Co Ltd | 半導体装置 |
JP2009525610A (ja) * | 2006-02-03 | 2009-07-09 | フェアチャイルド・セミコンダクター・コーポレーション | 電荷平衡性絶縁ゲートバイポーラトランジスタ |
JP2011159918A (ja) * | 2010-02-03 | 2011-08-18 | Denso Corp | 縦型半導体素子を備えた半導体装置 |
US9437728B2 (en) | 2011-01-26 | 2016-09-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2015213141A (ja) * | 2014-04-17 | 2015-11-26 | 富士電機株式会社 | 縦型半導体装置およびその製造方法 |
WO2016002963A1 (ja) * | 2014-07-04 | 2016-01-07 | 富士電機株式会社 | 半導体装置 |
US10276654B2 (en) | 2014-07-04 | 2019-04-30 | Fuji Electric Co., Ltd. | Semiconductor device with parallel PN structures |
JP2015073122A (ja) * | 2014-12-08 | 2015-04-16 | 株式会社東芝 | 半導体素子 |
JP2017076803A (ja) * | 2016-11-11 | 2017-04-20 | 株式会社東芝 | 半導体素子 |
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