JP3993458B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置に係わり、特に複数の縦型MISFETセルを備えた半導体装置におけるトレンチ分離領域の構造に関するもので、例えばパワーMOSFETに使用されるものである。
【0002】
【従来の技術】
従来のプレーナ型のパワーMOSFETは、電流経路と耐圧を維持する領域が同一であり、高耐圧化のためにエピ厚をとるとオン抵抗が上がり、逆にエピ厚を薄くしてオン抵抗を下げると耐圧も下がるという、相反する関係が存在しており、両者を満足させることは困難であった。これに対して、Super Junction構造を有するパワーMOSFETが提案されている。
【0003】
図18は、従来のSuper Junction構造を有する600V系のパワーMOSFETの素子部の断面構造の一部を概略的に示す。
【0004】
このSuper Junction構造を製造する際、Si基板上に5〜8μmのSiエピタキシャル成長を行った後、P+ 領域を形成するためのパターニング、ボロン(B)のインプラを行い、続いてN+ 部のパターニング、リン(P)のインプラを行う。このような基本工程を5〜6回行う。
【0005】
このような製造方法は、エピタキシャル成長を6回、P+ 領域を形成するためのパターニングを12回、インプラを12回も行うので、工程数が大幅に増加し、製造価格が上昇する。具体的には、チップ価格的にはプレーナ型の大面積チップ(低オン抵抗タイプ)と同等になってしまう。
【0006】
さらに、素子のユニットセルの横方向の寸法(チャネル長方向の寸法)の微細化が困難である。具体的には、600V系のパワーMOSFETでは、素子のユニットセル幅が30μm程度となる。
【0007】
このような事情に鑑みて、本願出願人は、特願2001-285472 の「半導体装置およびその製造方法」により、実質的にSuper Junction構造と同じ役割を果たす三層ピラー(例えばNPN層)を形成することにより、低オン抵抗化および高耐圧化の両立が可能であり、かつ工程数の大幅な増加を招かずに製造することができ、大幅な低価格化を図り得るパワーMOSFETを備えた半導体装置とその製造方法を提案した。
【0008】
上記提案においては、三層ピラーを形成する際、半導体基板上のエピタキシャル半導体層にトレンチを開口し、イオン注入法を用いてトレンチの側面に第1導電型の不純物およびそれよりも拡散係数の小さい第2導電型の不純物を注入し、拡散係数の違いを利用してトレンチ間領域のエピタキシャル層を三層ピラー構造に変えることを特徴としている。
【0009】
この際、第1導電型不純物および第2導電型不純物をそれぞれ1回だけエピタキシャル層に注入することで三層ピラーを形成することができる。なお、三層ピラー中のP層とN層とのpn接合面は半導体基板の主面に対してほぼ垂直に形成される。
【0010】
上記提案においては、MOSFETセル相互間のトレンチ分離構造として、半導体基板上に形成された多結晶シリコン層およびその底面および側面のみ、あるいは、底面、側面および上面を覆う絶縁膜(酸化膜と窒化膜)を分離部材として用いた例を示した。
【0011】
また、特開平8-222735号の「縦型トレンチMISFETおよびその製造方法」には、MOSFETセル相互間のトレンチ内部に単に酸化膜のみが充填されている構造が開示されているが、その詳細については言及されていない。
【0012】
【発明が解決しようとする課題】
本発明は、上記事情を考慮してなされたもので、実質的にSuper Junction構造と同じ役割を果たす三層ピラーを用いたMISFETセル相互間のトレンチ分離構造として、MISFETの基板にかかる応力を抑制し得る具体的な構造を備えた半導体装置を提供することにある。
【0013】
【課題を解決するための手段】
本発明の半導体装置は、複数のパワーMOSFETセルの共通ドレインとなる第1導電型の半導体基板と、前記半導体基板上に形成された第1導電型の半導体層と、前記第1導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第2導電型の半導体領域の両側面をそれぞれ第1導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、前記各ピラー領域における第2導電型の半導体領域の上部表面に形成され、前記第2導電型の半導体領域よりも高不純物濃度を有する第2導電型のベース層と、前記ベース層の表面に選択的に形成された第1導電型のソース拡散層と、前記ソース拡散層と前記ピラー領域における第1導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記各ピラー領域の相互間で前記第1導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれた粒状の金属酸化物とを有することを特徴とする。
【0014】
本発明の半導体装置は、複数のパワーMOSFETセルの共通ドレインとなる第1導電型の半導体基板と、前記半導体基板上に形成された第1導電型の半導体層と、前記第1導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第2導電型の半導体領域の両側面をそれぞれ第1導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、前記各ピラー領域における第2導電型の半導体領域の上部表面に形成され、前記第2導電型の半導体領域よりも高不純物濃度を有する第2導電型のベース層と、前記ベース層の表面に選択的に形成された第1導電型のソース拡散層と、前記ソース拡散層と前記ピラー領域における第1導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記各ピラー領域の相互間で前記第1導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれ、チタン、ジルコニウム、アルミニウムのいずれか1つの金属を含む粒状の金属酸化物とを有することを特徴とする。
【0015】
本発明の半導体装置は、複数のパワーMOSFETセルの共通ドレインとなる第1導電型の半導体基板と、前記半導体基板上に形成された第1導電型の半導体層と、前記第1導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第2導電型の半導体領域の両側面をそれぞれ第1導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、前記各ピラー領域における第2導電型の半導体領域の上部表面に形成され、前記第2導電型の半導体領域よりも高不純物濃度を有する第2導電型のベース層と、前記ベース層の表面に選択的に形成された第1導電型のソース拡散層と、前記ソース拡散層と前記ピラー領域における第1導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記各ピラー領域の相互間で前記第1導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれた粒状のシリコンカーバイト(SiC)とを有することを特徴とする。
【0025】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【0026】
<本発明に係るパワーMOSFETおよびその製造方法>
図1〜図6は、本発明に係る半導体装置の製造方法を概略的に示す断面図である。ここでは、200V以上の中高耐圧を確保できる耐圧構造を有する縦型のパワーMOSFET(DTMOS:Deep Trench MOSFET)について説明する。
【0027】
まず、図1に示すように、パワーMOSFETの共通ドレイン層となる高不純物濃度のn+ 型Si基板1上に低不純物濃度(高抵抗)のn- 型エピタキシャルSi層2を成長させる。
【0028】
n+ 型Si基板1の不純物濃度は例えば1×1019(atoms/ cm3 )以上で、抵抗率は例えば0.006(Ω・cm)以下である。n- 型エピタキシャルSi層2の厚さは例えば50μmであり、その不純物濃度は5×1013〜3×1014(atoms/cm3 )である。
【0029】
次に図2(a)に示すように、フォトリソグラフィおよびRIE(Reactive Ion Etching)を用いて、n+ 型Si基板1に達する深いトレンチ3をn- 型エピタキシャルSi層2に開口する。
【0030】
トレンチ3の深さは例えば51〜55μm程度、トレンチ3の幅Wは例えば8μm、トレンチ3の間隔Lは例えば15μmである。600V系の耐圧を得るためには、トレンチ3の深さは例えば50μm以上とする。また、図では、トレンチ3は一様の幅の形状になっているが、RIEを用いた場合、実際の形状は先細りの形状になる。即ち、基板表面に対してほぼ垂直な形状になる。
【0031】
さらに、実際には、トレンチ3がn+ 型Si基板1に確実に達成するように、オーバーエッチングを行うため、トレンチ3の底の位置は、図2(b)に示すように、n- 型エピタキシャルSi層2の下のn+ 型Si基板1の表面よりも低い位置になる。
【0032】
次に図3に示すように、回転イオン注入法を用いて、AsおよびBを注入角度5゜から7゜にてトレンチ3の側壁に注入する。
【0033】
その後、1150℃、24時間のアニールを行って、トレンチ3で挟まれたメサ構造のn- 型エピタキシャルSi層2の両側からAsおよびBを同時に拡散させる。
【0034】
この時、1150℃でのAsの拡散係数は9×10-3μm2 /h、Bの拡散係数は5.5×10-2μm2 /h程度であり、Bの拡散係数が一桁大きいことによりAsは約2.5μm拡散し、Bは約7.5μm拡散する。
【0035】
その結果、図4に示すように、上記アニールによって、トレンチ3で挟まれたメサ構造のn- 型エピタキシャルSi層2の中央部には左側から拡散したBと右側から拡散したBとが重なって、断面短冊状のp型ピラー領域4が形成され、その左右の外側にはそれぞれ断面短冊状のn型ピラー領域5が自己整合的に形成される。
【0036】
このように形成されたp型ピラー領域4の横方向の寸法は10μm程度、n型ピラー領域5の横方向の寸法は2.5μm程度である。したがって、ユニットセル幅は15μm程度となり、従来の約半分になる。これにより素子の微細化を容易に図れるようになる。
【0037】
本実施形態のnpnピラー構造はBおよびAsを横方向に積極的に拡散させて形成するので、従来のSuper Junction構造とは異なり、Bの横方向拡散が素子の微細化の妨げになることはない。
【0038】
これらの横方向に並んだn型ピラー領域5/p型ピラー領域4/n型ピラー領域5からなるnpnピラー構造は、実質的に従来のSuper Junction構造と同じ役割を果たす。したがって、低オン抵抗化および高耐圧化の両立が可能となり、ピラー側面へのAs、Bのイオン注入のみによって達成できる。
【0039】
ここで、p型ピラー領域4中のBの総量をNB と、p型ピラー領域4の両側を挟む2つのn型ピラー領域5中のAsの総量をNAsとした場合に、100×|NB −NAs|/NAs≦5に設定することが望ましい。具体的には、p型ピラー領域4中の不純物濃度は3〜18×1015(atoms/cm3 )、n型ピラー領域5中の不純物濃度は0.2〜8×1015(atoms/cm3 )の範囲に設定することが望ましい。
【0040】
このような高精度の不純物量コントロールは、トレンチ側面へのAs、Bのイオン注入のみによって達成できる。これにより、p型ピラー領域4およびn型ピラー領域5中の不純物濃度のばらつきを十分に抑制でき、その結果として素子特性のばらつきの増加を効果的に抑制できるようになる。
【0041】
なお、図4では、n型ピラー領域5/p型ピラー領域4のpn接合面はn+ 型Si基板1の表面に対して垂直になっているが、実際にはトレンチ3をRIE加工で形成するので、トレンチ3の側壁の傾きに対応した分だけ垂直からずれることになる。即ち、n型ピラー領域5/p型ピラー領域4のpn接合面は基板表面に対してほぼ垂直になる。
【0042】
次に図5に示すように、トレンチ3内に絶縁物6を形成してトレンチ構造の素子分離(Deep Trench Isolation )領域を形成するとともにCMP(Chemical Mechanical Etching )あるいはエッチングなどを用いて表面を平坦化する。その結果、npnピラーがトレンチ分離構造で取り囲まれたセルが形成される。なお、前記トレンチを形成する際、図2(b)に示したようにオーバーエッチングを行った場合、絶縁物6の底面は、npnピラー構造の下のn+ 型Si基板1の表面よりも低い位置になる。
【0043】
上記トレンチ分離領域の構造およびその形成工程の詳細については、後で各実施形態で説明する。
【0044】
次に図6に示すように、p型ピラー領域4の表面に高不純物濃度のp+ 型ベース層7を形成し、p型ベース層7の表面に選択的に高不純物濃度のn+ 型ソース拡散層8を形成する。
【0045】
そして、n+ 型ソース拡散層8とn型ピラー領域5とで挟まれたp+ 型ベース層7上にゲート絶縁膜9を介してゲート電極10を形成する。このゲート電極10は、例えばポリシリコンゲート、金属シリサイドゲート(例えばポリサイドゲート)または金属ゲートが用いられる。
【0046】
さらに、全面に層間絶縁膜9を形成し、コンタクトホールを開口し、ソース電極11およびドレイン電極12を形成する。
【0047】
図1〜図6に示した工程により製造されたパワーMOSFETは、従来のプレーナ型パワーMOSFETの製造工程に若干の工程を追加することで形成できる。具体的には、深いトレンチ3の形成工程と、AsおよびBをイオン注入する工程と、アニールによりイオン注入したAsおよびBを活性化する工程と、素子分離構造を形成する工程である。即ち、上記したパワーMOSFETは、実質的にSuper Junction構造と同じ役割を果たすNPNピラー層を、工程数が大幅に少ない製造方法で得ることができるので製造コストの大幅な低減化を実現することができる。
【0048】
図7は、図1〜図6に示した工程においてn+ 型ソース拡散層8までを形成した段階の断面構造の一例を示す斜視図である。なお、図6中と対応する部分には同一符号を付してあり、詳細な説明は省略する。
【0049】
この例では、npnピラー構造の平面パターンはストライプである。
【0050】
図8は、図1〜図6に示した工程においてn+ 型ソース拡散層8までを形成した段階の断面構造の他の例を示す斜視図である。なお、図6中と対応する部分には同一符号を付してあり、詳細な説明は省略する。
【0051】
図8に示す構造が図7に示した構造と異なる点は、npnピラー構造の平面パターンがいわゆるオフセットメッシュ状であることである。このような構成によれば、素子寸法によってはチャンネル密度を高めることが可能となる。
【0052】
また、npnピラー構造の平面パターンをいわゆるメッシュ状(図8において上下の2つのnpnピラー構造が横方向にずれていない形状)にしても良い。
【0053】
図9は、図6に示した工程の変形例を示す断面図である。なお、図6中と対応する部分には同一符号を付してあり、詳細な説明は省略する。
【0054】
図9に示す構造が図7に示した構造と異なる点は、n型ピラー領域5の表面に高不純物濃度のn+ 型拡散層17が形成されていることである。
【0055】
図7に示したようにn+ 型拡散層17が無い構造の場合、ソース・ドレイン間に電圧を印加した時にn型ピラー領域5の表面に空乏層が広がる。そのため、n型ピラー領域5の表面にNaイオン等の電荷が付着すると、部分的に空乏化が妨げられ、その空乏化が妨げられた部分に電界が集中し、ブレークタウンが起こる可能性がある。
【0056】
これに対して、図9に示すようにn型ピラー領域5の表面にn+ 型拡散層17を形成すれば、n型ピラー領域5の表面に空乏層が広がるのを防止でき、上述した不都合を回避することができる。また、n+ 型拡散層17はイオン注入およびアニールによるn+ 型ソース拡散層8の形成時に同時に形成できるので、工程の増加は無い。また、同じイオン注入およびアニールにより形成することになるので、n+ 型拡散層17の不純物濃度とn+ 型ソース拡散層8の不純物濃度はほぼ同じになる。
【0057】
<第1の実施形態に係るパワーMOSFETおよびその製造方法>
図10は、図1〜図6に示した工程により製造されたパワーMOSFETの一部(3つのユニットセル)を示す断面図である。
【0058】
N++型基板(シリコン基板)1上にエピタキシャル法によって形成されたN-層(シリコン層)の表面から選択的にN++基板1にまで到達するような深い溝(トレンチ)が形成されている。
【0059】
このトレンチの側壁に約2〜7°の角度でN型/P型の不純物が注入され、これらの不純物の拡散係数の違いにより断面短冊状のNPN層(Nピラー領域5/Pピラー領域4/Nピラー領域5)からなる三層ピラー領域が形成されている。そして、トレンチは絶縁物によって埋め戻されてトレンチ分離領域となっており、N- 層表面の平坦化が行われている。
【0060】
三層ピラー領域におけるPピラー領域4の上部表面にPベース領域7が形成され、このPベース領域7内に選択的にN+ ソース領域8が形成され、N+ ソース領域8とNピラー領域5とに挟まれたPベース領域上にゲート絶縁膜(SiO2 膜)9を介してゲート電極(ポリシリコンあるいは金属シリサイドあるいは金属)10が形成されることによって、二重拡散型MOSFETが形成されている。
【0061】
この場合、前記ゲート絶縁膜9およびゲート電極10は、トレンチ分離領域を挟んで隣り合う2つの三層ピラー領域のNピラー領域5上にわたって連続するように、トレンチ分離領域上にも形成されている。
【0062】
前記トレンチ領域を絶縁物によって埋め戻す際、まず、トレンチの内面(底面および側面)に熱酸化により熱酸化膜(SiO2 膜)13を形成した後、このSiO2 膜13の応力を緩和するために、窒化膜(SiN膜)14をCVD(Chemical Vapor Deposition )により全面に堆積することによりトレンチ内部を充填する。そして、CMPを用いて表面を平坦化するとともに、トレンチの外部の不要な絶縁膜を除去する
この際、前記した幅8μm程度のトレンチの深さが例えば25μmである場合、トレンチ内壁のSiO2 膜13の膜厚を1.0μm、SiN膜14の膜厚を約0.3μm(SiO2 膜厚とSiN膜厚の比を3.3:1)にすれば、シリコン基板の応力は最も低く抑えられる。このようにシリコン基板にかかる応力を抑制することは、後工程でMOSFETを容易に形成することができる。
【0063】
図11は、図10中のトレンチ領域の絶縁物であるSiO2 膜13とSiN膜14の膜厚比に対するシリコン基板の反り量の一例を示す特性図である。
【0064】
ここでは、n+ 型Si基板1およびn- 型エピタキシャルSi層2の厚さが例えば50〜μmであった場合に、SiO2 膜13とSiN膜14の膜厚比が2:1〜5:1の範囲で形成されていれば、シリコン基板の反り量を+25〜−40μm以内に抑えることができることが分る。
【0065】
即ち、図10のパワーMOSFETによれば、トレンチを熱酸化膜13と窒化膜14で埋め戻しても、熱酸化膜13の持つ圧縮応力と窒化膜14の持つ引っ張り応力でシリコン基板にかかる応力を相殺できる。この際、熱酸化膜13と窒化膜14の膜厚比が2:1〜5:1の範囲であれば、応力を所望値以下に抑制することができる。さらに、窒化膜14が存在することにより、ドレイン・ソース間に電圧が印加された時に熱酸化膜13と窒化膜14の界面に電子がトラップされ、トレンチ側壁面にかかる電位が固定され、ドレイン・ソース間の逆方向耐圧のドリフト現象を抑制することができる。
【0066】
<第2の実施形態に係るパワーMOSFETおよびその製造方法>
図12は、本発明の第2の実施形態に係るパワーMOSFETの一部を示す断面図である。
【0067】
図12のパワーMOSFETは、第1の実施形態のパワーMOSFETと比べて、トレンチ分離領域が異なり、その他は同じであるので、図10中と同一部分には同一符号を付してその説明を省略する。
【0068】
図12中のトレンチ分離領域は、深いトレンチの全てが絶縁物で埋め込まれるのではなく、トレンチの内面(底面および側面)上に堆積法または熱酸化により形成されたSiO2 膜等の第1の酸化膜13と、トレンチ内部に空洞を残した状態で第1の酸化膜13上に薄く形成された窒化膜14と、トレンチ内部で空洞の上面を塞ぐように形成された第2の酸化膜(キャップ絶縁膜)15からなる。
【0069】
図12中のトレンチ内部に分離領域を形成する際、トレンチ内部にSi表面まで空洞領域を残すように、第1の実施形態と同様に酸化膜13と窒化膜14の膜厚比を保ちながら酸化膜13と窒化膜14をそれぞれ薄く形成し、CMPまたはエッチングによりトレンチの外部の不要な絶縁膜を除去する。
【0070】
このようにトレンチ内部にSi表面まで到達した空洞領域を有したままでは、トレンチ内に汚染物質が侵入した場合に信頼性面で障害となる。そこで、空洞領域をシリコン基板表面に露出させないように、この後、空洞部表面を埋め戻す。この際、シリコン表面から1μm以上深い位置までの領域にわたって第2の酸化膜15を形成する、つまり、シリコン表面から1μm以上深い位置から下方に空洞16領域を存在させるように空洞領域表面に蓋をする。
【0071】
この第2の酸化膜15の1μmの膜厚は、後で形成する二重拡散型MOSFETを形成する間に付加される熱処理に十分耐える、つまり、フィールド酸化によりSi表面から0.5μm程度の深さ位置までの酸化処理にも十分耐えることができる。
【0072】
なお、上記工程が通常のプロセスで行われる場合は、空洞16内は大気状態になるが、やや特殊なプロセスで行われる場合は、空洞16内は真空状態になる。
【0073】
図12のパワーMOSFETによれば、基本的には図10のパワーMOSFETと同様の効果(シリコン基板にかかる応力を抑制する)が得られるほか、図10のパワーMOSFETと比べて、トレンチ内部に空洞領域を残すので工程を簡略化することができる。
【0074】
<第3の実施形態に係るパワーMOSFETおよびその製造方法>
図13は、本発明の第3の実施形態に係るパワーMOSFETの一部を示す断面図である。
【0075】
図13のパワーMOSFETは、第1の実施形態のパワーMOSFETと比べて、トレンチ分離領域が異なり、その他は同じであるので、図10中と同一部分には同一符号を付してその説明を省略する。
【0076】
図13中のトレンチ分離領域は、トレンチの内面上に形成された熱酸化膜13と、トレンチ内部に空洞を残した状態で熱酸化膜上に形成された窒化膜13と、窒化膜14で囲まれたトレンチ内部を充填した状態で形成され、ボロンとリンがドープされた酸化膜(BPSG膜)17とからなることを特徴とする。
【0077】
図13中のトレンチ分離領域を形成する際、第1の実施形態と同様に熱酸化膜13と窒化膜14の膜厚比を保ちながら熱酸化膜13と窒化膜14をそれぞれ薄く形成してSi表面まで空洞領域を残す。この後、空洞部を埋め戻すために、BPSG膜17をCVD法で堆積し、CMPまたはエッチングによりトレンチの外部の不要な絶縁膜を除去する。
【0078】
図13のパワーMOSFETによれば、基本的には図10のパワーMOSFETと同様の効果を保った(シリコン基板にかかる応力を抑制した)状態でBPSG膜17を埋め戻すので、図12のパワーMOSFETと比べて、シリコン基板の強度をより強く保つことができる。
【0079】
この際、BPSG膜17は容易に厚膜化することができるので、埋め戻しが容易となる。また、埋め戻し以降の熱処理によってBPSG膜17から不純物が染み出したとしても、窒化膜14が不純物の侵入を防ぐ。
【0080】
<第4の実施形態に係るパワーMOSFETおよびその製造方法>
図14は、本発明の第4の実施形態に係るパワーMOSFETの一部を示す断面図である。
【0081】
図14のパワーMOSFETは、第2の実施形態のパワーMOSFETと比べて、トレンチ分離領域が異なり、その他は同じであるので、図12中と同一部分には同一符号を付してその説明を省略する。
【0082】
図14中のトレンチ分離領域は、トレンチの内面上に形成された熱酸化膜13と、熱酸化膜上に形成された窒化膜14と、トレンチ内部に空洞を残した状態で窒化膜上に形成されたBPSG膜17と、トレンチ内部で空洞の上面を塞ぐように形成された酸化膜16からなることを特徴とする。この場合、Si表面から1μm以上深い位置までの領域にわたって酸化膜16が形成されている。
【0083】
図14中のトレンチ分離領域を形成する際、第1の実施形態と同様に熱酸化膜13と窒化膜14の膜厚比を保ちながら熱酸化膜13と窒化膜14をそれぞれ薄く形成してSi表面まで空洞領域を残す。この後、トレンチ内部にSi表面まで空洞領域を残すように、BPSG膜17をCVD法で堆積し、CMPまたはエッチングによりトレンチの外部の不要な絶縁膜を除去する。さらに、空洞領域をシリコン基板表面に露出させないように空洞部表面を埋め戻す。この際、シリコン表面から1μm以上深い位置までの領域にわたって酸化膜16を形成する、つまり、シリコン表面から1μm以上深い位置から下方に空洞領域を存在させるように空洞領域表面に蓋をする。
【0084】
図14のパワーMOSFETによれば、基本的には、図12のパワーMOSFETと同様の効果(シリコン基板にかかる応力を抑制する、工程を簡略化する、トレンチ内に汚染物質が侵入することを防ぐ)および図13のパワーMOSFETと同様の効果(埋め戻し以降の熱処理によってBPSG膜17から不純物が染み出したとしても、窒化膜14が不純物の侵入を防ぐ)が得られる。
【0085】
<第5の実施形態に係るパワーMOSFET>
図15は、本発明の第5の実施形態に係るパワーMOSFETの一部を示す断面図である。
【0086】
図15のパワーMOSFETは、第1の実施形態のパワーMOSFETと比べて、トレンチ分離領域が異なり、その他は同じであるので、図10中と同一部分には同一符号を付してその説明を省略する。
【0087】
図15中のトレンチ分離領域は、トレンチ内部を充填した状態で形成されたシリコン20からなることを特徴とする。
【0088】
図15のパワーMOSFETによれば、トレンチ内部をシリコン基板11と同じシリコン(シリコン層)20で埋め戻しており、このシリコン層20はn型ピラー領域5およびp型ピラー領域4と熱膨張係数が等しい。そのため、図10のパワーMOSFETのようにトレンチの内部全体を酸化膜13と窒化膜14で埋め込んだ場合に比べて、素子分離後に熱工程を経てもトレンチ下のシリコン基板部分に大きな熱応力はかからない。これにより、シリコン基板部分に結晶欠陥が発生してリーク電流が増加するなどの不都合を防止することができる。
【0089】
<第6の実施形態に係るパワーMOSFET>
図16は、本発明の第6の実施形態に係るパワーMOSFETの一部を示す断面図である。
【0090】
図16のパワーMOSFETは、第5の実施形態のパワーMOSFETと比べて、トレンチ分離領域が異なり、その他は同じであるので、図15中と同一部分には同一符号を付してその説明を省略する。
【0091】
図16中のトレンチ分離領域は、トレンチの内面上に膜状に形成されたシリコン(シリコン膜)21と、トレンチ内部に空洞16を残した状態で空洞の上面を塞ぐように形成された酸化膜22からなることを特徴とする。この場合、Si表面から1μm以上深い位置までの領域にわたって酸化膜22が形成されている。
【0092】
図16のパワーMOSFETによれば、トレンチ内部に空洞領域が存在しても、基本的には、図15のパワーMOSFETと同様の効果が得られる。また、空洞の上面を塞ぐように、シリコン表面から1μm以上深い位置までの領域にわたって酸化膜22が形成されているので、図12のパワーMOSFETと同様に、後で二重拡散型MOSFETを形成する間に付加される熱処理に十分耐えることができる。
【0093】
<第5および第6の実施形態における数値例>
パワーMOSFETのドレイン・ソース間逆方向耐圧を安定に確保するためには、Nピラー領域5/Pピラー領域4/Nピラー領域5の不純物量が等しくバランスがとれていることが理想であるが、前記分離領域内におけるシリコン層20あるいはシリコン膜21に含まれる不純物がピラー領域に拡散された時にピラー領域の不純物量のバランスを崩し、耐圧の劣化をまねくおそれがある。
【0094】
そこで、シリコン層20あるいはシリコン膜21に含まれる不純物量をピラー領域の不純物量の1/10以下にすることにより、ピラー領域の不純物量のバランスの崩れを±10%以内に収めることが可能になり、耐圧の劣化を抑制することができる。
【0095】
<第7の実施形態に係るパワーMOSFET>
第7の実施形態に係るパワーMOSFETは、図15を参照して前述した第5の実施形態のパワーMOSFETにおけるトレンチ分離領域のシリコン層20が、外部から供給されてトレンチ内部に埋め込まれた多孔質シリカに変更されている点が異なり、その他は同じである。
【0096】
このようなパワーMOSFETによれば、トレンチ内部を多孔質シリカで埋め戻しており、多孔質シリカはSiO2 膜に比べて低誘電率であるので、MOSFETのゲート・ドレイン間の低容量化を実現することができ、MOSFETの動作速度の向上を図ることができる。また、多孔質シリカは、トレンチ内面との接触面積が少ないので、シリコン基板にかかる応力を抑制することができる。
【0097】
なお、前記多孔質シリカの相互間に酸化膜系材料を介在させることにより、粒子を安定させることができ、脆弱な粒子間結合に起因するダストの発生を抑制することが可能になる。
【0098】
<第7の実施形態の変形例1に係るパワーMOSFET>
第7の実施形態において、トレンチ内部に酸化膜(図示せず)を介して多孔質シリカが埋め込まれた場合でも、第7の実施形態に準じた効果が得られる。
【0099】
<第7の実施形態の変形例2に係るパワーMOSFET>
第7の実施形態またはその変形例1において、前記多孔質シリカが熱処理によって溶融された酸化物として埋め込まれた場合でも、第7の実施形態に準じた効果が得られる。
【0100】
<第7の実施形態の変形例3に係るパワーMOSFET>
第7の実施形態の変形例3に係るパワーMOSFETは、図15を参照して前述した第5の実施形態のパワーMOSFETにおけるトレンチ分離領域のシリコン層20が、外部から供給されてトレンチ内部に埋め込まれた粒状の物質に変更されている点が異なり、その他は同じである。
【0101】
ここで、粒状の物質は、例えば半導体装置の製造に際して研磨工程で研磨材として用いられるシリカ(Si02 )、チタニア(TiO2 )、ジルコニア(ZrO2 )、アルミナ(AlO2 )、シリコンカーバイト(SiC)のいずれか1つである。
【0102】
このようなパワーMOSFETによれば、トレンチ内部を粒状の物質で埋め戻しており、他の酸化膜やシリコンで空洞の内部が埋め込まれる場合よりも埋め戻しが簡単になり、埋め戻し工程を簡略化することができる。
【0103】
なお、前記粒状の物質の相互間に酸化膜系材料を介在させることにより、粒子を安定させることができ、脆弱な粒子間結合に起因するダストの発生を抑制することが可能になる。
【0104】
<第7の実施形態の変形例4に係るパワーMOSFET>
第7の実施形態の変形例3において、トレンチ内部に酸化膜(図示せず)を介して粒状の物質が埋め込まれた場合でも、第7の実施形態の変形例3に準じた効果が得られる。
【0105】
<第8の実施形態に係るパワーMOSFET>
図17は、本発明の第8の実施形態に係るパワーMOSFETの一部を示す断面図である。
【0106】
図17のパワーMOSFETは、図14を参照して前述した第4の実施形態のパワーMOSFETと比べて、トレンチ分離領域が異なり、その他は同じであるので、図14中と同一部分には同一符号を付してその説明を省略する。
【0107】
図17中のトレンチ分離領域は、トレンチの内面(底面および側面)に、第1の実施形態と同様に酸化膜13と窒化膜14の膜厚比を保ちながらトレンチ内部に空洞を残した状態で形成された第1の酸化膜(熱酸化膜)13および窒化膜14と、外部から供給されて空洞の内部に埋め込まれた粒状の物質23と、トレンチ内部で粒状の物質23および窒化膜14の上面を塞ぐように形成された第2の酸化膜(キャップ絶縁膜)25からなる点が異なる。
【0108】
ここで、粒状の物質23は、前述したようなシリカ(Si02 )、チタニア(TiO2 )、ジルコニア(ZrO2 )、アルミナ(AlO2 )、シリコンカーバイト(SiC)のいずれか1つである。
【0109】
図17のパワーMOSFETによれば、外部から供給された粒状の物質23が空洞の内部に埋め込まれているので、空洞の内部が他の酸化膜やシリコンで埋め込まれる場合に比べて、埋め戻し工程を簡略化することができる。
【0110】
なお、粒状の物質23を埋め戻す前に、トレンチ内に酸化膜13および窒化膜14が存在していても、酸化膜13および窒化膜14の膜厚比が前記したようなシリコン基板にかかる応力を抑制できる範囲であれば良好な特性が得られる。
【0111】
<第8の実施形態の変形例1に係るパワーMOSFET>
第8の実施形態において、トレンチ内部に空洞を残した状態で窒化膜14上にさらにBPSG膜(図示せず)が形成され、この空洞に粒状の物質が埋め込まれた場合でも、第8の実施形態に準じた効果が得られる。
【0112】
<第8の実施形態の変形例2に係るパワーMOSFET>
第8の実施形態の変形例2に係るパワーMOSFETは、図17を参照して前述した第8の実施形態のパワーMOSFETにおける粒状の物質23に代えて多孔質シリカが用いられている点が異なる。
【0113】
このようなパワーMOSFETによれば、外部から供給された多孔質シリカが空洞の内部に埋め込まれており、多孔質シリカはSiO2 膜に比べて低誘電率であるので、MOSFETの低容量化を実現することができる。また、図13のパワーMOSFETのように空洞の内部がBPSG膜の堆積により埋め込まれる場合と比べて、埋め戻し工程を簡略化することができる。
【0114】
なお、多孔質シリカを埋め戻す前に、トレンチ内に酸化膜13および窒化膜14が存在していても、酸化膜13および窒化膜14の膜厚比が前記したようなシリコン基板にかかる応力を抑制できる範囲であれば良好な特性が得られる。
【0115】
<第8の実施形態の変形例3に係るパワーMOSFET>
第8の実施形態において、窒化膜14上にさらにBPSG膜(図示せず)がトレンチ内部に空洞を残した状態で形成され、この空洞に多孔質シリカが埋め込まれた場合でも、第8の実施形態の変形例2に準じた効果が得られる。
【0116】
<第8の実施形態の変形例4に係るパワーMOSFET>
第8の実施形態の変形例2または変形例3において、多孔質シリカが熱処理によって溶融された酸化物として埋め込まれた場合でも、第8の実施形態の変形例2または変形例3に準じた効果が得られる。
【0117】
<分離領域内に窒化膜とBPSG膜を有する実施形態における数値例>
前記各実施形態のうち、分離領域内においてシリコン酸化膜および窒化膜の内側にBPSG膜を有する場合に、窒化膜中における不純物拡散は、シリコン酸化膜中における不純物拡散と比較して極めて遅いので、BPSG膜からの不純物の染み出しは窒化膜中で留まる。
【0118】
例えばシリコン基板上にシリコン酸化膜を介してBPSG膜を堆積して熱拡散を行った場合のシリコン基板表面のボロン濃度、リン濃度と比較して、シリコン基板上にシリコン酸化膜および例えば20nmの厚さの窒化膜を介してBPSG膜を堆積して熱拡散を行った場合のシリコン基板表面のボロン濃度は2/100、リン濃度は4/1000であった。
【0119】
このことから、前記窒化膜の厚さを20nm以上にすることにより、BPSG膜からの不純物の染み出しをブロックし、ピラー領域における不純物量のバランスを保つことができ、パワーMOSFETのドレイン・ソース間逆方向耐圧を安定に確保することが可能になる。
【0120】
なお、本願発明は、上記各実施形態に限定されるものではなく、例えばチャネルタイプはnタイプではなく、pタイプであっても良い。さらにパワーMOSトランジスタとその制御回路や保護回路などの他の回路を同一チップ内に形成しても良い。
【0121】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【0122】
【発明の効果】
上述したように本発明によれば、低オン抵抗化および高耐圧化の両立が可能であり、かつ工程数の大幅な増加を招かずに製造することができるパワーMISFETを備え、基板にかかる応力を抑制し得るトレンチ分離構造を有する半導体装置を実現できるようになる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の製造工程の一部を示す断面図。
【図2】図1の工程に続く工程を示す断面図。
【図3】図2の工程に続く工程を示す断面図。
【図4】図3の工程に続く工程を示す断面図。
【図5】図4の工程に続く工程を示す断面図。
【図6】図5の工程に続く工程を示す断面図。
【図7】図1〜図6に示した工程においてn+ 型ソース拡散層までを形成した段階の断面構造の一例を示す斜視図。
【図8】図1〜図6に示した工程においてn+ 型ソース拡散層までを形成した段階の断面構造の他の例を示す斜視図。
【図9】図6に示した工程の変形例を示す断面図。
【図10】図1〜図6に示した工程により製造された第1の実施形態に係るパワーMOSFETの一部(3つのユニットセル)を示す断面図。
【図11】図10中のトレンチ領域の絶縁物であるSiO2 膜とSiN膜の膜厚比に対するシリコン基板の反り量の一例を示す特性図。
【図12】本発明の第2の実施形態に係るパワーMOSFETの一部を示す断面図。
【図13】本発明の第3の実施形態に係るパワーMOSFETの一部を示す断面図。
【図14】本発明の第4の実施形態に係るパワーMOSFETの一部を示す断面図。
【図15】本発明の第5の実施形態に係るパワーMOSFETの一部を示す断面図。
【図16】本発明の第6の実施形態に係るパワーMOSFETの一部を示す断面図。
【図17】本発明の第8の実施形態に係るパワーMOSFETの一部を示す断面図。
【図18】従来のSuper Junction構造を有するパワーMOSFETの素子部の一部を概略的に示す断面図。
【符号の説明】
1…N++型基板(シリコン基板)、
4…Pピラー領域、
5…Nピラー領域、
7…Pベース領域、
8…N+ ソース領域、
9…ゲート絶縁膜(SiO2 膜)、
10…ゲート電極(ポリシリコンあるいは金属シリサイドあるいは金属)、
13…熱酸化膜(SiO2 膜)、
14…窒化膜(SiN膜)。
Claims (12)
- 複数のパワーMOSFETセルの共通ドレインとなる第1導電型の半導体基板と、
前記半導体基板上に形成された第1導電型の半導体層と、
前記第1導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第2導電型の半導体領域の両側面をそれぞれ第1導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、
前記各ピラー領域における第2導電型の半導体領域の上部表面に形成され、前記第2導電型の半導体領域よりも高不純物濃度を有する第2導電型のベース層と、
前記ベース層の表面に選択的に形成された第1導電型のソース拡散層と、
前記ソース拡散層と前記ピラー領域における第1導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記各ピラー領域の相互間で前記第1導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、
前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれた粒状のシリコン酸化物とを有することを特徴とする半導体装置。 - 前記分離領域は、前記トレンチ内部で前記粒状のシリコン酸化物および窒化膜の上面を塞ぐように形成されたキャップ絶縁膜をさらに有することを特徴とする請求項1記載の半導体装置。
- 前記分離領域は、前記窒化膜上に形成されたBPSG膜をさらに有し、前記粒状のシリコン酸化物は前記BPSG膜が形成されたトレンチ内部に埋め込まれていることを特徴とする請求項1記載の半導体装置。
- 前記熱酸化膜と窒化膜の膜厚比が2:1〜5:1の範囲で形成されていることを特徴とする請求項1記載の半導体装置。
- 複数のパワーMOSFETセルの共通ドレインとなる第1導電型の半導体基板と、
前記半導体基板上に形成された第1導電型の半導体層と、
前記第1導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第2導電型の半導体領域の両側面をそれぞれ第1導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、
前記各ピラー領域における第2導電型の半導体領域の上部表面に形成され、前記第2導電型の半導体領域よりも高不純物濃度を有する第2導電型のベース層と、
前記ベース層の表面に選択的に形成された第1導電型のソース拡散層と、
前記ソース拡散層と前記ピラー領域における第1導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記各ピラー領域の相互間で前記第1導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、
前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれ、チタン、ジルコニウム、アルミニウムのいずれか1つの金属を含む粒状の金属酸化物とを有することを特徴とする半導体装置。 - 前記分離領域は、前記トレンチ内部で前記粒状の金属酸化物および窒化膜の上面を塞ぐように形成されたキャップ絶縁膜をさらに有することを特徴とする請求項5記載の半導体装置。
- 前記分離領域は、前記窒化膜上に形成されたBPSG膜をさらに有し 、前記粒状の金属酸化物は前記BPSG膜が形成されたトレンチ内部に埋め込まれていることを特徴とする請求項5記載の半導体装置。
- 前記熱酸化膜と窒化膜の膜厚比が2:1〜5:1の範囲で形成されていることを特徴とする請求項5記載の半導体装置。
- 複数のパワーMOSFETセルの共通ドレインとなる第1導電型の半導体基板と、
前記半導体基板上に形成された第1導電型の半導体層と、
前記第1導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第2導電型の半導体領域の両側面をそれぞれ第1導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、
前記各ピラー領域における第2導電型の半導体領域の上部表面に形成され、前記第2導電型の半導体領域よりも高不純物濃度を有する第2導電型のベース層と、
前記ベース層の表面に選択的に形成された第1導電型のソース拡散層と、
前記ソース拡散層と前記ピラー領域における第1導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記各ピラー領域の相互間で前記第1導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、
前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれた粒状のシリコンカーバイト(SiC)とを有することを特徴とする半導体装置。 - 前記分離領域は、前記トレンチ内部で前記粒状のシリコンカーバイトおよび窒化膜の上面を塞ぐように形成されたキャップ絶縁膜をさらに有することを特徴とする請求項9記載の半導体装置。
- 前記分離領域は、前記窒化膜上に形成されたBPSG膜をさらに有し、前記粒状のシリコンカーバイトは前記BPSG膜が形成されたトレンチ内部に埋め込まれていることを特徴とする請求項9記載の半導体装置。
- 前記熱酸化膜と窒化膜の膜厚比が2:1〜5:1の範囲で形成されていることを特徴とする請求項9記載の半導体装置。
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