JP6781667B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、たとえば、スーパージャンクション構造を備えた半導体装置に好適に利用できるものである。
パワー系の半導体装置では、ｐｎ接合を周期的に配置することによって低い導通抵抗と高い接合耐圧を得る構造として、スーパージャンクション構造がある。このような半導体装置を開示した特許文献として、たとえば、特許文献１、特許文献２、特許文献３、特許文献４および特許文献５がある。
この種の半導体装置では、半導体素子が配置されている素子形成領域に、比較的深い溝（ディープトレンチ）が形成されて、その溝内に、たとえば、ＣＶＤ（Chemical Vapor Deposition）法によって絶縁膜等が形成される。この深い溝のアスペクト比（溝の深さ／溝の幅）は、およそ７以上とされる。
特開２００２−１６４５４０号公報 特開２００３−３０９２６１号公報 特開２００５−２２８８０６号公報 特開２００５−３０３２５３号公報 特開２０１４−１５４５９６号公報
半導体装置の製造工程においては、半導体素子として、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effective Transistor）を形成する場合には、深い溝に絶縁膜等が形成された後に、注入によるダメージを軽減するために、熱酸化処理を行うことによって保護絶縁膜が形成される。その熱酸化処理に伴って、深い溝に形成された絶縁膜が収縮する傾向がある。絶縁膜が収縮することで、半導体基板は、下に凸になるように反りやすくなる。
特に、スーパージャンクション構造では、素子領域において深い溝が配置されている領域の占める占有面積の割合は、比較的高い（たとえば、３０％程度）。このため、深い溝内に形成された絶縁膜等が収縮することで、半導体基板は、非常に反りやすくなってしまう。半導体基板が反ってしまうと、半導体製造装置内において搬送エラーが発生することがある。また、半導体基板が、ステージ上に確実に吸着されないことがある。さらには、リーク電流の要因の一つになる。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る半導体装置の製造方法は、第１導電型の第１領域と、第１領域に接するように形成された第２導電型の第２領域とが交互に配置され、半導体基板における第１主面と第２主面との間において電流の導通を行う半導体素子を備えた半導体装置の製造方法であって、以下の工程を備えている。半導体基板における第１主面の側に素子領域を規定する。素子領域に、第１主面から第１深さに達するトレンチを形成する。トレンチを介して、第１導電型の第１不純物を導入することによって、第１主面から第１深さよりも深い第２深さにわたり、第１導電型の第１領域を形成する。トレンチを介して、第２導電型の第２不純物を導入することによって、トレンチの側壁面に沿って、第１領域に接するように第２導電型の第２領域を形成する。トレンチを埋め込むように、第１膜および第２膜を含む埋め込み体を形成する。半導体素子を形成する工程は、熱酸化によって、素子領域に位置する半導体基板における第１主面に保護絶縁膜を形成する工程を含む。保護絶縁膜を形成する工程では、熱酸化によって、第１膜は収縮し、第２膜は膨張し、埋め込み体は埋め込み絶縁体となる。保護絶縁膜を形成する工程の後では、第１膜が収縮した状態が維持されるとともに、第２膜が膨張した状態が維持される。
他の実施の形態に係る半導体装置は、第１導電型の第１領域と、第１領域に接するように形成された第２導電型の第２領域とが交互に配置され、半導体基板における第１主面と第２主面との間において電流の導通を行う半導体素子を備えた半導体装置であって、素子領域と埋め込み絶縁体とを備えている。素子領域は、半導体基板の前記第１主面の側に規定され、第１領域および第２領域が配置されている。埋め込み絶縁体は、素子領域に形成され、第２領域に接するように、半導体基板の第１主面から第１深さにわたり形成されている。埋め込み絶縁体は、酸化阻止膜と酸化膜とを備えている。酸化阻止膜は、第２領域に接するように形成され、酸化を阻止する。酸化膜は、酸化阻止膜に接するように形成されている。
一実施の形態に係る半導体装置の製造方法によれば、半導体基板の反りを抑制することができる。
他の実施の形態に係る半導体装置によれば、半導体基板の反りが抑制される。
実施の形態１に係る半導体装置の平面パターンの一例を示す平面図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。 同実施の形態において、ディープトレンチ内に形成された埋め込み絶縁体を示す部分拡大断面図である。 同実施の形態において、半導体装置におけるＭＯＳＦＥＴの等価回路を示す図である。 同実施の形態において、半導体装置の平面レイアウトの第１例を示す部分拡大平面図である。 同実施の形態において、半導体装置の平面レイアウトの第２例を示す部分拡大平面図である。 同実施の形態において、半導体装置の平面レイアウトの第３例を示す部分拡大平面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１３に示す工程におけるディープトレンチ内の構造を示す部分拡大断面図である。 同実施の形態において、図１３および図１４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１８に示す工程におけるディープトレンチ内の構造を示す部分拡大断面図である。 同実施の形態において、図１８および図１９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。 第１比較例に係る半導体装置を示す部分拡大断面図である。 第１比較例に係る半導体装置において、シリコン酸化膜の膜厚とシリコン窒化膜の膜厚との比と、シリコン基板の反り量との関係を示すグラフである。 第２比較例に係る半導体装置を示す部分拡大断面図である。 同実施の形態において、作用効果を説明するためのディープトレンチ内の構造を模式的に示す部分拡大断面図である。 同実施の形態において、作用効果を説明するための半導体装置における空乏層を示す断面図である。 同実施の形態において、変形例に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。 実施の形態２に係る半導体装置の断面図である。 同実施の形態において、ディープトレンチ内に形成された埋め込み絶縁体を示す部分拡大断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図３２に示す工程の後に行われる工程を示す部分拡大断面図である。 同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３４に示す工程におけるディープトレンチ内の構造を示す部分拡大断面図である。 同実施の形態において、作用効果を説明するためのディープトレンチ内の構造を模式的に示す部分拡大断面図である。 実施の形態３に係る半導体装置の断面図である。 同実施の形態において、ディープトレンチ内に形成された埋め込み絶縁体を示す部分拡大断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図３９に示す工程の後に行われる工程を示す部分拡大断面図である。 同実施の形態において、図４０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４１に示す工程におけるディープトレンチ内の構造を示す部分拡大断面図である。 同実施の形態において、作用効果を説明するためのディープトレンチ内の構造を模式的に示す部分拡大断面図である。
実施の形態１
実施の形態１に係る半導体装置について説明する。図１および図２に示すように、半導体装置ＰＳＤでは、半導体基板ＳＵＢの第１主面の側に素子領域ＥＦＲとゲート電極パッドＧＥＰとが規定されている。素子領域ＥＦＲは、分離領域ＩＲによって他の領域（図示せず）と電気的に分離されている。半導体基板ＳＵＢは、ｎ＋型の基板ＢＳＵＢとその基板ＢＳＵＢの表面に形成されたｐ型エピタキシャル層ＰＥＬとを含む。ｐ型エピタキシャル層ＰＥＬの一部は、分離領域ＩＲのｐ型の分離層ＰＩＲとなる。
素子領域ＥＦＲでは、半導体基板ＳＵＢの一方の主面（第１主面）から所定の深さ（第２深さ）にわたり、ｎ型ドリフト層ＮＤＬ（第１領域）が形成されている。ｎ型ドリフト層ＮＤＬには、半導体基板ＳＵＢの一方の主面から所定の深さ（第１深さ）に達するディープトレンチＤＴＣが形成されている。そのディープトレンチＤＴＣ内に、埋め込み絶縁体ＺＯＦが形成されている。後述するように、埋め込み絶縁体ＺＯＦは、ディープトレンチＤＴＣ内にシリコン酸化膜およびポリシリコン膜（いずれも図示せず）が形成された状態で、熱酸化処理を行うことによって形成されている。
その埋め込み絶縁体ＺＯＦに接するように、ｐ型カラム層ＰＣＬ（第２領域）が形成されている。ｐ型カラム層ＰＣＬは、ｎ型ドリフト層ＮＤＬにも接する。ｐ型カラム層ＰＣＬとｎ型ドリフト層ＮＤＬとは、スーパージャンクション構造として、交互に配置されている。
素子領域ＥＦＲには、半導体素子として、たとえば、ＭＯＳＦＥＴが形成されている。ｎ型ドリフト層ＮＤＬには、半導体基板ＳＵＢの一方の主面から所定の深さ（第３深さ）に達するゲートトレンチＴＲＣが形成されている。ゲートトレンチＴＲＣの深さは、ディープトレンチＤＴＣの深さよりも浅い。そのゲートトレンチＴＲＣ内にゲート絶縁膜ＧＩＦを介在させて、ゲート電極ＴＧＥＬが形成されている。ゲート電極ＴＧＥＬは、ゲート電極パッドＧＥＰと電気的に接続されている。
また、ｎ型ドリフト層ＮＤＬには、半導体基板ＳＵＢの一方の主面からゲートトレンチＴＲＣの深さよりも浅い位置にわたって、ｐ型のベース拡散層ＢＤＬが形成されている。ゲート絶縁膜ＧＩＦおよびゲート電極ＴＧＥＬは、ベース拡散層ＢＤＬを貫通して、ｎ型ドリフト層ＮＤＬに達するように形成されている。ゲート電極ＴＧＥＬを覆うように、シリコン窒化膜ＮＰＧが形成されている。ベース拡散層ＢＤＬに、ｎ型のソース拡散層ＳＤＬが形成されている。
半導体基板ＳＵＢの第１主面を覆うように、保護絶縁膜ＴＰＦが形成されている。その保護絶縁膜ＴＰＦに、たとえば、ゲート電極ＴＧＥＬ等を覆うように層間絶縁膜ＩＬＦが形成されている。その層間絶縁膜ＩＬＦを覆うように、ソースアルミニウム電極ＳＥＬが形成されている。ソースアルミニウム電極ＳＥＬは、ソース拡散層ＳＤＬと電気的に接続されている（図示せず）。一方、半導体基板ＳＵＢの他方の主面（第２主面）には、基板ＢＳＵＢに接するように、ドレイン電極ＤＥＬが形成されている。実施の形態１に係る半導体装置ＰＳＤは、上記のように構成される。
次に、埋め込み絶縁体ＺＯＦの構造について説明する。図３に示すように、埋め込み絶縁体ＺＯＦは、シリコン熱酸化膜ＴＳＦ、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜ＳＯＦおよびシリコン酸化膜ＰＯＦによって構成される。埋め込み絶縁体ＺＯＦは、保護絶縁膜ＴＰＦを形成する際の熱酸化処理によって形成されている。
シリコン熱酸化膜ＴＳＦは、その熱酸化処理を行う際に、ディープトレンチＤＴＣの内壁面に位置する半導体基板ＳＵＢ（ｐ型カラムＰＣＬ等）の部分が熱酸化されることによって形成された膜である。ＴＥＯＳ酸化膜ＳＯＦは、ＣＶＤ法によってディープトレンチＤＴＣ内に形成された膜である。シリコン酸化膜ＰＯＦは、ディープトレンチＤＴＣ内に形成されたポリシリコン膜が熱酸化されることによって形成された膜である。
埋め込み絶縁体ＺＯＦが形成されるディープトレンチＤＴＣの幅をＷとし、深さ（長さ）をＬとすると、ディープトレンチＤＴＣ（または埋め込み絶縁体ＺＯＦ）のアスペクト比（Ｌ／Ｗ）は、７以上とされる。後述するように、そのディープトレンチＤＴＣ内に、熱酸化処理によって埋め込み絶縁体ＺＯＦを形成する際に、ＴＥＯＳ酸化膜ＳＯＦは収縮し、ポリシリコン膜が膨張することによって、半導体基板ＳＵＢの反りが抑制される。なお、ディープトレンチＤＴＣのアスペクト比は、一般的な、素子分領域とされるＳＴＩ（Shallow Trench Isolation）のアスペクト比（３以下程度）に比べて十分に大きい。
図４に、ＭＯＳＦＥＴを含む半導体装置の等価回路を示す。ＭＯＳＦＥＴのソースアルミニウム電極ＳＥＬとドレイン電極ＤＥＬとの間には、スーパージャンクション構造に伴うｐ型カラム層ＰＣＬとｎ型ドリフト層ＮＤＬからなるダイオードＤＩＯが接続されている。
次に、ゲート電極ＴＧＥＬ（ゲートトレンチＴＲＣ）および埋め込み絶縁体ＺＯＦ（ディープトレンチＤＴＣ）等の配置パターンのバリエーションについて説明する。
図５では、ゲート電極ＴＧＥＬとソース拡散層ＳＤＬとがストライプ状に配置され、埋め込み絶縁体ＺＯＦがドット状に配置されたパターンの例が示されている。埋め込み絶縁体ＺＯＦの横方向（Ｘ方向）のピッチと、埋め込み絶縁体ＺＯＦの縦方向（Ｙ方向）のピッチとは同じピッチＰ１に設定されている。また、埋め込み絶縁体ＺＯＦの平面形状は、たとえば、１辺の長さＳ１とする正方形状とされる。
ここで、ピッチＰ１を、たとえば、２．４μｍ、埋め込み絶縁体ＺＯＦ（ディープトレンチＤＴＣ）の長さＳ１を０．８μｍとする。単位面積（ピッチＰ１×ピッチＰ１）において、埋め込み絶縁体ＺＯＦ（ディープトレンチＤＴＣ）が配置されている占有面積の割合は、約１１％になる。
図６では、ゲート電極ＴＧＥＬとソース拡散層ＳＤＬとがストライプ状に配置され、埋め込み絶縁体ＺＯＦがストライプ状に配置されたパターンの例が示されている。埋め込み絶縁体ＺＯＦのピッチ（Ｘ方向）はピッチＰ１に設定されている。埋め込み絶縁体ＺＯＦの幅は、長さＳ１に設定されている。
ここで、ピッチＰ１を、２．４μｍ、埋め込み絶縁体ＺＯＦ（ディープトレンチＤＴＣ）の長さＳ１を０．８μｍとする。単位面積（ピッチＰ１×ピッチＰ１）において、埋め込み絶縁体ＺＯＦ（ディープトレンチＤＴＣ）が配置されている占有面積の割合は、約３０％になる。
図７では、ゲート電極ＴＧＥＬとソース拡散層ＳＤＬとがメッシュ状に配置され、埋め込み絶縁体ＺＯＦがドット状に配置されたパターンの例が示されている。図５に示さパターンと同様に、埋め込み絶縁体ＺＯＦの横方向（Ｘ方向）のピッチと、埋め込み絶縁体ＺＯＦの縦方向（Ｙ方向）のピッチとは同じピッチＰ１に設定されている。
ここで、単位面積（ピッチＰ１×ピッチＰ１）において、埋め込み絶縁体ＺＯＦ（ディープトレンチＤＴＣ）が配置されている占有面積の割合は、図５の場合と同様に、約１１％になる。
スーパージャンクション構造では、上述のように、単位面積（ピッチＰ１×ピッチＰ１）において、埋め込み絶縁体ＺＯＦ（ディープトレンチＤＴＣ）が配置されている占有面積の割合は、約１０％以上である。この割合は、一般的な、素子分離絶縁膜が配置されている素子分離領域の占有面積の対応する割合と比べると十分に大きく、スーパージャンクション構造の特徴とされる。
なお、この割合は、素子領域ＥＦＲにおいて、個々の埋め込み絶縁体ＺＯＦ（ディープトレンチＤＴＣ）が配置されている占有面積を合せた合計の占有面積の割合に対応する。また、ドット状に配置される埋め込み絶縁体ＺＯＦ（ディープトレンチＤＴＣ）の平面形状としては、ほぼ正方形の場合を例に挙げたが、正方形の他に、たとえば、長方形、八角形または円形等であってもよい。
次に、上述した半導体装置の製造方法の一例について説明する。まず、図８に示すように、ｎ＋型基板ＢＳＵＢの表面に、エピタキシャル成長法によって、ｐ型エピタキシャル層ＰＥＬが形成される。ｐ型エピタキシャル層ＰＥＬの一部は、ｐ＋型の分離層ＰＩＲ（図２参照）となる。
次に、ｐ型エピタキシャル層ＰＥＬ（半導体基板ＳＵＢ）に規定される素子領域ＥＦＲに、ｐ型エピタキシャル層ＰＥＬの表面から所定の深さのゲートトレンチ（図示せず）が形成される。次に、熱酸化処理を行うことによって、ゲートトレンチ内に露出したｐ型エピタキシャル層ＰＥＬの部分を含むｐ型エピタキシャル層ＰＥＬの表面に、シリコン酸化膜（図示せず）が形成される。次に、ゲートトレンチ内を充填するように、ポリシリコン膜（図示せず）が形成される。
次に、ｐ型エピタキシャル層ＰＥＬの上面上に位置するシリコン酸化膜の部分およびポリシリコン膜の部分が除去される。これにより、図９に示すように、ゲートトレンチＴＲＣ内に残されたシリコン酸化膜の部分がゲート絶縁膜ＧＩＦとして形成される。また、ゲートトレンチＴＲＣ内に残されたポリシリコン膜の部分が、ゲート電極ＴＧＥＬとして形成される。
次に、熱酸処理を行うことにより、ｐ型エピタキシャル層ＰＥＬの表面に、保護絶縁膜ＩＰＦ（図１０参照）が形成される。次に、所定の写真製版処理とエッチング処理を行うことにより、素子領域ＥＦＲにディープトレンチＤＴＣ（図１０参照）が形成される。ディープトレンチＤＴＣは、幅Ｗ（図３参照）に対応する幅を有し、ｐ型エピタキシャル層ＰＥＬ（半導体基板ＳＵＢ）の表面から、所定の深さＬ（図３参照）に対応する深さに達するように形成される。
次に、保護絶縁膜ＩＰＦおよびディープトレンチＤＴＣを介して、ｎ型の不純物が斜め注入される。このとき、分離領域ＩＲは、フォトレジスト（図示せず）によって覆われている。フォトレジストを除去した後、図１０に示すように、熱処理を行うことによって、素子領域ＥＦＲにｎ型ドリフト層ＮＤＬが形成される。なお、フォトレジストの他に、たとえば、ｎ型の不純物を透過させない程度の厚い絶縁膜を形成してもよい。
次に、保護絶縁膜ＩＰＦおよびディープトレンチＤＴＣを介して、ｐ型の不純物が斜め注入される。このとき、分離領域ＩＲは、フォトレジスト（図示せず）によって覆われている。フォトレジストを除去した後、図１１に示すように、熱処理を行うことによって、ディープトレンチＤＴＣの側壁面に沿って、ｐ型カラム層ＰＣＬが形成される。ｐ型カラム層ＰＣＬは、ディープトレンチＤＴＣの側壁面からほぼ一定の距離までのｎ型ドリフト層ＮＤＬの部分に形成される。なお、フォトレジストの他に、たとえば、ｐ型の不純物を透過させない程度の厚い絶縁膜を形成してもよい。
次に、図１２に示すように、ＣＶＤ法によって、たとえば、ＴＥＯＳ酸化膜ＳＯＦが形成される。ＴＥＯＳ酸化膜ＳＯＦは、ディープトレンチＤＴＣの側壁面（ｐ型カラム層ＰＣＬ）を含む内壁面に接するように形成される。後述するように、ＴＥＯＳ酸化膜ＳＯＦは、熱酸化処理によって収縮する性質を有する。
次に、図１３に示すように、ＣＶＤ法によって、ポリシリコン膜ＰＳＦが形成される。このとき、図１４に示すように、ポリシリコン膜ＰＳＦは、ディープトレンチＤＴＣを埋め込む態様で、ＴＥＯＳ酸化膜ＳＯＦに接するように形成される。後述するように、ポリシリコン膜ＰＳＦは、熱酸化処理によって膨張する性質を有する。
次に、図１５に示すように、たとえば、化学的機械研磨処理（ＣＭＰ：Chemical Mechanical Polishing）を行うことによって、半導体基板ＳＵＢ（ｎ型ドリフト層ＮＤＬ等）の上面上に位置するポリシリコン膜ＰＳＦ、ＴＥＯＳ酸化膜ＳＯＦおよび保護絶縁膜ＩＰＦの部分が除去される。
次に、図１６に示すように、たとえば、ＣＶＤ法によって、半導体基板ＳＵＢ（ｎ型ドリフト層ＮＤＬ等）の上面を覆うように、シリコン窒化膜ＮＰＧが形成される。後述するように、シリコン窒化膜ＮＰＧは、熱酸化処理によって、ゲート電極ＴＧＥＬが酸化されるのを阻止する機能を有する。次に、図１７に示すように、所定の写真製版処理およびエッチング処理を行うことにより、ゲート電極ＴＧＥＬを覆う部分を残して、シリコン窒化膜ＮＰＧが除去される。
次に、図１８に示すように、たとえば、９００℃程度のウェット雰囲気中において、熱酸化処理を行うことにより、露出した半導体基板ＳＵＢ（ｎ型ドリフト層ＮＤＬ等）の表面が酸化されて、保護絶縁膜ＴＰＦが形成される。保護絶縁膜ＴＰＦは、イオン注入を行う際のダメージを抑制する機能を有する。
このとき、図１９に示すように、ディープトレンチＤＴＣ内に埋め込み絶縁体ＺＯＦが形成される。ディープトレンチＤＴＣ内では、熱酸化処理によって、ＴＥＯＳ酸化膜ＳＯＦは収縮する。ポリシリコン膜ＰＳＦは酸化されて、シリコン酸化膜ＰＯＦが形成される。ポリシリコン膜ＰＳＦが酸化される際には膨張する。
また、熱酸化処理によって、ＴＥＯＳ酸化膜ＳＯＦに接している半導体基板ＳＵＢ（ｐ型カラム層ＰＣＬ）の部分から酸化が進行して、シリコン熱酸化膜ＴＳＦが形成される。シリコン熱酸化膜ＴＳＦは、ディープトレンチＤＴＣの内壁面（半導体基板ＳＵＢ）から、ｐ型カラム層ＰＣＬへ向かって酸化される部分と、ＴＥＯＳ酸化膜ＳＯＦへ向かって成長する部分とを含む。
ここで、ＴＥＯＳ酸化膜ＳＯＦが収縮する分が、ポリシリコン膜ＰＳＦが酸化される際に膨張する分と、シリコン熱酸化膜ＴＳＦがＴＥＯＳ酸化膜ＳＯＦへ向かって成長する部分とによって、相殺されるように、ＴＥＯＳ酸化膜ＳＯＦの膜厚とポリシリコン膜ＰＳＦの膜厚とが設定されている。こうして、図１９に示すように、ディープトレンチＤＴＣ内に、埋め込み絶縁体ＺＯＦが形成される。
一方、ゲート電極ＴＧＥＬでは、ゲート電極ＴＧＥＬはシリコン窒化膜ＮＰＧによって覆われているため、ゲートトレンチＴＲＣ内のｎ型ドリフト層ＮＤＬの部分およびゲート電極ＴＧＥＬのポリシリコン膜の部分の酸化が阻止される。
次に、所定の写真製版処理を行うことにより、ベース拡散層が形成される領域を露出するフォトレジストパターン（図示せず）が形成される。そのフォトレジストマスクを注入マスクとして、保護絶縁膜ＴＰＦを介してｐ型の不純物を注入することにより、ｐ型のベース拡散層ＢＤＬが形成される（図２０参照）。このとき、保護絶縁膜ＴＰＦによって注入のダメージが抑制される。その後、フォトレジストパターンが除去される。
次に、所定の写真製版処理を行うことにより、ソース拡散層が形成される領域を露出するフォトレジストパターン（図示せず）が形成される。そのフォトレジストマスクを注入マスクとして、保護絶縁膜ＴＰＦを介してｎ型の不純物を注入することにより、ｎ型のソース拡散層ＳＤＬが形成される（図２０参照）。このとき、保護絶縁膜ＴＰＦによって注入のダメージが抑制される。その後、フォトレジストパターンが除去される。
こうして、図２０に示すように、ベース拡散層ＢＤＬは、半導体基板ＳＵＢ（ｎ型ドリフト層ＮＤＬ）の表面から、ゲートトレンチＴＲＣの底よりも浅い位置にわたり形成される。また、ソース拡散層ＳＤＬは、ベース拡散層ＢＤＬの表面から、ベース拡散層ＢＤＬの底よりも浅い位置にわたり形成される。この時点で、ゲート電極ＴＧＥＬ等が形成されたゲートトレンチＴＲＣは、そのベース拡散層ＢＤＬとソース拡散層ＳＤＬとを貫通して、ｎ型ドリフト層ＮＤＬに達するように位置する。
次に、半導体基板ＳＵＢ（保護絶縁膜ＴＰＦ）を覆うように、層間絶縁膜となる絶縁膜（図示せず）が形成される。その絶縁膜に、所定の写真製版処理およびエッチング処理を行うことにより、層間絶縁膜ＩＬＦが形成される（図２１参照）。図２１に示すように、層間絶縁膜ＩＬＦは、ゲート電極ＴＧＥＬおよび埋め込み絶縁体ＺＯＦの一部等を覆うように形成される。
次に、図２１に示すように、たとえば、スパッタ法等によって、ソースアルミニウム電極ＳＥＬが形成される。なお、図２１では、ソースアルミニウム電極ＳＥＬとソース拡散層ＳＤＬとの間に、保護絶縁膜ＴＰＦが位置しているが、ソースアルミニウム電極ＳＥＬは、ソース拡散層ＳＤＬと電気的に接続されている。次に、半導体基板ＳＵＢの裏面（第２主面）に、たとえば、スパッタ法によって、ドレイン電極ＤＥＬが形成される。こうして、半導体装置ＰＳＤの主要部分が完成する。
上述した半導体装置ＰＳＤでは、ディープトレンチＤＴＣ内に埋め込み絶縁体ＺＯＦを形成する際に、半導体基板ＳＵＢが反ってしまうのを抑制することができる。また、埋め込み絶縁体ＺＯＦが形成された後においても、半導体基板ＳＵＢが反ってしまうのを抑制することができる。このことについて、深いトレンチを埋め込む際の半導体基板の反りを抑制する比較例に係る半導体装置と比較して説明する。
まず、第１比較例に係る半導体装置について説明する。図２２に示すように、第１比較例では、シリコン基板ＣＳＵＢの表面に、エピタキシャル層ＣＮＥが形成されている。そのエピタキシャル層ＣＮＥに、シリコン基板ＣＳＵＢに達するトレンチＣＤＴが形成される。そのトレンチＣＤＴ内に、シリコン酸化膜ＣＳＯとシリコン窒化膜ＣＳＮとが形成される。
このとき、図２３に示すように、シリコン酸化膜ＣＳＯの膜厚とシリコン窒化膜ＣＳＮの膜厚との膜厚比を調整することによって、シリコン酸化膜ＣＳＯの応力がシリコン窒化膜ＣＳＮによって緩和されて、シリコン基板（シリコン基板ＣＳＵＢおよびエピタキシャル層ＣＮＥ）の反りが抑制されることになる。
この埋め込み手法において、熱処理が行われている状態では、シリコン酸化膜ＣＳＯは収縮する一方、シリコン窒化膜ＣＳＮは膨張して、シリコン基板の反りが抑制される。ところが、熱処理が終了した後では、収縮したシリコン酸化膜ＣＳＯは収縮した状態が維持される一方、膨張したシリコン窒化膜ＣＳＮは収縮し、元の状態に戻ってしまう。このため、熱酸化処理後にシリコン基板が反ってしまうおそれがある。さらに、シリコン基板の反りが、リーク電流の要因の一つにもなる。
次に、第２比較例に係る半導体装置について説明する。第２比較例では、シリコン基板ＣＳＵＢの表面にエピタキシャル層ＣＮＥが形成されている。そのエピタキシャル層ＣＮＥに、シリコン基板ＣＳＵＢに達するトレンチＣＤＴが形成される。そのトレンチＣＤＴ内に、シリコン酸化膜ＣＳＯとポリシリコン膜ＣＰＳとが形成される。
この埋め込み手法では、ポリシリコン膜ＣＰＳの熱膨張係数と半導体基板（シリコン基板ＣＳＵＢおよびエピタキシャル層ＣＮＥ）の熱膨張係数とが等しいことで、熱処理が行われた際に、半導体基板の反りが抑制されることになる。
ところが、この埋め込み手法では、ポリシリコン膜が導電性であるために、ポリシリコン膜の電位が、ソース電位とドレイン電位との間の一定の電位に固定されてしまう。このため、スーパージャンクション構造としては、ディープトレンチの側方に位置する半導体層（カラム層）の深さ方向の電界強度の分布が不均一になってしまい、耐圧を確保できなおそれある。また、ポリシリコン膜ＣＰＳと半導体層との間に位置するシリコン酸化膜ＣＳＯの膜厚が薄い場合には、絶縁破壊が生じるおそれがある。
比較例に対して、実施の形態１に係る半導体装置では、ディープトレンチＤＴＣ内には、ＣＶＤ法によって、ＴＥＯＳ酸化膜ＳＯＦが形成され、さらに、そのＴＥＯＳ酸化膜ＳＯＦを覆うように、ポリシリコン膜ＰＳＦが形成される。その後、注入ダメージを抑制する保護絶縁膜ＴＰＦを形成するための熱酸化処理が行われる。
このとき、図２５に示すように、９００℃程度のウェット雰囲気中において、熱酸化処理を行うことによって、ディープトレンチＤＴＣ内では、ＴＥＯＳ酸化膜ＳＯＦは収縮する（矢印参照）。ポリシリコン膜ＰＳＦは酸化されて、シリコン酸化膜ＰＯＦが形成される。ポリシリコン膜ＰＳＦが酸化される際には膨張する（矢印参照）。
また、熱酸化処理によって、ＴＥＯＳ酸化膜ＳＯＦに接している半導体基板ＳＵＢ（ｐ型カラム層ＰＣＬ）の部分から酸化が進行し、シリコン熱酸化膜ＴＳＦが形成される。シリコン熱酸化膜ＴＳＦは、ディープトレンチＤＴＣの内壁面（半導体基板ＳＵＢ）から、ｐ型カラム層ＰＣＬへ向かって酸化される部分と、ＴＥＯＳ酸化膜ＳＯＦへ向かって成長する部分とを含む。
ここで、ディープトレンチＤＴＣの幅を、たとえば、約０．８μｍ（８００ｎｍ）とすると、ポリシリコン膜ＰＳＦの膜厚は、約２０ｎｍ程度とされる。そのポリシリコン膜ＰＳＦが酸化されると、シリコン酸化膜ＰＯＦの膜厚は約４５ｎｍ程度に膨張する。
ディープトレンチＤＴＣの幅に対して、熱酸化処理によるポリシリコン膜ＰＳＦの膨張分と、ＴＥＯＳ酸化膜ＳＯＦの収縮分と、シリコン熱酸化膜ＴＳＦの成長分とを考慮して、熱酸化処理後に、ディープトレンチＤＴＣ内に埋め込み絶縁体ＺＯＦが完全に埋め込まれるように、ＴＥＯＳ酸化膜ＳＯＦの膜厚とポリシリコン膜ＰＳＦの膜厚が設定される。
これにより、ＴＥＯＳ酸化膜ＳＯＦが収縮する分が、ポリシリコン膜ＰＳＦが酸化される際に膨張する分と、シリコン熱酸化膜ＴＳＦがＴＥＯＳ酸化膜ＳＯＦへ向かって成長する部分とによって、相殺されることになる。その結果、半導体基板ＳＵＢが反ってしまうのを抑制することができる。
特に、スーパージャンクション構造では、素子領域ＥＦＲの面積に対する埋め込み絶縁体ＺＯＦの占有面積の割合が、素子分離領域の対応する割合と比べて大きく、１０％以上とされる。このため、そのような割合をもって形成されたディープトレンチＤＴＣ内に、たとえば、ＴＥＯＳ酸化膜ＳＯＦだけが形成された場合には、ＴＥＯＳ酸化膜ＳＯＦが収縮すると、半導体基板ＳＵＢは、容易に反ってしまうことになる。
上述した半導体装置の埋め込み手法では、そのＴＥＯＳ酸化膜ＳＯＦの収縮分が、ポリシリコン膜ＰＳＦが酸化される際に膨張する分等によって相殺される。これにより、半導体基板ＳＵＢの反りを確実に抑制することができる。
一方、素子領域ＥＦＲの面積に対する埋め込み絶縁体ＺＯＦの占有面積の割合が１０％よりも低い場合には、ＴＥＯＳ酸化膜ＳＯＦの収縮によって半導体基板ＳＵＢが反ってしまうおそれは低くなるため、ポリシリコン膜を形成する必要性は低くなると考えられる。
また、この埋め込み手法では、熱酸化処理後においては、ＴＥＯＳ酸化膜ＳＯＦは、収縮した状態が維持され、シリコン酸化膜ＰＯＦは、膨張した状態が維持される。すなわち、熱酸化処理によって、ＴＥＯＳ酸化膜ＳＯＦは、非可逆な収縮を行い、ポリシリコン膜ＰＳＦ（シリコン酸化膜ＰＯＦ）は、非可逆な膨張を行う。これにより、熱酸化処理を行った後においても、半導体基板ＳＵＢが反ってしまうのを抑制することができる。
半導体基板ＳＵＢの反りが抑制されることで、半導体製造装置内において搬送エラーが発生するのを抑えることができる。また、半導体基板ＳＵＢを、ステージ上に確実に吸着させることができる。さらには、半導体基板ＳＵＢの反りに起因するリーク電流を低減することができる。
なお、図１４に示す工程では、ポリシリコン膜ＰＳＦが形成された状態で、ディープトレンチＤＴＣ内が完全に埋め込まれた状態が示されている。熱酸化処理後に、ディープトレンチＤＴＣ内に埋め込み絶縁体ＺＯＦが完全に埋め込まれた状態になるのであれば、ポリシリコン膜ＰＳＦが形成された状態で、ディープトレンチＤＴＣ内に隙間があってもよい。
また、熱酸化処理によって、ポリシリコン膜ＰＳＦが酸化されてシリコン酸化膜ＰＯＦが形成されることで、ディープトレンチＤＴＣ内に形成される埋め込み絶縁体は、すべて絶縁膜（シリコン熱酸化膜ＴＳＦ、ＴＥＯＳ酸化膜ＳＯＦ、シリコン酸化膜ＰＯＦ）から構成されることになる。
このため、スーパージャンクション構造として、ディープトレンチＤＴＣの側方に位置するｐ型カラム層ＰＣＬ等の部分の深さ方向の電界強度の分布が均一になる。これにより、図２６に示すように、半導体装置ＰＳＤがオフ状態では、空乏層ＤＰＬが、埋め込み絶縁体ＺＯＦの深さに相当する長さに確実に延びることになる。その結果、半導体装置ＰＳＤとしての耐圧を安定させることができる。
（変形例）
上述した半導体装置ＰＳＤでは、ゲート電極ＴＧＥＬを覆うシリコン窒化膜ＮＰＧを残す場合について説明した（図２参照）。このシリコン窒化膜ＮＰＧは、必要に応じて除去するようにしてもよい。ここでは、変形例として、製造工程の途中において、シリコン窒化膜ＮＰＧを除去する場合について説明する。なお、図２等に示す半導体装置ＰＳＤの構成と同一部材については同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
図８〜図２０に示す工程を経た後、図２７に示すように、所定の写真製版処理を行うことによって、シリコン窒化膜ＮＰＧが形成されている領域を露出し、他の領域を覆うフォトレジストパターンＰＲ１が形成される。次に、そのフォトレジストパターンＰＲ１をエッチングマスクとしてエッチング処理を行うことにより、シリコン窒化膜ＮＰＧが除去される。図２８に示すように、シリコン窒化膜ＮＰＧが除去されることで、ゲート電極ＴＧＥＬが露出する。その後、図２１に示す工程と同様の工程を経て、図２９に示すように、半導体装置ＰＳＤの主要部分が完成する。
変形例に係る半導体装置ＰＳＤでは、埋め込み絶縁体ＺＯＦが形成された後に、ゲート電極ＴＧＥＬを覆うシリコン窒化膜ＮＰＧが除去されるだけで、埋め込み絶縁体ＺＯＦが影響を受けることはない。このため、上述した半導体基板ＳＵＢの反り等が抑制される効果が損なわれることはない。
実施の形態２
実施の形態２に係る半導体装置について説明する。図３０に示すように、素子領域ＥＦＲにおけるｎ型ドリフト層ＮＤＬには、半導体基板ＳＵＢの一方の主面から所定の深さ（第１深さ）に達するディープトレンチＤＴＣが形成されている。そのディープトレンチＤＴＣ内に、埋め込み絶縁体ＺＯＦが形成されている。埋め込み絶縁体ＺＯＦは、ディープトレンチＤＴＣ内にシリコン窒化膜、シリコン酸化膜およびポリシリコン膜（図示せず）が形成された状態で、熱酸化処理を行うことによって形成されている。
図３１に示すように、埋め込み絶縁体ＺＯＦは、シリコン窒化膜ＳＮＦ、ＴＥＯＳ酸化膜ＳＯＦおよびシリコン酸化膜ＰＯＦによって構成される。シリコン酸化膜ＰＯＦは、ディープトレンチＤＴＣ内に形成されたポリシリコン膜が熱酸化されることによって形成された膜である。シリコン窒化膜ＳＮＦは、ディープトレンチＤＴＣの内壁面に接するように形成された膜である。
なお、これ以外の構成については、図２および図３に示す半導体装置ＰＳＤの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述した半導体装置の製造方法の一例について説明する。まず、図８〜図１１に示す工程と同様の工程を経て、図３２に示すように、ディープトレンチＤＴＣの側壁面に沿って、ｐ型カラム層ＰＣＬが形成される。
次に、ＣＶＤ法によって、シリコン窒化膜ＳＮＦが形成される（図３３参照）。シリコン窒化膜ＳＮＦは、ディープトレンチＤＴＣの側壁面（ｐ型カラム層ＰＣＬ）を含む内壁面等に接するように形成される。シリコン窒化膜ＳＮＦは、熱酸化を阻止する機能を有する。シリコン窒化膜ＳＮＦの膜厚は、たとえば、約１０ｎｍ程度である。
次に、ＣＶＤ法によって、ＴＥＯＳ酸化膜ＳＯＦが形成される（図３３参照）。ＴＥＯＳ酸化膜ＳＯＦは、シリコン窒化膜ＳＮＦに接するように形成される。前述したように、ＴＥＯＳ酸化膜ＳＯＦは、熱処理によって収縮する性質を有する。
次に、ＣＶＤ法によって、ポリシリコン膜ＰＳＦが形成される（図３３参照）。ポリシリコン膜ＰＳＦは、ディープトレンチＤＴＣを埋め込む態様で、ＴＥＯＳ酸化膜ＳＯＦに接するように形成される。前述したように、ポリシリコン膜ＰＳＦは、熱処理によって膨張する性質を有する。
こうして、図３３に示すように、ディープトレンチＤＴＣ内に、シリコン窒化膜ＳＮＦ、ＴＥＯＳ酸化膜ＳＯＦおよびポリシリコン膜ＰＳＦが埋め込まれる。次に、図１５〜図１７に示す工程と同様の工程を経た後、図３４に示すように、９００℃程度のウェット雰囲気中において、熱酸化処理を行うことにより、露出した半導体基板ＳＵＢ（ｎ型ドリフト層ＮＤＬ等）の表面が酸化されて、保護絶縁膜ＴＰＦが形成される。前述したように、保護絶縁膜ＴＰＦは、イオン注入を行う際のダメージを抑制する機能を有する。
このとき、ディープトレンチＤＴＣ内では、特に、ディープトレンチＤＴＣの側壁面（ｐ型カラム層ＰＣＬ）を含む内壁面がシリコン窒化膜ＳＮＦによって覆われている。このため、熱酸化処理によって、そのディープトレンチＤＴＣの側壁面（ｐ型カラム層ＰＣＬ）等の部分から酸化が進行することはない。
熱酸化処理によって、ＴＥＯＳ酸化膜ＳＯＦは収縮する。ポリシリコン膜ＰＳＦは酸化されて、シリコン酸化膜ＰＯＦが形成される。ポリシリコン膜ＰＳＦが酸化される際には膨張する。こうして、図３５に示すように、ディープトレンチＤＴＣ内に、埋め込み絶縁体ＺＯＦが形成される。その後、図２０および図２１に示す工程と同様の工程を経て、半導体装置の主要部分が完成する（図３０参照）。
上述した半導体装置ＰＳＤでは、ディープトレンチＤＴＣの内壁面を覆うように、シリコン窒化膜ＳＮＦが形成されている。このため、保護絶縁膜ＴＰＦを形成する際の熱酸化処理（９００℃程度、ウェット雰囲気中）を行う際に、ディープトレンチＤＴＣの内壁面に位置するｐ型カラム層ＰＣＬ（半導体基板ＳＵＢ）が酸化されてしまうのを阻止することができる。
これにより、熱酸化膜が形成されるのが阻止されて、ｐ型カラム層ＰＣＬの不純物濃度（不純物量）が減少するのを抑制することができる。ｐ型カラム層ＰＣＬの不純物濃度（不純物量）が減少するのが抑制されることで、スーパージャンクション構造における、ｐ型カラム層ＰＣＬとｎ型ドリフト層ＮＤＬとの不純物濃度比が変化し、耐圧が低下してしまうのを抑制することができる。
そして、その熱酸化処理の際には、図３６に示すように、ディープトレンチＤＴＣ内では、ＴＥＯＳ酸化膜ＳＯＦは収縮する（矢印参照）。ポリシリコン膜ＰＳＦは酸化されて、シリコン酸化膜ＰＯＦが形成される。ポリシリコン膜ＰＳＦが酸化される際には膨張する（矢印参照）。
ここで、ディープトレンチＤＴＣの幅に対して、熱酸化によるポリシリコン膜ＰＳＦの膨張分と、ＴＥＯＳ酸化膜ＳＯＦの収縮分とを考慮して、熱酸化処理後に、ディープトレンチＤＴＣ内に埋め込み絶縁体ＺＯＦが完全に埋め込まれるように、シリコン窒化膜ＳＮＦの膜厚、ＴＥＯＳ酸化膜ＳＯＦの膜厚およびポリシリコン膜ＰＳＦの膜厚が設定されている。
これにより、前述した半導体装置と同様に、ＴＥＯＳ酸化膜ＳＯＦが収縮する分が、ポリシリコン膜ＰＳＦが酸化される際に膨張する分によって、相殺されることになる。その結果、ｐ型カラム層ＰＣＬの不純物濃度（不純物量）を減少させることなく、半導体基板ＳＵＢが反ってしまうのを抑制することができる。すなわち、スーパージャンクション構造における、ｐ型カラム層ＰＣＬとｎ型ドリフト層ＮＤＬとの不純物濃度比が変化することに起因する耐圧の低下を生じさせることなく、半導体基板ＳＵＢの反りを抑制することができる。
また、前述したように、熱酸化処理によって、ＴＥＯＳ酸化膜ＳＯＦは、非可逆な収縮を行い、ポリシリコン膜ＰＳＦ（シリコン酸化膜ＰＯＦ）は、非可逆な膨張を行う。これにより、熱酸化処理を行った後においても、半導体基板ＳＵＢが反ってしまうのを抑制することができる。
上述した半導体装置は、ｐ型カラム層ＰＣＬの不純物濃度が比較的低い値に設定されている場合に好適とされる。すなわち、ドレイン耐圧が比較的高く、埋め込み絶縁体ＺＯＦの長さ（ディープトレンチＤＴＣの深さ）として、比較的長い半導体装置に効果を発揮する。より具体的には、埋め込み絶縁体ＺＯＦの長さ（ディープトレンチＤＴＣの深さ）は、たとえば、６μｍ以上、溝幅は０．７μｍ以上、ドレイン耐圧はおよそ８０Ｖ以上の半導体装置に好適である。
ディープトレンチＤＴＣの深さが深くなるほど、シリコン窒化膜ＳＮＦ、ＴＥＯＳ酸化膜ＳＯＦおよびポリシリコン膜ＰＳＦの埋め込みが難しくなるため、ディープトレンチＤＴＣの幅も拡げる必要がある。ディープトレンチＤＴＣのアスペクト比（深さＬ／幅Ｗ、図３１参照）としては、７以上であることが好ましい。
実施の形態３
実施の形態３に係る半導体装置について説明する。図３７に示すように、素子領域ＥＦＲにおけるｎ型ドリフト層ＮＤＬには、半導体基板ＳＵＢの一方の主面から所定の深さ（第１深さ）に達するディープトレンチＤＴＣが形成されている。そのディープトレンチＤＴＣ内に、埋め込み絶縁体ＺＯＦが形成されている。埋め込み絶縁体ＺＯＦは、ディープトレンチＤＴＣ内にシリコン窒化膜、シリコン酸化膜およびポリシリコン膜（図示せず）が形成された状態で、熱酸化処理を行うことによって形成されている。
図３８に示すように、埋め込み絶縁体ＺＯＦは、シリコン窒化膜ＳＮＦ、シリコン酸化膜ＰＯＦおよびＴＥＯＳ酸化膜ＳＯＦによって構成される。シリコン酸化膜ＰＯＦは、ディープトレンチＤＴＣ内に形成されたポリシリコン膜が熱酸化されることによって形成された膜である。シリコン窒化膜ＳＮＦは、ディープトレンチＤＴＣの内壁面に接するように形成された膜である。
なお、これ以外の構成については、図２および図３に示す半導体装置ＰＳＤの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述した半導体装置の製造方法の一例について説明する。まず、図８〜図１１に示す工程と同様の工程を経て、図３９に示すように、ディープトレンチＤＴＣの側壁面に沿って、ｐ型カラム層ＰＣＬが形成される。
次に、ＣＶＤ法によって、熱酸化を阻止する機能を有するシリコン窒化膜ＳＮＦ（膜厚１０ｎｍ程度）が形成される（図４０参照）。シリコン窒化膜ＳＮＦは、ディープトレンチＤＴＣの側壁面（ｐ型カラム層ＰＣＬ）を含む内壁面に接するように形成される。
次に、ＣＶＤ法によって、ポリシリコン膜ＰＳＦが形成される（図４０参照）。ポリシリコン膜ＰＳＦは、シリコン窒化膜ＳＮＦに接するように形成される。前述したように、ポリシリコン膜ＰＳＦは、熱処理によって膨張する性質を有する。
次に、ＣＶＤ法によって、ＴＥＯＳ酸化膜ＳＯＦが形成される（図４０参照）。ＴＥＯＳ酸化膜ＳＯＦは、ディープトレンチＤＴＣを埋め込む態様で、シリコン窒化膜ＳＮＦに接するように形成される。前述したように、ＴＥＯＳ酸化膜ＳＯＦは、熱処理によって収縮する性質を有する。
こうして、図４０に示すように、ディープトレンチＤＴＣ内に、シリコン窒化膜ＳＮＦ、ポリシリコン膜ＰＳＦおよびＴＥＯＳ酸化膜ＳＯＦが埋め込まれる。次に、図１５〜図１７に示す工程と同様の工程を経た後、図４１に示すように、９００℃程度のウェット雰囲気中において、熱酸化処理を行うことにより、露出した半導体基板ＳＵＢ（ｎ型ドリフト層ＮＤＬ等）の表面が酸化されて、保護絶縁膜ＴＰＦが形成される。前述したように、保護絶縁膜ＴＰＦは、イオン注入を行う際のダメージを抑制する機能を有する。
このとき、ディープトレンチＤＴＣ内では、特に、ディープトレンチＤＴＣの側壁面（ｐ型カラム層ＰＣＬ）等がシリコン窒化膜ＳＮＦによって覆われている。このため、熱酸化処理によって、そのディープトレンチＤＴＣの側壁面（ｐ型カラム層ＰＣＬ）等の部分から酸化が進行することはない。
熱酸化処理によって、ＴＥＯＳ酸化膜ＳＯＦは収縮する。ポリシリコン膜ＰＳＦは酸化されて、シリコン酸化膜ＰＯＦが形成される。ポリシリコン膜ＰＳＦが酸化される際には膨張する。こうして、図４２に示すように、ディープトレンチＤＴＣ内に、埋め込み絶縁体ＺＯＦが形成される。その後、図２０および図２１に示す工程と同様の工程を経て、半導体装置の主要部分が完成する（図３７参照）。
上述した半導体装置ＰＳＤでは、ディープトレンチＤＴＣの内壁面を覆うように、シリコン窒化膜ＳＮＦが形成されている。このため、保護絶縁膜ＴＰＦを形成する際の熱酸化処理（９００℃程度、ウェット雰囲気中）を行う際に、ディープトレンチＤＴＣの内壁面に位置するｐ型カラム層ＰＣＬ（半導体基板ＳＵＢ）が酸化されてしまうのを阻止することができる。
これにより、熱酸化膜が形成されるのが阻止されて、ｐ型カラム層ＰＣＬの不純物濃度（不純物量）が減少するのを抑制することができる。ｐ型カラム層ＰＣＬの不純物濃度（不純物量）が減少するのが抑制されることで、スーパージャンクション構造における、ｐ型カラム層ＰＣＬとｎ型ドリフト層ＮＤＬとの不純物濃度比が変化し、耐圧が低下してしまうのを抑制することができる。
そして、その熱酸化処理の際には、図４３に示すように、ディープトレンチＤＴＣ内では、ポリシリコン膜ＰＳＦは酸化されて、シリコン酸化膜ＰＯＦが形成される。ポリシリコン膜ＰＳＦが酸化される際には膨張する（矢印参照）。ＴＥＯＳ酸化膜ＳＯＦは収縮する（矢印参照）。
ディープトレンチＤＴＣの幅に対して、熱酸化によるポリシリコン膜ＰＳＦの膨張分と、ＴＥＯＳ酸化膜ＳＯＦの収縮分とを考慮して、熱酸化処理後に、ディープトレンチＤＴＣ内に埋め込み絶縁体ＺＯＦが完全に埋め込まれるように、シリコン窒化膜ＳＮＦの膜厚、ＴＥＯＳ酸化膜ＳＯＦの膜厚およびポリシリコン膜ＰＳＦの膜厚が設定されている。
これにより、前述した半導体装置と同様に、ＴＥＯＳ酸化膜ＳＯＦが収縮する分が、ポリシリコン膜ＰＳＦが酸化される際に膨張する分によって、相殺されることになる。これらの結果、実施の形態２において説明したように、スーパージャンクション構造における、ｐ型カラム層ＰＣＬとｎ型ドリフト層ＮＤＬとの不純物濃度比が変化することに起因する耐圧の低下を生じさせることなく、半導体基板ＳＵＢの反りを抑制することができる。
また、前述したように、熱酸化処理によって、ＴＥＯＳ酸化膜ＳＯＦは、非可逆な収縮を行い、ポリシリコン膜ＰＳＦ（シリコン酸化膜ＰＯＦ）は、非可逆な膨張を行う。これにより、熱酸化処理を行った後においても、半導体基板ＳＵＢが反ってしまうのを抑制することができる。
上述した半導体装置では、実施の形態２において説明した半導体装置の場合と同様に、埋め込み絶縁体ＺＯＦの長さ（ディープトレンチＤＴＣの深さ）は、たとえば、６μｍ以上とされ、溝幅が０．７μｍ以上とされ、アスペクト比（深さＬ／幅Ｗ、図３１参照）が７以上とされ、ドレイン耐圧がおよそ８０Ｖ以上とされる半導体装置に適用することが可能である。
一方、上述した半導体装置では、埋め込み絶縁体ＺＯＦの幅（ディープトレンチＤＴＣの幅）が０．７μｍよりも狭く、埋め込み絶縁体ＺＯＦの長さ（ディープトレンチＤＴＣの深さ）が６μｍよりも短い場合にも適用することができる場合がある。
埋め込み絶縁体ＺＯＦに起因する応力完全に打ち消すためには、ＴＥＯＳ酸化膜ＳＯＦの膜厚とポリシリコン膜ＰＳＦの膜厚との比を、ある比率に設定しておく必要がある。ディープトレンチＤＴＣの幅が０．７μｍよりも狭い場合には、ＴＥＯＳ酸化膜ＳＯＦの膜厚も薄くなる。このため、ＴＥＯＳ酸化膜ＳＯＦの膜厚に応じて、ポリシリコン膜ＰＳＦの膜厚も非常に薄くする必要がある。
ここで、たとえば、ＴＥＯＳ酸化膜ＳＯＦの堆積収縮率（膜収縮率）を３％とし、ポリシリコン膜ＰＳＦの熱酸化に伴う膜厚の増加分を、当初の膜厚の約２倍であるとする。そうすると、ＴＥＯＳ酸化膜ＳＯＦの膜厚とポリシリコン膜ＰＳＦの膜厚との膜厚比は、およそ１：０．０３にする必要がある。
ディープトレンチＤＴＣの幅が、たとえば、０．３μｍの場合を想定する。この場合に、先にＴＥＯＳ酸化膜ＳＯＦを形成し、その後、ポリシリコン膜ＰＳＦを形成しようとすると、ポリシリコン膜ＰＳＦを形成するための開口部の幅は約９ｎｍ以下と非常に狭くなる。このため、ディープトレンチＤＴＣ内に、ポリシリコン膜ＰＳＦを形成することができないおそれがある。
上述した手法では、先にポリシリコン膜ＰＳＦを形成し、その後、ＴＥＯＳ酸化膜ＳＯＦを形成することで、ポリシリコン膜ＰＳＦを形成する際の開口幅が確保されて、ディープトレンチＤＴＣ内に、ポリシリコン膜ＰＳＦを確実に形成することができる。
なお、上述した半導体装置では、半導体素子として、ＭＯＳＦＥＴを例に挙げて説明した。半導体素子としては、半導体基板の一方の主面と他方の主面との間において電流の導通を行う半導体素子であれば、ＭＯＳＦＥＴに限られるものではなく、たとえば、ｐｎダイオード、ショットキーダイオード、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等であってもよい。また、熱酸化処理によって膨張する膜としてポリシリコン膜を例に挙げた。熱酸化処理によって膨張し、最終的に絶縁化される膜であれば、ポリシリコン膜に限られない。さらに、熱酸化を阻止する膜としてシリコン窒化膜を例に挙げた。熱酸化を阻止することができる膜であれば、シリコン窒化膜に限られない。
各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。たとえば、実施の形態２、３に対して、実施の形態１において説明した変形例を適用してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＰＳＤ 半導体装置、ＧＥＰ ゲート電極パッド、ＥＦＲ 素子領域、ＩＲ 分離領域、ＢＳＵＢ ｎ＋型基板、ＳＵＢ 半導体基板、ＰＩＲ ｐ＋型分離層、ＰＥＬ ｐ型エピタキシャル層、ＮＤＬ ｎ型ドリフト層、ＴＲＣ ゲートトレンチ、ＧＩＦ ゲート絶縁膜、ＴＧＥＬ ゲート電極、ＩＰＦ 保護絶縁膜、ＤＴＣ ディープトレンチ、ＰＣＬ ｐ型カラム層、ＺＯＦ 埋め込み絶縁体、ＳＯＦ ＴＥＯＳ酸化膜、ＰＳＦ ポリシリコン膜、ＰＯＦ シリコン酸化膜、ＴＳＦ シリコン熱酸化膜、ＳＮＦ シリコン窒化膜、ＴＰＦ 保護絶縁膜、ＢＤＬ ベース拡散層、ＳＤＬ ソース拡散層、ＮＰＧ シリコン窒化膜、ＩＬＦ 層間絶縁膜、ＳＥＬ ソースアルミニウム電極、ＣＯＮＴ コンタクト、ＤＥＬ ドレイン電極、ＤＩＯ ダイオード、ＤＰＬ 空乏層。

Claims (20)

  1. 第１導電型の第１領域と、前記第１領域に接するように形成された第２導電型の第２領域とが交互に配置され、半導体基板における第１主面と第２主面との間において電流の導通を行う半導体素子を備えた半導体装置の製造方法であって、
    前記半導体基板における前記第１主面の側に素子領域を規定する工程と、
    前記素子領域に、前記第１主面から第１深さに達するトレンチを形成する工程と、
    前記トレンチを介して、第１導電型の第１不純物を導入することによって、前記第１主面から前記第１深さよりも深い第２深さにわたり、第１導電型の前記第１領域を形成する工程と、
    前記トレンチを介して、第２導電型の第２不純物を導入することによって、前記トレンチの側壁面に沿って、前記第１領域に接するように第２導電型の前記第２領域を形成する工程と、
    前記トレンチを埋め込むように、第１膜および第２膜を含む埋め込み体を形成する工程と
    を備え、
    前記半導体素子を形成する工程は、熱酸化によって、前記素子領域に位置する前記半導体基板における前記第１主面に保護絶縁膜を形成する工程を含み、
    前記保護絶縁膜を形成する工程では、前記熱酸化によって、前記第１膜は収縮し、前記第２膜は膨張し、前記埋め込み体は埋め込み絶縁体となり、
    前記保護絶縁膜を形成する工程の後では、前記第１膜が収縮した状態が維持されるとともに、前記第２膜が膨張した状態が維持される、半導体装置の製造方法。
  2. 前記埋め込み体を形成する工程では、
    前記第１膜は、前記トレンチの前記側壁面を含む内壁面に接する態様で形成され、
    前記第２膜は、前記トレンチを埋め込む態様で、前記第１膜に接するように形成される、請求項１記載の半導体装置の製造方法。
  3. 前記埋め込み体を形成する工程では、
    前記第１膜として、化学気相成長法によってシリコン酸化膜が形成され、
    前記第２膜として、ポリシリコン膜が形成される、請求項２記載の半導体装置の製造方法。
  4. 前記埋め込み体を形成する工程は、
    前記トレンチの前記側壁面を含む内壁面に接する態様で、前記熱酸化を阻止する第１酸化阻止膜を形成する工程と、
    前記第１酸化阻止膜に接するように前記第１膜を形成する工程と、
    前記第１膜に接するように前記第２膜を形成する工程と
    を含む、請求項１記載の半導体装置の製造方法。
  5. 前記埋め込み体を形成する工程では、
    前記第１酸化阻止膜として、シリコン窒化膜が形成され、
    前記第１膜として、化学気相成長法によってシリコン酸化膜が形成され、
    前記第２膜として、ポリシリコン膜が形成される、請求項４記載の半導体装置の製造方法。
  6. 前記埋め込み体を形成する工程は、
    前記トレンチの前記側壁面を含む内壁面に接する態様で、前記熱酸化を阻止する第１酸化阻止膜を形成する工程と、
    前記第１酸化阻止膜に接するように前記第２膜を形成する工程と、
    前記第２膜に接するように前記第１膜を形成する工程と
    を含む、請求項１記載の半導体装置の製造方法。
  7. 前記埋め込み体を形成する工程では、
    前記第１酸化阻止膜として、シリコン窒化膜が形成され、
    前記第１膜として、化学気相成長法によってシリコン酸化膜が形成され、
    前記第２膜として、ポリシリコン膜が形成される、請求項６記載の半導体装置の製造方法。
  8. 前記半導体素子を形成する工程は、
    前記素子領域における前記第１領域に、前記第１主面から前記第１深さよりも浅い第３深さに達するゲートトレンチを形成する工程と、
    前記ゲートトレンチ内にゲート絶縁膜を介在させてゲート電極を形成する工程と、
    前記保護絶縁膜を形成した後、前記素子領域における前記第１領域に、第２導電型の不純物を注入することにより、前記第１主面から前記第３深さよりも浅い第４深さにわたり、ベース領域を形成する工程と、
    前記ベース領域に、第１導電型の不純物を注入することにより、ソース領域を形成する工程と
    を含む、請求項１記載の半導体装置の製造方法。
  9. 前記ゲート電極を形成した後、前記保護絶縁膜を形成する前に、前記ゲート電極を覆うように、前記熱酸化を阻止する第２酸化阻止膜を形成する工程を含む、請求項８記載の半導体装置の製造方法。
  10. 前記保護絶縁膜を形成した後、前記第２酸化阻止膜を除去する工程を含む、請求項９記載の半導体装置の製造方法。
  11. 前記トレンチは、互いに第１ピッチをもってドット状に複数配置され、
    前記埋め込み絶縁体は、ドット状に配置された複数の前記トレンチのそれぞれに形成された、請求項１記載の半導体装置の製造方法。
  12. 前記トレンチは、互いに第２ピッチをもってストライプ状に複数配置され、
    前記埋め込み絶縁体は、ストライプ状に配置された複数の前記トレンチのそれぞれに形成された、請求項１記載の半導体装置の製造方法。
  13. 前記トレンチを形成する工程では、前記トレンチの幅に対する前記トレンチの前記第１深さの比をアスペクト比とすると、
    前記アスペクト比は７以上である、請求項１記載の半導体装置の製造方法。
  14. 前記トレンチを形成する工程では、前記素子領域において前記トレンチが形成される領域の面積の割合を占有率とすると、
    前記占有率は１０％以上である、請求項１記載の半導体装置の製造方法。
  15. 第１導電型の第１領域と、前記第１領域に接するように形成された第２導電型の第２領域とが交互に配置され、半導体基板における第１主面と第２主面との間において電流の導通を行う半導体素子を備えた半導体装置であって、
    前記半導体基板の前記第１主面の側に規定され、前記第１領域および前記第２領域が配置された素子領域と、
    前記素子領域に形成され、前記第２領域に接するように、前記半導体基板の前記第１主面から第１深さにわたり形成された埋め込み絶縁体と
    を備え、
    前記埋め込み絶縁体は、
    前記第２領域に接するように形成され、酸化を阻止する酸化阻止膜と、
    前記酸化阻止膜に接するように形成された酸化膜と
    を備えた、半導体装置。
  16. 前記半導体素子は、前記素子領域に形成された電界効果型トランジスタを有し、
    前記電界効果型トランジスタは、
    前記素子領域における前記第１領域に、前記第１主面から前記第１深さよりも浅い深さに達するゲートトレンチ内にゲート絶縁膜を介在させて形成されたゲート電極を含む、請求項１５記載の半導体装置。
  17. 前記埋め込み絶縁体は、互いに第１ピッチをもってドット状に複数配置された、請求項１５記載の半導体装置。
  18. 前記埋め込み絶縁体は、互いに第２ピッチをもってストライプ状に複数配置された、請求項１５記載の半導体装置。
  19. 前記埋め込み絶縁体の幅に対する前記埋め込み絶縁体の前記第１深さに相当する長さのアスペクト比は７以上である、請求項１５記載の半導体装置。
  20. 前記素子領域において、前記埋め込み絶縁体が配置されている占有面積の割合は１０％以上である、請求項１５記載の半導体装置。
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