JP6488204B2 - 半導体装置の製造方法 - Google Patents

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Description

本明細書が開示する技術は、半導体装置及びその製造方法に関する。
特許文献１は、スイッチング構造が設けられている素子部と終端構造が設けられている周辺部に区画されている半導体基板を備える半導体装置を開示する。この半導体装置では、半導体基板の周辺部に複数のトレンチが形成されている。複数のトレンチは、半導体基板の上面から深さ方向に沿って伸びるとともに素子部から離れる方向に沿って間隔を置いて配置されている。さらに、この半導体装置では、複数のトレンチの底面に、電位がフローティングのｐ型のフローティング領域が形成されている。複数のトレンチと複数のフローティング領域は、終端構造を構成する。
素子部のスイッチング構造がターンオフすると、素子部から周辺部に向けて空乏層が広がる。このとき、終端構造を構成する複数のフローティング領域は、素子部から伸びてくる空乏層をさらに外側に向けて伸展させ、周辺部における空乏化を促進することができる。これにより、半導体装置の耐圧が向上する。
特開２００８−１３５５２２号公報
この種の半導体装置のオン抵抗（又はオン電圧）を下げるためには、半導体基板の基板濃度を濃くするのが望ましい。しかしながら、半導体基板の基板濃度が濃くなると、空乏層の伸展が抑えられ、耐圧が低下する。このような耐圧低下を抑えるためには、終端構造のトレンチのピッチ幅を狭くし、フローティング領域の間隔を狭くすることで空乏層の伸展を促進させればよい。しかしながら、ピッチ幅の狭いトレンチを形成するためには、高精度な加工技術が必要であり、製造が困難という問題がある。
本明細書は、加工が容易で高耐圧な終端構造を備える半導体装置を提供することを目的とする。
本明細書が開示する半導体装置は、スイッチング構造が設けられている素子部と終端構造が設けられている周辺部に区画されている半導体基板を備える。終端構造は、第１トレンチ、複数の第２トレンチ、複数の第１フローティング領域及び複数の第２フローティング領域を有する。第１トレンチは、半導体基板の一方の主面から深さ方向に沿って伸びる。複数の第２トレンチは、第１トレンチの底面から深さ方向に沿って伸びる。複数の第２トレンチはさらに、素子部から離れる方向に沿って間隔を置いて配置されている。複数の第１フローティング領域は、第１トレンチの底面に設けられており、第２トレンチ間に配置されており、周囲の領域との間にｐｎ接合を構成しており、電位がフローティングである。複数の第２フローティング領域は、第２トレンチの底面に設けられており、周囲の領域との間にｐｎ接合を構成しており、電位がフローティングである。複数の第２フローティング領域の各々が、素子部から離れる方向において、相互に離れて配置されている。
上記半導体装置では、半導体基板の周辺部に複数の第１フローティング領域と複数の第２フローティング領域が設けられている。複数の第１フローティング領域が半導体基板の相対的に浅い位置に配置されており、複数の第２フローティング領域が半導体基板の相対的に深い位置に配置されており、複数の第１フローティング領域と複数の第２フローティング領域が異なる深さに配置されている。第１フローティング領域と第２フローティング領域は、半導体基板の周辺部において、素子部から離れる方向に沿って交互に配置されている。換言すると、第１フローティング領域が、第２フローティング領域間に設けられている。このように、上記半導体装置では、複数の第１フローティング領域と複数の第２フローティング領域が異なる深さに配置されているので、半導体基板の周辺部において、素子部から離れる方向に沿ってフローティング領域が短い間隔で配置可能となっている。即ち、第２トレンチ間のピッチ幅が狭くない場合でも、半導体基板の周辺部において、素子部から離れる方向に沿ってフローティング領域が高密度に存在することができる。上記半導体装置は、加工が容易で高耐圧な終端構造を備えることができる。
本明細書が開示する製造方法は、スイッチング構造が設けられている素子部と終端構造が設けられている周辺部に区画されている半導体基板を備える半導体装置を製造する方法である。この製造方法は、半導体基板を準備する工程、第１トレンチを形成する工程、複数の第２トレンチを形成する工程、複数の第１フローティング領域を形成する工程及び複数の第２フローティング領域を形成する工程を備える。第１トレンチを形成する工程では、周辺部に対応する半導体基板の一方の主面から深さ方向に沿って伸びる第１トレンチを形成する。複数の第２トレンチを形成する工程では、第１トレンチの底面から深さ方向に沿って伸びており、素子部から離れる方向に沿って間隔を置いて配置されている複数の第２トレンチを形成する。複数の第１フローティング領域を形成する工程では、第１トレンチの底面に設けられており、第２トレンチ間に配置されており、周囲の領域との間にｐｎ接合を構成しており、電位がフローティングの複数の第１フローティング領域を形成する。複数の第２フローティング領域を形成する工程では、第２トレンチの底面に設けられており、周囲の領域との間にｐｎ接合を構成しており、電位がフローティングの複数の第２フローティング領域を形成する。複数の第２フローティング領域の各々が、素子部から離れる方向において、相互に離れて配置されている。
上記製造方法では、第１トレンチを形成した後に、その第１トレンチの底面から深さ方向に沿って伸びる複数の第２トレンチが形成される。これにより、第１トレンチの底面が複数に分断されるので、分断された複数の底面の各々に第１フローティング領域を形成することができる。また、複数の第２トレンチの底面の各々に第２フローティング領域が形成される。このように、上記製造方法では、第１トレンチの底面から深さ方向に沿って伸びる複数の第２トレンチを形成することによって、複数の第１フローティング領域と複数の第２フローティング領域が異なる深さに配置されるとともに第１フローティング領域が第２フローティング領域間に設けられた構造を容易に製造することができる。
実施例１の半導体装置の要部断面図を模式的に示す。 実施例１の半導体装置の製造過程の要部断面図を模式的に示す。 実施例１の半導体装置の製造過程の要部断面図を模式的に示す。 実施例１の半導体装置の製造過程の要部断面図を模式的に示す。 実施例１の半導体装置の製造過程の要部断面図を模式的に示す。 実施例１の半導体装置の製造過程の要部断面図を模式的に示す。 実施例１の半導体装置の製造過程の要部断面図を模式的に示す。 実施例１の半導体装置の製造過程の要部断面図を模式的に示す。 実施例１の半導体装置の製造過程の要部断面図を模式的に示す。 実施例１の変形例の半導体装置の要部断面図を模式的に示す。 実施例２の半導体装置の要部断面図を模式的に示す。 実施例２の半導体装置の製造過程の要部断面図を模式的に示す。 実施例２の半導体装置の製造過程の要部断面図を模式的に示す。 実施例２の半導体装置の製造過程の要部断面図を模式的に示す。 実施例２の半導体装置の製造過程の要部断面図を模式的に示す。 実施例２の半導体装置の製造過程の要部断面図を模式的に示す。 実施例２の半導体装置の製造過程の要部断面図を模式的に示す。 実施例２の変形例の半導体装置の要部断面図を模式的に示す。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
本明細書が開示する半導体装置としては、ＭＯＳＦＥＴ又はＩＧＢＴが例示される。半導体装置は、スイッチング構造が設けられている素子部と終端構造が設けられている周辺部に区画されている半導体基板を備える。半導体基板の材料には、特に限定されるものではないが、シリコン、炭化珪素又は窒化物半導体が例示される。スイッチング構造の一例としては、ＭＯＳ構造が例示される。終端構造は、第１トレンチ、複数の第２トレンチ、複数の第１フローティング領域及び複数の第２フローティング領域を有していてもよい。第１トレンチは、半導体基板の一方の主面から深さ方向に沿って伸びる。複数の第２トレンチは、第１トレンチの底面から深さ方向に沿って伸びており、素子部から離れる方向に沿って間隔を置いて配置されている。複数の第１フローティング領域は、第１トレンチの底面に設けられており、第２トレンチ間に配置されており、周囲の領域との間にｐｎ接合を構成しており、電位がフローティングである。複数の第２フローティング領域は、第２トレンチの底面に設けられており、周囲の領域との間にｐｎ接合を構成しており、電位がフローティングである。複数の第２フローティング領域の各々が、素子部から離れる方向において、相互に離れて配置されている。
第１フローティング領域と第２フローティング領域が、深さ方向において、離れて配置されていてもよい。
半導体基板の一方の主面に対して直交する方向から観測したときに、複数の第２フローティング領域の各々の一部が、第１フローティング領域に重複するように配置されていてもよい。この形態によると、周辺部の空乏層の伸展が促進され、半導体装置の耐圧が向上する。
本明細書が開示する製造方法は、スイッチング構造が設けられている素子部と終端構造が設けられている周辺部に区画されている半導体基板を備える半導体装置を製造する方法である。この製造方法は、半導体基板を準備する工程、第１トレンチを形成する工程、複数の第２トレンチを形成する工程、複数の第１フローティング領域を形成する工程及び複数の第２フローティング領域を形成する工程を備えていてもよい。第１トレンチを形成する工程では、周辺部に対応する半導体基板の一方の主面から深さ方向に沿って伸びる第１トレンチを形成する。複数の第２トレンチを形成する工程では、第１トレンチの底面から深さ方向に沿って伸びており、素子部から離れる方向に沿って間隔を置いて配置されている複数の第２トレンチを形成する。複数の第１フローティング領域を形成する工程では、第１トレンチの底面に設けられており、第２トレンチ間に配置されており、周囲の領域との間にｐｎ接合を構成しており、電位がフローティングの複数の第１フローティング領域を形成する。複数の第２フローティング領域を形成する工程では、第２トレンチの底面に設けられており、周囲の領域との間にｐｎ接合を構成しており、電位がフローティングの複数の第２フローティング領域を形成する。複数の第２フローティング領域の各々が、素子部から離れる方向において、相互に離れて配置されている。
上記製造方法の一例では、複数の第１フローティング領域を形成する工程と複数の第２フローティング領域を形成する工程が、同時に実施されてもよい。この場合、複数の第１フローティング領域を形成する工程と複数の第２フローティング領域を形成する工程では、第１トレンチと第２トレンチが露出した状態で第１トレンチの底面と第２トレンチの底面に向けてイオン注入する。
上記製造方法の他の一例では、前記第２トレンチを形成する工程と前記複数の第１フローティング領域を形成する工程が同時に実施されてもよい。この場合、半導体基板を準備する工程では、第１導電型の第１半導体層と第２導電型の第２半導体層が積層した構成を周辺部に有するとともに第２半導体層が一方の主面に露出する半導体基板が準備される。第１トレンチを形成する工程では、第２半導体層よりも浅い第１トレンチが形成される。第２トレンチを形成する工程と複数の第１フローティング領域を形成する工程では、第１トレンチの底面から深さ方向に沿って伸びる複数の第２トレンチを形成する。
図１に示されるように、半導体装置１は、炭化珪素（ＳｉＣ）からなる半導体基板１０、ドレイン電極４、ソース電極６、複数のトレンチゲート８及び保護膜３２を備える。半導体基板１０は、ＭＯＳ構造が設けられている素子部１０Ａと終端構造が設けられている周辺部１０Ｂに区画されている。周辺部１０Ｂは、半導体基板１０の上面に対して直交する方向から観測したときに（以下、「平面視したときに」という）、素子部１０Ａの周囲を一巡するように配置されている。ドレイン電極４は、素子部１０Ａ及び周辺部１０Ｂの双方に対応する範囲の半導体基板１０の下面に接触する。ソース電極６は、素子部１０Ａに対応する範囲の半導体基板１０の上面に接触する。複数のトレンチゲート８は、素子部１０Ａに対応する範囲の半導体基板１０の上層部に形成されているゲートトレンチＴＲＧ内に設けられている。複数のトレンチゲート８は、半導体基板１０を平面視したときに、例えばストライプ状又は格子状のレイアウトを有する。保護膜３２は、素子部１０Ａ及び周辺部１０Ｂの双方に対応する範囲の半導体基板１０の上面を被覆する。後述の製造方法で説明するように、保護膜３２は、トレンチゲート８のゲート絶縁膜８ｂと同時に形成されてもよく、トレンチゲート８のゲート絶縁膜８ｂとは別に形成されてもよい。
半導体基板１０は、ｎ+型のドレイン領域１１、ｎ型のドリフト領域１２、ｐ型のボディ領域１３、複数のｎ+型のソース領域１４、複数のｐ+型のボディコンタクト領域１５、複数のｐ型のゲートフローティング領域２２、複数のｐ型の第１フローティング領域２４及び複数のｐ型の第２フローティング領域２６を有する。
ドレイン領域１１は、素子部１０Ａ及び周辺部１０Ｂの双方に対応する範囲の半導体基板１０の下層部に設けられている。ドレイン領域１１は、半導体基板１０の下面に露出しており、ドレイン電極４にオーミック接触する。
ドリフト領域１２は、素子部１０Ａ及び周辺部１０Ｂの双方に対応する範囲の半導体基板１０内に設けられており、ドレイン領域１１及びボディ領域１３に接触する。ドリフト領域１２は、ドレイン領域１１とボディ領域１３の間に配置されており、ドレイン領域１１とボディ領域１３を隔てている。
ボディ領域１３は、素子部１０Ａに対応する範囲の半導体基板１０の上層部に設けられており、ドリフト領域１２、ソース領域１４及びボディコンタクト領域１５に接触する。ボディ領域１３は、ドリフト領域１２とソース領域１４の間に配置されており、ドリフト領域１２とソース領域１４を隔てている。
ソース領域１４は、素子部１０Ａに対応する範囲の半導体基板１０の上層部に設けられており、ボディ領域１３及びボディコンタクト領域１５に接触する。ソース領域１４は、半導体基板１０の上面に露出しており、ソース電極６にオーミック接触する。
ボディコンタクト領域１５は、素子部１０Ａに対応する範囲の半導体基板１０の上層部に設けられており、ボディ領域１３及びソース領域１４に接触する。ボディコンタクト領域１５は、半導体基板１０の上面に露出しており、ソース電極６にオーミック接触する。
ゲートフローティング領域２２は、ゲートトレンチＴＲＧの底面に設けられており、ドリフト領域１２に囲まれており、ドリフト領域１２との間にｐｎ接合を構成する。このため、ゲートフローティング領域２２の電位は、フローティングである。複数のゲートフローティング領域２２の各々は、相互に離れて配置されている。
トレンチゲート８は、半導体基板１０の上面から深さ方向に伸びるゲートトレンチＴＲＧ内に設けられており、ゲート電極８ａ及びゲート電極８ａを被覆するゲート絶縁膜８ｂを有する。トレンチゲート８は、ソース領域１４及びボディ領域１３を貫通してドリフト領域１２に達する。トレンチゲート８のゲート電極８ａは、ドリフト領域１２とソース領域１４を隔てているボディ領域１３にゲート絶縁膜８ｂを介して対向する。このゲート電極８ａが対向するボディ領域１３は、チャネルが形成される領域である。このように、半導体基板１０の素子部１０Ａには、トレンチゲート８、ドリフト領域１２、ボディ領域１３及びソース領域１４で構成されるＭＯＳ構造が設けられている。
半導体基板１０の周辺部１０Ｂには、第１トレンチＴＲ１及び複数の第２トレンチＴＲ２が形成されている。第１トレンチＴＲ１は、半導体基板１０の上面から深さ方向（紙面上下方向）に沿って伸びており、この例では、ボディ領域１３よりも深く形成されている。第１トレンチＴＲ１は、半導体基板１０を平面視したときに、素子部１０Ａの周囲を一巡するように形成されている。複数の第２トレンチＴＲ２は、第１トレンチＴＲ１の底面から深さ方向に沿って伸びており、その底面がドリフト領域１２内に位置するように形成されている。複数の第２トレンチＴＲ２は、素子部１０Ａから離れる方向（紙面左右方向）に沿って間隔を置いて配置されている。この例では、複数の第２トレンチＴＲ２の各々の深さは等しく、複数の第２トレンチＴＲ２は、素子部１０Ａから離れる方向に沿って等間隔で配置されている。複数の第２トレンチＴＲ２は、半導体基板１０を平面視したときに、素子部１０Ａの周囲を一巡するように形成されている。なお、この例では、第１トレンチＴＲ１よりも周縁側の半導体基板１０の上層部にフローティングのｐ型領域が設けられているが、このようなｐ型領域が設けられていなくてもよい。また、第１トレンチＴＲ１がチップ端に達して形成されていてもよい。
第１フローティング領域２４は、第１トレンチＴＲ１の底面に設けられており、第２トレンチＴＲ２の間に配置されており、ドリフト領域１２に囲まれており、ドリフト領域１２との間にｐｎ接合を構成する。このため、第１フローティング領域２４の電位は、フローティングである。第１フローティング領域２４と第２フローティング領域２６は、深さ方向において、離れて配置されている。
第２フローティング領域２６は、第２トレンチＴＲ２の底面に設けられており、ドリフト領域１２に囲まれており、ドリフト領域１２との間にｐｎ接合を構成する。このため、第２フローティング領域２６の電位は、フローティングである。複数の第２フローティング領域２６の各々は、素子部１０Ａから離れる方向において、相互に離れて配置されている。また、第２フローティング領域２６は、熱拡散により広がった形態を有しており、半導体基板１０を平面視したときに、第２トレンチＴＲ２の側面から突出するように形成されている。このため、複数の第２フローティング領域２６の各々の一部は、半導体基板１０を平面視したときに、第１フローティング領域２４に重複するように配置されている。
このように、半導体基板１０の周辺部１０Ｂには、第１トレンチＴＲ１、第２トレンチＴＲ２、複数の第１フローティング領域２４及び複数の第２フローティング領域２６で構成される終端構造が設けられている。
次に、半導体装置１の動作について説明する。ドレイン電極４に正電圧が印加され、ソース電極６に接地電圧が印加され、ゲート電極８ａに正電圧が印加されると、ゲート電極８ａが対向するボディ領域１３にチャネルが形成され、ソース領域１４、チャネル、ドリフト領域１２及びドレイン領域１１を経由して、ソース電極６からドレイン電極４に向かって電子が流れる。これにより、半導体装置１はターンオンする。
ゲート電極８ａに印加される電圧が接地電圧に切換ると、チャネルが消失し、半導体装置１はターンオフする。半導体装置１がターンオフすると、素子部１０Ａにおいて、ドリフト領域１２とボディ領域１３のｐｎ接合からドリフト領域１２内に向けて空乏層が広がる。空乏層が素子部１０Ａ内のゲートフローティング領域２２に到達すると、ゲートフローティング領域２２からもドリフト領域１２内に向けて空乏層が広がる。このように、素子部１０Ａ内に空乏層が伸展することで、素子部１０Ａの耐圧が向上する。
また、素子部１０Ａに形成された空乏層は、周辺部１０Ｂに向けても広がる。素子部１０Ａから広がる空乏層は、周辺部１０Ｂにおいて、素子部１０Ａから離れる方向に沿って、第１フローティング領域２４と第２フローティング領域２６に交互に到達することにより、周辺部１０Ｂの広範囲に広がることができる。特に、複数の第２フローティング領域２６の各々の一部は、半導体基板１０を平面視したときに、第１フローティング領域２４に重複するように配置されている。このため、周辺部１０Ｂを広がる空乏層は、第１フローティング領域２４と第２フローティング領域２６に交互に良好に到達することができる。このように、周辺部１０Ｂ内に空乏層が伸展することで、周辺部１０Ｂの耐圧が向上する。
半導体装置１では、周辺部１０Ｂにおいて、複数の第１フローティング領域２４が半導体基板１０の相対的に浅い位置に配置されており、複数の第２フローティング領域２６が半導体基板１０の相対的に深い位置に配置されており、複数の第１フローティング領域２４と複数の第２フローティング領域２６が異なる深さに配置されている。第１フローティング領域２４と第２フローティング領域２６は、半導体基板１０の周辺部１０Ｂにおいて、素子部１０Ａから離れる方向に沿って交互に配置されている。換言すると、第１フローティング領域２４が、第２フローティング領域２６間に設けられている。このように、半導体装置１では、複数の第１フローティング領域２４と複数の第２フローティング領域２６が異なる深さに配置されているので、半導体基板１０の周辺部において、素子部１０Ａから離れる方向に沿ってフローティング領域２４，２６が短い間隔で配置されている。これにより、ドリフト領域１２の不純物濃度が濃いような場合でも、空乏層は、周辺部１０Ｂにおいて広範囲に広がることができる。
上記したように、半導体装置１では、周辺部１０Ｂにおいてフローティング領域２４，２６が高密度に配置されているので、ドリフト領域１２の不純物濃度が濃いような場合でも、空乏層の伸展を促進することができる。換言すると、半導体装置１では、第２フローティング領域２６間の間隔が広くても、周辺部１０Ｂにおいて、空乏層を良好に伸展させることができる。後述の製造方法で説明するように、第２フローティング領域２６は、イオン注入技術を利用して、第２トレンチＴＲ２の底面に形成される。第２トレンチＴＲ２は、第１トレンチＴＲ１を形成した後に、異方性エッチング技術を利用して、第１トレンチＴＲ１の底面からエッチングして形成される。即ち、半導体装置１では、第２トレンチＴＲ２のピッチ幅が広くても、周辺部１０Ｂにおいて、空乏層を良好に伸展させることができる。このため、半導体装置１は、加工が容易であるとともに、高耐圧で低オン抵抗な特性を有することができる。
次に、半導体装置１の製造方法について説明する。まず、図２Ａに示されるように、半導体基板１０を準備する。半導体基板１０には、エピタキシャル成長、イオン注入等によって、ドレイン領域１１及びボディ領域１３が形成されている。
次に、図２Ｂに示されるように、開口を有するマスク４１を半導体基板１０の上面にパターニングする。マスク４１の開口は、半導体基板１０の周辺部１０Ｂに対応する位置に形成されている。次に、異方性エッチングを利用して、マスク４１の開口から露出する半導体基板１０をエッチングし、第１トレンチＴＲ１を形成する。マスク４１は、第１トレンチＴＲ１を形成した後に除去される。
次に、図２Ｃに示されるように、開口を有するマスク４２を半導体基板１０の上面にパターニングし、イオン注入技術を利用して、マスク４２の開口から露出する半導体基板１０の上面にアルミニウムを注入し、ボディコンタクト領域１５を形成する。マスク４２は、ボディコンタクト領域１５を形成した後に除去される。
次に、図２Ｄに示されるように、開口を有するマスク４３を半導体基板１０の上面にパターニングし、イオン注入技術を利用して、マスク４３の開口から露出する半導体基板１０の上面にリンを注入し、ソース領域１４を形成する。マスク４３は、ソース領域１４を形成した後に除去される。
次に、図２Ｅに示されるように、開口を有するマスク４４を半導体基板１０の上面にパターニングする。マスク４４の開口は、第１トレンチＴＲ１の底面に対応した位置に形成されている。次に、異方性エッチングを利用して、マスク４４の開口から露出する半導体基板１０をエッチングし、第２トレンチＴＲ２を形成する。マスク４４は、第２トレンチＴＲ２を形成した後に除去される。
次に、図２Ｆに示されるように、開口を有するマスク４５を半導体基板１０の上面にパターニングする。マスク４５の開口は、半導体基板１０の周辺部１０Ｂに対応した位置に形成されている。このため、マスク４５の開口には、第１トレンチＴＲ１及び複数の第２トレンチＴＲ２が露出する。次に、イオン注入技術を利用して、マスク４５の開口から露出する第１トレンチＴＲ１の底面及び複数の第２トレンチＴＲ２の底面にアルミニウム又はボロンを注入し、第１フローティング領域２４及び第２フローティング領域２６を形成する。マスク４５は、これらフローティング領域２４，２６を形成した後に除去される。
次に、図２Ｇに示されるように、開口を有するマスク４６を半導体基板１０の上面にパターニングし、異方性エッチングを利用して、マスク４６の開口から露出する半導体基板１０をエッチングし、ゲートトレンチＴＲＧを形成する。
次に、図２Ｈに示されるように、マスク４６を残存させた状態で、イオン注入技術を利用して、ゲートトレンチＴＲＧの底面にアルミニウム又はボロンを注入し、ゲートフローティング領域２２を形成する。マスク４６は、ゲートフローティング領域２２を形成した後に除去される。
次に、ＣＶＤ技術を利用して、ゲートトレンチＴＲＧ内にゲート絶縁膜８ｂ及びゲート電極８ａを形成し、トレンチゲート８を形成する（図１参照）。このとき、第２トレンチＴＲ２のトレンチ幅をゲートトレンチＴＲＧのトレンチ幅よりも狭くすることで、ゲート絶縁膜８ｂの被膜と同時に保護膜３２を形成することができる。最後に、半導体基板１０の下面及び上面の各々に、ドレイン電極４及びソース電極６を被膜することで、半導体装置１が完成する。
上記製造方法では、図２Ｅに示されるように、マスク４４を利用して第２トレンチＴＲ２が形成される。その後のイオン注入により、第２トレンチＴＲ２間に第１フローティング領域２４が形成され、第２トレンチＴＲ２の底面に第２フローティング領域２６が形成される。即ち、１枚のマスク４４を利用して、第１フローティング領域２４と第２フローティング領域２６の位置が決定される。このため、第１フローティング領域２４と第２フローティング領域２６の相対的な位置ずれが生じないので、製造バラツキによる耐圧変動が抑えられ、半導体装置１の歩留まりが向上する。
図３に示す変形例の半導体装置１Ａは、周辺部１０Ｂにおいて、保護膜３２が２種類の絶縁体で構成されていることを特徴とする。下側保護膜３６は、第２トレンチＴＲ２内に充填されている。上側保護膜３８は、下側保護膜３６を被膜する。例えば、下側保護膜３６は、図２Ｇ及び図２Ｈで示されるマスク４６を利用することができる。即ち、周辺部１０Ｂに位置するマスク４６を残存させておくことで、下側保護膜３６として利用することできる。この場合、トレンチゲート８のゲート絶縁膜８ｂを形成する工程と同時に、上側保護膜３８を形成することができる。なお、下側保護膜３６の材料が、ドリフト領域１２の不純物濃度以下のｎ型の炭化珪素（ＳｉＣ）であってもよい。この場合、半導体基板１０の材料と下側保護膜３６の材料が同一となるので、第２トレンチＴＲ２における熱膨張差に起因する熱ストレスが緩和される。
図４に示す半導体装置２は、第１トレンチＴＲ１が、素子部１０Ａのボディ領域１３よりも浅いことを特徴とする。半導体装置２は、その製造方法に特徴を有する。以下、半導体装置２の製造方法を説明する。
まず、図５Ａに示されるように、半導体基板１０を準備する。半導体基板１０には、エピタキシャル成長、イオン注入等によって、ドレイン領域１１及びボディ領域１３が形成されている。なお、半導体基板１０のドリフト領域１２が特許請求の範囲に記載の第１半導体層に対応し、半導体基板１０のボディ領域１３が特許請求の範囲に記載の第２半導体層に対応する。
次に、図５Ｂに示されるように、開口を有するマスク５１を半導体基板１０の上面にパターニングする。マスク５１の開口は、半導体基板１０の周辺部１０Ｂに対応する位置に形成されている。次に、異方性エッチングを利用して、マスク５１の開口から露出する半導体基板１０をエッチングし、第１トレンチＴＲ１を形成する。第１トレンチＴＲ１は、ボディ領域１３よりも浅く形成されている。マスク５１は、第１トレンチＴＲ１を形成した後に除去される。
次に、図５Ｃに示されるように、開口を有するマスク５２を半導体基板１０の上面にパターニングし、イオン注入技術を利用して、マスク５２の開口から露出する半導体基板１０の上面にアルミニウムを注入し、ボディコンタクト領域１５を形成する。マスク５２は、ボディコンタクト領域１５を形成した後に除去される。
次に、図５Ｄに示されるように、開口を有するマスク５３を半導体基板１０の上面にパターニングし、イオン注入技術を利用して、マスク５３の開口から露出する半導体基板１０の上面にリンを注入し、ソース領域１４を形成する。マスク５３は、ソース領域１４を形成した後に除去される。
次に、図５Ｅに示されるように、開口を有するマスク５４を半導体基板１０の上面にパターニングする。マスク５４の開口は、第１トレンチＴＲ１の底面に対応した位置及び半導体基板１０の素子部１０Ａの一部に形成されている。次に、異方性エッチングを利用して、マスク５４の開口から露出する半導体基板１０をエッチングし、第２トレンチＴＲ２及びゲートトレンチＴＲＧを形成する。このとき、第１トレンチＴＲ１の下方に存在していたボディ領域１３は、第２トレンチＴＲ２によって複数に分断され、第１フローティング領域２４となる。マスク５４は、第２トレンチＴＲ２及びゲートトレンチＴＲＧを形成した後に除去される。
次に、図５Ｆに示されるように、マスク５４を残存させた状態で、イオン注入技術を利用して、第２トレンチＴＲ２の底面及びゲートトレンチＴＲＧの底面にアルミニウム又はボロンを注入し、第２フローティング領域２６及びゲートフローティング領域２２を形成する。マスク５４は、第２フローティング領域２６及びゲートフローティング領域２２を形成した後に除去される。
次に、ＣＶＤ技術を利用して、ゲートトレンチＴＲＧ内にゲート絶縁膜８ｂ及びゲート電極８ａを形成し、トレンチゲート８を形成する（図４参照）。このとき、第２トレンチＴＲ２のトレンチ幅をゲートトレンチＴＲＧのトレンチ幅よりも狭くすることで、ゲート絶縁膜８ｂの被膜と同時に保護膜３２を形成することができる。最後に、半導体基板１０の下面及び上面の各々に、ドレイン電極４及びソース電極６を被膜することで、半導体装置２が完成する。
図６に示す変形例の半導体装置１Ａは、第２トレンチＴＲ２内に設けられている充填電極３４をさらに備えることを特徴とする。充填電極３４は、保護膜３２で被覆されている。充填電極３４の電位は、フローティングであってもよく、ソース電位であってもよい。充填電極３４の電位がフローティングの場合、充填電極３４間の容量結合の効果により、半導体装置１がターンオフしたときの周辺部１０Ｂの空乏化が促進される。充填電極３４の電位がソース電位の場合、フィールドプレート効果により、半導体装置１がターンオフしたときの周辺部１０Ｂの空乏化が促進される。なお、第２トレンチＴＲ２のトレンチ幅をゲートトレンチＴＲＧのトレンチ幅と同一にすることで、ゲートトレンチＴＲＧ内にトレンチゲート８を形成する工程と同時に、保護膜３２及び充填電極３４を形成することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１，１Ａ，１Ｂ，２：半導体装置
２Ａ：素子部
２Ｂ：周辺部
４：ドレイン電極
６：ソース電極
８：トレンチゲート
８ａ：ゲート電極
８ｂ：ゲート絶縁膜
１０：半導体基板
１０Ａ：素子部
１０Ｂ：周辺部
１１：ドレイン領域
１２：ドリフト領域
１３：ボディ領域
１４：ソース領域
１５：ボディコンタクト領域
２２：ゲートフローティング領域
２４：第１フローティング領域
２６：第２フローティング領域
３２：保護膜
ＴＲＧ：ゲートトレンチ
ＴＲ１：第１トレンチ
ＴＲ２：第２トレンチ

Claims (2)

  1. スイッチング構造が設けられている素子部と終端構造が設けられている周辺部に区画されている半導体基板を備える半導体装置の製造方法であって、
    前記半導体基板を準備する工程と、
    前記周辺部に対応する前記半導体基板の一方の主面から深さ方向に沿って伸びる第１トレンチを形成する工程と、
    前記第１トレンチの底面から前記深さ方向に沿って伸びており、前記素子部から離れる方向に沿って間隔を置いて配置されている複数の第２トレンチを形成する工程と、
    前記第１トレンチの底面に設けられており、前記第２トレンチ間に配置されており、周囲の領域との間にｐｎ接合を構成しており、電位がフローティングの複数の第１フローティング領域を形成する工程と、
    前記第２トレンチの底面に設けられており、周囲の領域との間にｐｎ接合を構成しており、電位がフローティングの複数の第２フローティング領域を形成する工程と、を備え、
    前記複数の第２フローティング領域の各々が、前記素子部から離れる方向において、相互に離れて配置されており、
    前記複数の第１フローティング領域を形成する工程と前記複数の第２フローティング領域を形成する工程は、前記第１トレンチと前記第２トレンチが露出した状態で前記第１トレンチの底面と前記第２トレンチの底面に向けてイオン注入することで同時に実施される、半導体装置の製造方法。
  2. スイッチング構造が設けられている素子部と終端構造が設けられている周辺部に区画されている半導体基板を備える半導体装置の製造方法であって、
    前記半導体基板を準備する工程と、
    前記周辺部に対応する前記半導体基板の一方の主面から深さ方向に沿って伸びる第１トレンチを形成する工程と、
    前記第１トレンチの底面から前記深さ方向に沿って伸びており、前記素子部から離れる方向に沿って間隔を置いて配置されている複数の第２トレンチを形成する工程と、
    前記第１トレンチの底面に設けられており、前記第２トレンチ間に配置されており、周囲の領域との間にｐｎ接合を構成しており、電位がフローティングの複数の第１フローティング領域を形成する工程と、
    前記第２トレンチの底面に設けられており、周囲の領域との間にｐｎ接合を構成しており、電位がフローティングの複数の第２フローティング領域を形成する工程と、を備え、
    前記複数の第２フローティング領域の各々が、前記素子部から離れる方向において、相互に離れて配置されており、
    前記半導体基板を準備する工程では、第１導電型の第１半導体層と第２導電型の第２半導体層が積層した構成を前記周辺部に有するとともに前記第２半導体層が前記一方の主面に露出する前記半導体基板が準備され、
    前記第１トレンチを形成する工程では、前記第２半導体層よりも浅い前記第１トレンチが形成され、
    前記第２トレンチを形成する工程と前記複数の第１フローティング領域を形成する工程は、前記第１トレンチの底面から前記深さ方向に沿って伸びる前記複数の第２トレンチを形成することで同時に実施される、半導体装置の製造方法。
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