CN109192667A - 一种功率器件终端结构及其制作方法 - Google Patents
一种功率器件终端结构及其制作方法 Download PDFInfo
- Publication number
- CN109192667A CN109192667A CN201811086830.5A CN201811086830A CN109192667A CN 109192667 A CN109192667 A CN 109192667A CN 201811086830 A CN201811086830 A CN 201811086830A CN 109192667 A CN109192667 A CN 109192667A
- Authority
- CN
- China
- Prior art keywords
- layer
- groove
- power device
- separation layer
- conduction type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000002360 preparation method Methods 0.000 title abstract description 5
- 238000000926 separation method Methods 0.000 claims abstract description 82
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 229920005591 polysilicon Polymers 0.000 claims abstract description 40
- 238000002347 injection Methods 0.000 claims abstract description 37
- 239000007924 injection Substances 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims description 83
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 43
- 229910052710 silicon Inorganic materials 0.000 claims description 43
- 239000010703 silicon Substances 0.000 claims description 42
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 239000013078 crystal Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 34
- 239000000463 material Substances 0.000 description 33
- 239000000758 substrate Substances 0.000 description 32
- 239000004065 semiconductor Substances 0.000 description 30
- 238000005229 chemical vapour deposition Methods 0.000 description 28
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 24
- 238000005530 etching Methods 0.000 description 24
- 238000000151 deposition Methods 0.000 description 23
- 150000002500 ions Chemical class 0.000 description 22
- 230000004888 barrier function Effects 0.000 description 20
- 238000005516 engineering process Methods 0.000 description 18
- 230000015556 catabolic process Effects 0.000 description 17
- 239000000377 silicon dioxide Substances 0.000 description 17
- 230000001413 cellular effect Effects 0.000 description 15
- 230000003647 oxidation Effects 0.000 description 13
- 238000007254 oxidation reaction Methods 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 239000007787 solid Substances 0.000 description 12
- 230000005684 electric field Effects 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- -1 phosphonium ion Chemical class 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 239000002994 raw material Substances 0.000 description 6
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 230000000704 physical effect Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 239000012808 vapor phase Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- PBZHKWVYRQRZQC-UHFFFAOYSA-N [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O Chemical compound [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O PBZHKWVYRQRZQC-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000001657 homoepitaxy Methods 0.000 description 2
- 238000001727 in vivo Methods 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 241000790917 Dioxys <bee> Species 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000013049 sediment Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及一种功率器件终端结构及其制作方法，所述方法包括：在第一导电类型的外延层上表面形成至少一个沟槽；在所述沟槽侧壁及底部形成第二导电类型的注入区；在所述注入区表面形成第一隔离层；在所述沟槽底部的第一隔离层上方淀积第一导电类型的埋层；在所述埋层上表面形成第二隔离层；在所述第二隔离层上方淀积第一导电类型的多晶硅层，以将所述沟槽填满；在所述外延层表面形成第三隔离层。本发明的所述功率器件的终端结构的耐压高，占用芯片的面积更小，器件成本低。
Description
技术领域
本发明涉及半导体技术领域，具体的说是一种功率器件终端结构及其制作方法。
背景技术
功率半导体器件，为了得到一定的电流能力，往往是由若干元胞并联而成。由于元胞与元胞之间相互之间形成耗尽，因而不容易发生击穿。但是边缘元胞(又称过渡区或主结)由于耗尽层边缘的曲率半径小，造成电场线密集，它的电场强度远高于体内，因而击穿电压会远低于体内，击穿首先会发生在边缘元胞的表面。因此要采取特殊结构保护边缘元胞不提前击穿，以提高器件击穿电压，这些特殊结构就被称为终端结构。终端结构的作用就是减小边缘元胞承受的电场强度，从而提高边缘元胞的击穿电压，即提高了整个器件的击穿电压。
目前常用的终端结构为场限环和场板的组合结构，对于场限环的设计，主要考虑的是场限环的个数、间距等。通常来说，耐压会随着场限环个数的增加而上升，但是，场限环数目的增多也会增大所占的芯片面积，即会增加芯片的成本。因此，如何不增加芯片面积的情况下，提高耐压，即提高芯片面积的利用效率就成了关注的问题。
发明内容
本发明实施例提供了一种功率器件的终端结构及其制作方法，可以在不增加芯片面积的前提下提高器件的耐压。
第一方面，本发明实施例提供了一种功率器件终端结构的制作方法，所述方法包括：在第一导电类型的外延层上表面形成至少一个沟槽；在所述沟槽侧壁及底部形成第二导电类型的注入区；在所述注入区表面形成第一隔离层；在所述沟槽底部的第一隔离层上方淀积第一导电类型的埋层；在所述埋层上表面形成第二隔离层；在所述第二隔离层上方淀积第一导电类型的多晶硅层，以将所述沟槽填满；在所述外延层表面形成第三隔离层。
第二方面，本发明又一实施例提供了一种功率器件终端结构，包括：第一导电类型的外延层；至少一个形成于所述外延层内的沟槽；形成于所述沟槽侧壁及底部的外延层区域内的第二导电类型的注入区；形成于所述注入区表面的第一隔离层；形成于所述沟槽底部的第一隔离层上方的第一导电类型的埋层；形成于所述埋层上表面形成第二隔离层；形成于所述第二隔离层上的第一导电类型的多晶硅层，所述埋层、第二隔离层及所述多晶硅层一同将所述沟槽填满；形成在所述外延层表面的第三隔离层。
可以理解，本发明通过在终端结构引入沟槽结构，同时在沟槽内填充重掺杂埋层，从而大大提高单个结构的耐压，在同样的器件耐压要求下，所述功率器件的终端结构占用芯片的面积更小，器件成本低，提升器件竞争力。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
构成本发明的一部分附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明书用于解释本发明，并不构成对不让你发明的不当限定。
图1是本发明实施例提出的制作功率器件终端结构的方法的流程示意图；
图2是本发明实施例提出的功率器件终端结构的剖面结构示意图；
图3至图11是本发明实施例提出的制作功率器件终端结构的方法的剖面结构示意图；
附图标记说明：1、衬底；2、外延层；3、沟槽；4、注入区；5、第一隔离层；6、埋层；7、第二隔离层；8、多晶硅层；9、第三隔离层；10、主结；11、金属层。
具体实施方式
为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
为方便后面的描述，特在此说明：根据半导体中多数载流子半导体的类型。如果第一导电类型的多数载流子为空穴，则第一导电类型为P型，则重掺杂的第一导电类型为P+型，轻掺杂的第一导电类型为P-型；如果第一导电类型的多数载流子为电子，则第一导电类型为N型，重掺杂的第一导电类型为N+型，轻掺杂的第一导电类型为N-型。在接下来的实施例中，均以所述第一导电类型为N型及所述第二导电类型为P型为例进行描述，但并不对此进行限定。
请参阅图1及图2，一种功率器件终端结构的制作方法，所述方法包括：
步骤S01：在第一导电类型的外延层上表面形成至少一个沟槽；
步骤S02：在所述沟槽侧壁及底部形成第二导电类型的注入区；
步骤S03：在所述注入区表面形成第一隔离层；
步骤S04：在所述沟槽底部的第一隔离层上方淀积第一导电类型的埋层；
步骤S05：在所述埋层上表面形成第二隔离层；
步骤S06：在所述第二隔离层上方淀积第一导电类型的多晶硅层，以将所述沟槽填满；
步骤S07：在所述外延层表面形成第三隔离层。
可以理解，本发明通过在终端结构引入沟槽结构，同时在沟槽内填充重掺杂埋层，从而大大提高单个结构的耐压，在同样的器件耐压要求下，所述功率器件的终端结构占用芯片的面积更小，器件成本低，提升器件竞争力。
下面参照附图，对上述形成所述三极管的方法加以详细阐述。
为方便后面的描述，特在此说明：本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子。
还需要说明的是，本发明中实施例中，所述功率器件具体为VDMOS(VerticalDouble Diffusion Metal Oxide Semiconductor，沟槽型垂直双扩散金属氧化物半导体晶体管)。在其他实施例中，所述功率器件还可以为IGBT(Insulated Gate BipolarTransistor，双极型绝缘栅场效应晶体管)、SCR(晶闸管，Silicon Controlled Rectifier)等器件，在此不做限定。
请参照附图3，执行步骤S01：在第一导电类型的外延层2上表面形成至少一个沟槽3；具体的，所述外延层2为N型轻掺杂外延层，通过外延工艺形成于衬底1上，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本实施方式中，所述衬底1为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底1为N型轻掺杂衬底，其掺杂浓度在5E11-8E13/cm3之间，其掺杂离子具体为磷离子。在本实施方式中，所述外延层2的厚度与浓度与器件的耐压密切相关，其厚度在5-10um之间。优选的，所述外延层2通过工艺较为简单的同质外延形成，即所述外延层2的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述外延层2的材料也为硅。所述外延层2的掺杂类型与所述衬底1的掺杂类型相同，在本实施方式中，所述衬底1为N型掺杂，所述外延层2为N型掺杂，在其他实施方式中，若所述衬底1为P型掺杂，所述外延层2为P型掺杂。在本实施方式中，所述外延层2的掺杂离子具体为磷离子。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良，同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。
进一步的，所述沟槽3的形成过程可以包括：在所述外延层2表面生长刻蚀阻挡层，在所述刻蚀阻挡层的阻挡下在所述外延层2上形成沟槽3，具体可以通过淀积或高温氧化工艺在所述外延层2上表面形成刻蚀阻挡层，然后在刻蚀阻挡层上形成光刻胶层，之后采用具有所述沟槽3图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述沟槽3图形的光刻胶层。以具有所述沟槽3图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在所述刻蚀阻挡层上刻蚀形成所述沟槽3的图形开口。然后以具有所述沟槽3图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被所述刻蚀阻挡层覆盖的所述外延层2区域，进而形成所述沟槽3，此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。更具体的，所述刻蚀阻挡层的材质为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。
在本实施方式中，所述沟槽3的数量为三个。所述沟槽3可以为直角沟槽或者倾斜沟槽，在本实施方式中，所述沟槽3为直角沟槽，其截面形状为矩形，当所述沟槽为多个时，所述沟槽3的形状、大小及沟槽3的深度一致或不一致。在本发明的一些实施方式中，所述沟槽3的深度通常要略超过所述功率器件的主结的深度，其深度根据器件的要求来定，在此不做过多的限定。以600V的器件为例，主结深度通常在5-6um之间，则对应沟槽3的深度通常在8-9um之间，当所述沟槽3的数量为多个时，相邻的两个沟槽3的之间的间距通常在5-8um之间。优选的，在本实施方式中，该步骤所使用的刻蚀方法具体为为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，相对于湿法刻蚀，干法刻蚀具有易实现自动化、处理过程未引入污染、清洁度高等优点，进一步保证了器件的性能。
请参照附图4，执行步骤S02：在所述沟槽3侧壁及底部形成第二导电类型的注入区4；具体的，通过离子注入工艺在所述沟槽3侧壁及底部形成第二导电类型的注入区4，其中，离子注入工艺是利用高能粒子轰击掺杂的杂质原子或分子，使之电离，再加速到一定能量，使其直接射入硅片内部，然后经过退火使杂质激活，达到掺杂的目的，离子注入能保证结深的一致性、重复性，从而确保器件参数的一致性，通常情况下，在离子注入前一般干氧氧化在所述外延层表面形成一层大约1000A的氧化层，氧化层可以减少离子注入时对硅片的损伤，主要起屏蔽作用；同时离子注入后杂质在硅中的分布式高斯分布，即注入至表面一段距离后留在硅片中，为了使得硅片表面的杂质浓度最高，在离子注入前淀积一层氧化层，就可以使得浓度最高处在硅的表面。
在本实施方式中，本步骤形成的所述注入区4的注入离子为P型离子，具体为硼离子，当然在其他实施方式中还可以为铟、镓等三价元素，所述注入区4的P型离子的注入剂量在2E13-5E13/cm2之间，注入能量在30-50KeV之间。
请参照附图5，执行步骤S03：在所述注入区4表面形成第一隔离层5；具体的，所述第一隔离层5的厚度在3000-5000A之间，所述第一隔离层5的材质为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述第一隔离层5通过淀积工艺形成于所述注入区4表面，淀积工艺是一种重要的工艺，目前已发展为物理气相淀积和化学气相淀积两个主要的方向。金属的淀积技术通常是物理性质的，属于物理气相淀积，而半导体层和绝缘层的淀积工艺通常属于化学气相淀积。在本实施方式中，所述第一隔离层5采用化学气相淀积法形成，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的外延生长法。
请参照附图6，执行步骤S04：在所述沟槽3底部的第一隔离层5上方淀积第一导电类型的埋层6；所述埋层6的形成方式同样是通过淀积工艺形成，在本实施方式中，具体采用化学汽相淀积工艺形成。通过化学气相淀积工艺在所述沟槽3内淀积重掺杂的多晶硅，并完成多晶硅的回刻，使所述多晶硅变为想要的厚度，进而形成所述埋层6。在本实施方式中，所述埋层6的掺杂类型为N型重掺杂，掺杂离子为磷离子，当然，在其他实施方式中，还可以为砷离子。可以理解，通过形成所述埋层6，在所述功率器件反偏电压较低时，由于所述沟槽3内下方有所述重掺杂的所述埋层6，在外侧可以吸引大量的空穴，从而扩展外侧的所述注入区4的耗尽层宽度，实现耐压。
请参照附图7，执行步骤S05：在所述埋层6上表面形成第二隔离层7；具体的，所述第二隔离层7的厚度在3000-5000A之间，所述第二隔离层7的材质为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述第二隔离层7可以通过淀积工艺或氧化工艺形成于所述埋层6表面，在本实施方式中，所述第二隔离层7可以通过氧化工艺形成于所述埋层6表面，氧化工艺将所述埋层6表面与含有氧化物质的气体，例如水汽和氧气在高温下进行化学反应，而在埋层6表面产生一层致密的二氧化硅薄膜。在本实施方式中，所述氧化工艺的温度通常在700-800°之间。
请参照附图8，执行步骤S06：在所述第二隔离层7上方淀积第一导电类型的多晶硅层8，以将所述沟槽3填满。所述多晶硅层8的形成方式同样是通过淀积工艺形成，在本实施方式中，具体采用化学汽相淀积工艺形成。通过化学气相淀积工艺在所述沟槽3内淀积重掺杂的多晶硅，并完成多晶硅的回刻，使所述多晶硅变为想要的厚度，进而形成所述多晶硅层8。在本实施方式中，所述多晶硅层8的掺杂类型为N型重掺杂，掺杂离子为磷离子，当然，在其他实施方式中，还可以为砷离子。
请参照附图9，执行步骤S07：在所述外延层2表面形成第三隔离层9，所述第三隔离层9覆盖所述外延层2及所述多晶硅层8的上表面。具体的，所述第三隔离层9的厚度在12000-15000A之间，所述第三隔离层9的材质为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述第三隔离层9通过淀积工艺形成于所述外延层2表面，淀积工艺是一种重要的工艺，目前已发展为物理气相淀积和化学气相淀积两个主要的方向。金属的淀积技术通常是物理性质的，属于物理气相淀积，而半导体层和绝缘层的淀积工艺通常属于化学气相淀积。在本实施方式中，所述第三隔离层9采用化学气相淀积的方法形成，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的外延生长法。
请参阅附图10，进一步的，在所述外延层2表面形成第三隔离层9后，所述方法还包括：形成第二导电类型的主结10，所述主结10形成于所述沟槽3与所述功率器件的有源区之间，所述主结的一端与所述沟槽3的一侧的注入区4连接，其中，当所述沟槽3的数量为多个时，所述主结10与最靠近所述功率器件有源区的沟槽3的一侧的注入区4连接。需要知道的是，所述终端结构环绕设置于功率器件有源区的外围，需要知道的是，功率器件的耐压能力主要取决于器件结构中特定PN结的反偏击穿电压，为了得到一定的电流能力，通常由很多的元胞并联组成，在器件反向耐压时，由于元胞和元胞之间的横向电场相互抵消，因为击穿一般不会发生在元胞内部，但是最外面的元胞会由于电场集中而发生击穿。因此就需要特定的结构来降低电场从而提高击穿电压，这些特殊结构为所述终端结构，所述有源区距离所述终端结构最近的阱区即为所述主结10。所述主结10承担了功率器件最主要的击穿电压，通过增加所述终端结构以分担击穿电压，以减少功率器件被击穿可能性。在本实施方式中，所述主结10与相邻的沟槽3一侧侧壁的第二导电类型的注入区4连接到一起，以防止反偏时提前击穿的问题出现。
请参阅图11，进一步的，在形成所述第二导电类型的主结10之前或之后，所述方法还包括：形成器件的有源区，其中，所述有源区为半导体硅片上做有源器件的区域，所述有源区按照传统工艺形成，其具体结构和工艺流程以本领域技术人员的惯用技术手段为准，在此不一一赘述。需要知道的是，在所述外延层2表面形成第三隔离层9后，在形成所述第二导电类型的主结10之前或之后，所述方法还包括：在所述第三隔离层9上形成至少一个与所述沟槽3一一对应的接触孔；在所述第三隔离层9及所述介质孔内形成金属层11，所述金属层11与所述功率器件的源极连接且通过所述接触孔与对应沟槽3的所述多晶硅层8电连接。可以理解，本申请通过将所述多晶硅层8与所述源极的电位连接，当反偏电压较高时，所述多晶硅层8与所述源极电相连，此时在外侧可以感应出大量的空穴，大大提高单个结构的表面击穿，从而实现整个终端结构的高耐压，大大降低终端结构占用芯片的面积，节省器件成本。
请再次参阅图2，本发明实施例提供一种功率器件终端结构，包括：第一导电类型的外延层；至少一个形成于所述外延层内的沟槽；形成于所述沟槽侧壁及底部的外延层区域内的第二导电类型的注入区；形成于所述注入区表面的第一隔离层；形成于所述沟槽底部的第一隔离层上方的第一导电类型的埋层；形成于所述埋层上表面形成第二隔离层；形成于所述第二隔离层上的第一导电类型的多晶硅层，所述埋层、第二隔离层及所述多晶硅层一同将所述沟槽填满；形成在所述外延层表面的第三隔离层。
可以理解，本发明通过在终端结构引入沟槽结构，同时在沟槽内填充重掺杂埋层，从而大大提高单个结构的耐压，在同样的器件耐压要求下，所述功率器件的终端结构占用芯片的面积更小，器件成本低，提升器件竞争力。
还需要说明的是，本发明中实施例中，所述功率器件具体为VDMOS(VerticalDouble Diffusion Metal Oxide Semiconductor，沟槽型垂直双扩散金属氧化物半导体晶体管)。在其他实施例中，所述功率器件还可以为IGBT(Insulated Gate BipolarTransistor，双极型绝缘栅场效应晶体管)、SCR(晶闸管，Silicon Controlled Rectifier)等器件，在此不做限定。
请再次参阅图3，进一步的，所述外延层2为N型轻掺杂外延层，通过外延工艺形成于衬底1上，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本实施方式中，所述衬底1为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底1为N型轻掺杂衬底，其掺杂浓度在5E11-8E13/cm3之间，其掺杂离子具体为磷离子。在本实施方式中，所述外延层2的厚度与浓度与器件的耐压密切相关，其厚度在5-10um之间。优选的，所述外延层2通过工艺较为简单的同质外延形成，即所述外延层2的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述外延层2的材料也为硅。所述外延层2的掺杂类型与所述衬底1的掺杂类型相同，在本实施方式中，所述衬底1为N型掺杂，所述外延层2为N型掺杂，在其他实施方式中，若所述衬底1为P型掺杂，所述外延层2为P型掺杂。在本实施方式中，所述外延层2的掺杂离子具体为磷离子。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良，同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。
进一步的，所述沟槽3的形成过程可以包括：在所述外延层2表面生长刻蚀阻挡层，在所述刻蚀阻挡层的阻挡下在所述外延层2上形成沟槽3，具体可以通过淀积或高温氧化工艺在所述外延层2上表面形成刻蚀阻挡层，然后在刻蚀阻挡层上形成光刻胶层，之后采用具有所述沟槽3图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述沟槽3图形的光刻胶层。以具有所述沟槽3图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在所述刻蚀阻挡层上刻蚀形成所述沟槽3的图形开口。然后以具有所述沟槽3图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被所述刻蚀阻挡层覆盖的所述外延层2区域，进而形成所述沟槽3，此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。更具体的，所述刻蚀阻挡层的材质为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。
在本实施方式中，所述沟槽3的数量为三个。所述沟槽3可以为直角沟槽或者倾斜沟槽，在本实施方式中，所述沟槽3为直角沟槽，其截面形状为矩形，当所述沟槽为多个时，所述沟槽3的形状、大小及沟槽3的深度一致或不一致。在本发明的一些实施方式中，所述沟槽3的深度通常要略超过所述功率器件的主结的深度，其深度根据器件的要求来定，在此不做过多的限定。以600V的器件为例，主结深度通常在5-6um之间，则对应沟槽3的深度通常在8-9um之间，当所述沟槽3的数量为多个时，相邻的两个沟槽3的之间的间距通常在5-8um之间。优选的，在本实施方式中，该步骤所使用的刻蚀方法具体为为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，相对于湿法刻蚀，干法刻蚀具有易实现自动化、处理过程未引入污染、清洁度高等优点，进一步保证了器件的性能。
请再次参阅图4，进一步的，本发明实施例可通过离子注入工艺在所述沟槽3侧壁及底部形成第二导电类型的注入区4，其中，离子注入工艺是利用高能粒子轰击掺杂的杂质原子或分子，使之电离，再加速到一定能量，使其直接射入硅片内部，然后经过退火使杂质激活，达到掺杂的目的，离子注入能保证结深的一致性、重复性，从而确保器件参数的一致性，通常情况下，在离子注入前一般干氧氧化在所述外延层表面形成一层大约1000A的氧化层，氧化层可以减少离子注入时对硅片的损伤，主要起屏蔽作用；同时离子注入后杂质在硅中的分布式高斯分布，即注入至表面一段距离后留在硅片中，为了使得硅片表面的杂质浓度最高，在离子注入前淀积一层氧化层，就可以使得浓度最高处在硅的表面。在本发明实施例中，本步骤形成的所述注入区4的注入离子为P型离子，具体为硼离子，当然在其他实施方式中还可以为铟、镓等三价元素，所述注入区4的P型离子的注入剂量在2E13-5E13/cm2之间，注入能量在30-50KeV之间。
请再次参阅图5，进一步的，所述第一隔离层5的厚度在3000-5000A之间，所述第一隔离层5的材质为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述第一隔离层5通过淀积工艺形成于所述注入区4表面，淀积工艺是一种重要的工艺，目前已发展为物理气相淀积和化学气相淀积两个主要的方向。金属的淀积技术通常是物理性质的，属于物理气相淀积，而半导体层和绝缘层的淀积工艺通常属于化学气相淀积。在本实施方式中，所述第一隔离层5采用化学气相淀积的方法形成，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的外延生长法。
请再次参阅图6，进一步的，所述埋层6的形成方式同样是通过淀积工艺形成，在本实施方式中，具体采用化学汽相淀积工艺形成。通过化学气相淀积工艺在所述沟槽3内淀积重掺杂的多晶硅，并完成多晶硅的回刻，使所述多晶硅变为想要的厚度，进而形成所述埋层6。在本实施方式中，所述埋层6的掺杂类型为N型重掺杂，掺杂离子为磷离子，当然，在其他实施方式中，还可以为砷离子。可以理解，通过形成所述埋层6，在所述功率器件反偏电压较低时，由于所述沟槽3内下方有所述重掺杂的所述埋层6，在外侧可以吸引大量的空穴，从而扩展外侧的所述注入区4的耗尽层宽度，实现耐压。
请再次参阅附图7，进一步的，所述第二隔离层7的厚度在3000-5000A之间，所述第二隔离层7的材质为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述第二隔离层7可以通过淀积工艺或氧化工艺形成于所述埋层6表面，在本实施方式中，所述第二隔离层7可以通过氧化工艺形成于所述埋层6表面，氧化工艺将所述埋层6表面与含有氧化物质的气体，例如水汽和氧气在高温下进行化学反应，而在埋层6表面产生一层致密的二氧化硅薄膜。在本实施方式中，所述氧化工艺的温度通常在700-800°之间。
请再次参阅图8，进一步的，所述多晶硅层8的形成方式同样是通过淀积工艺形成，在本实施方式中，具体采用化学汽相淀积工艺形成。通过化学气相淀积工艺在所述沟槽3内淀积重掺杂的多晶硅，并完成多晶硅的回刻，使所述多晶硅变为想要的厚度，进而形成所述多晶硅层8。在本实施方式中，所述多晶硅层8的掺杂类型为N型重掺杂，掺杂离子为磷离子，当然，在其他实施方式中，还可以为砷离子。
请再次参阅图9，所述第三隔离层9的厚度在12000-15000A之间，所述第三隔离层9的材质为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述第三隔离层9通过淀积工艺形成于所述外延层2表面，淀积工艺是一种重要的工艺，目前已发展为物理气相淀积和化学气相淀积两个主要的方向。金属的淀积技术通常是物理性质的，属于物理气相淀积，而半导体层和绝缘层的淀积工艺通常属于化学气相淀积。在本实施方式中，所述第三隔离层9采用化学气相淀积的方法形成，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的外延生长法。
请再次参阅图2及图11，进一步的，所述功率器件终端结构还包括形成在所述第三隔离层9上的至少一个与所述沟槽3一一对应的接触孔以及形成在所述第三隔离层及所述介质孔内的金属层11，所述金属层与所述功率器件的源极连接且通过所述接触孔与对应沟槽3的所述多晶硅层8电连接。可以理解，本申请通过将所述多晶硅层8与所述源极的电位连接，当反偏电压较高时，所述多晶硅层8与所述源极电相连，此时在外侧可以感应出大量的空穴，大大提高单个结构的表面击穿，从而实现整个终端结构的高耐压，大大降低终端结构占用芯片的面积，节省器件成本。
请再次参阅图2及图10，进一步的，所述主结的一端与所述沟槽3的一侧的注入区4连接，其中，当所述沟槽3的数量为多个时，所述主结10与最靠近所述功率器件有源区的沟槽3的一侧的注入区4连接。需要知道的是，所述终端结构环绕设置于功率器件有源区的外围，需要知道的是，功率器件的耐压能力主要取决于器件结构中特定PN结的反偏击穿电压，为了得到一定的电流能力，通常由很多的元胞并联组成，在器件反向耐压时，由于元胞和元胞之间的横向电场相互抵消，因为击穿一般不会发生在元胞内部，但是最外面的元胞会由于电场集中而发生击穿。因此就需要特定的结构来降低电场从而提高击穿电压，这些特殊结构为所述终端结构，所述有源区距离所述终端结构最近的阱区即为所述主结10。所述主结10承担了功率器件最主要的击穿电压，通过增加所述终端结构以分担击穿电压，以减少功率器件被击穿可能性。在本实施方式中，所述主结10与相邻的沟槽3一侧侧壁的第二导电类型的注入区4连接到一起，以防止反偏时提前击穿的问题出现。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种功率器件终端结构的制作方法，其特征在于，所述方法包括：
在第一导电类型的外延层上表面形成至少一个沟槽；
在所述沟槽侧壁及底部形成第二导电类型的注入区；
在所述注入区表面形成第一隔离层；
在所述沟槽底部的第一隔离层上方淀积第一导电类型的埋层；
在所述埋层上表面形成第二隔离层；
在所述第二隔离层上方淀积第一导电类型的多晶硅层，以将所述沟槽填满；
在所述外延层表面形成第三隔离层。
2.如权利要求1所述的功率器件终端结构的制作方法，其特征在于，所述埋层及所述多晶硅层的掺杂方式为重掺杂。
3.如权利要求1所述的功率器件终端结构的制作方法，其特征在于，在所述外延层表面形成第三隔离层后，所述方法还包括：
在所述第三隔离层上形成至少一个与所述沟槽一一对应的接触孔；
在所述第三隔离层及所述介质孔内形成金属层，所述金属层与所述功率器件的源极连接且通过所述接触孔与对应沟槽的所述多晶硅层电连接。
4.如权利要求1所述的功率器件终端结构的制作方法，其特征在于，在所述外延层表面形成第三隔离层后，所述方法还包括：形成第二导电类型的主结，所述主结形成于所述沟槽与所述功率器件的有源区之间，所述主结的一端与所述沟槽的一侧的注入区连接。
5.如权利要求1所述的功率器件终端结构的制作方法，其特征在于，所述沟槽的深度在7-10um之间。
6.一种功率器件终端结构，其特征在于，包括：
第一导电类型的外延层；
至少一个形成于所述外延层内的沟槽；
形成于所述沟槽侧壁及底部的外延层区域内的第二导电类型的注入区；
形成于所述注入区表面的第一隔离层；
形成于所述沟槽底部的第一隔离层上方的第一导电类型的埋层；
形成于所述埋层上表面形成第二隔离层；
形成于所述第二隔离层上的第一导电类型的多晶硅层，所述埋层、第二隔离层及所述多晶硅层一同将所述沟槽填满；
形成在所述外延层表面的第三隔离层。
7.如权利要求6所述的功率器件终端结构，其特征在于，所述埋层及所述多晶硅层的掺杂方式为重掺杂。
8.如权利要求6所述的功率器件终端结构，其特征在于，还包括形成在所述第三隔离层上的至少一个与所述沟槽一一对应的接触孔以及形成在所述第三隔离层及所述介质孔内的金属层，所述金属层与源极连接且通过所述接触孔与对应沟槽的所述多晶硅层电连接。
9.如权利要求6所述的功率器件终端结构，其特征在于，所述功率器件的主结的一端与所述沟槽的一侧的注入区连接。
10.如权利要求6所述的功率器件终端结构，其特征在于，所述沟槽的深度在7-10um之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811086830.5A CN109192667A (zh) | 2018-09-18 | 2018-09-18 | 一种功率器件终端结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811086830.5A CN109192667A (zh) | 2018-09-18 | 2018-09-18 | 一种功率器件终端结构及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109192667A true CN109192667A (zh) | 2019-01-11 |
Family
ID=64911825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811086830.5A Withdrawn CN109192667A (zh) | 2018-09-18 | 2018-09-18 | 一种功率器件终端结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109192667A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023125145A1 (zh) * | 2021-12-31 | 2023-07-06 | 无锡华润上华科技有限公司 | 具有结型场板的dmos器件及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080001217A1 (en) * | 2006-07-03 | 2008-01-03 | Nec Electronics Corporation | Semiconductor device having superjunction structure and method for manufacturing the same |
| CN103151380A (zh) * | 2013-02-02 | 2013-06-12 | 张家港凯思半导体有限公司 | 一种沟槽型半导体功率器件及其制造方法和终端保护结构 |
| US20160043192A1 (en) * | 2014-08-08 | 2016-02-11 | Alpha And Omega Semiconductor Incorporated | Method of forming sgt mosfets with improved termination breakdown voltage |
| US20170012136A1 (en) * | 2015-07-07 | 2017-01-12 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
-
2018
- 2018-09-18 CN CN201811086830.5A patent/CN109192667A/zh not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080001217A1 (en) * | 2006-07-03 | 2008-01-03 | Nec Electronics Corporation | Semiconductor device having superjunction structure and method for manufacturing the same |
| CN103151380A (zh) * | 2013-02-02 | 2013-06-12 | 张家港凯思半导体有限公司 | 一种沟槽型半导体功率器件及其制造方法和终端保护结构 |
| US20160043192A1 (en) * | 2014-08-08 | 2016-02-11 | Alpha And Omega Semiconductor Incorporated | Method of forming sgt mosfets with improved termination breakdown voltage |
| US20170012136A1 (en) * | 2015-07-07 | 2017-01-12 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023125145A1 (zh) * | 2021-12-31 | 2023-07-06 | 无锡华润上华科技有限公司 | 具有结型场板的dmos器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10263082B2 (en) | Semiconductor device having a gate electrode formed inside a trench | |
| JP2009004668A (ja) | 半導体装置 | |
| CN108122970A (zh) | 半导体器件、rc-igbt和制造半导体器件的方法 | |
| CN106876256B (zh) | SiC双槽UMOSFET器件及其制备方法 | |
| US20120286324A1 (en) | Manufacturing method for insulated-gate bipolar transitor and device using the same | |
| JP2002368216A (ja) | 半導体素子及びその製造方法 | |
| CN109326647A (zh) | 一种vdmos器件及其制作方法 | |
| CN111048580A (zh) | 一种碳化硅绝缘栅双极晶体管及其制作方法 | |
| US10686051B2 (en) | Method of manufacturing power semiconductor device | |
| CN108010964B (zh) | 一种igbt器件及制造方法 | |
| JP2007243092A (ja) | 半導体装置とその製造方法 | |
| CN109461767A (zh) | 一种超结结构及其制作方法 | |
| CN109119342A (zh) | 一种功率器件及其制备方法 | |
| CN109192667A (zh) | 一种功率器件终端结构及其制作方法 | |
| CN106876471B (zh) | 双槽umosfet器件 | |
| CN109087942A (zh) | 一种沟槽型三极管及其制作方法 | |
| CN110085669A (zh) | 一种三极管及其制作方法 | |
| CN109037309A (zh) | 一种功率器件终端结构及其制作方法 | |
| CN109585533A (zh) | 一种功率器件终端结构及其制作方法 | |
| GB2588663A (en) | Semiconductor device and method of manufacturing thereof | |
| CN109860056A (zh) | 一种vdmos器件及其制作方法 | |
| CN109411529B (zh) | 一种具有超结结构的功率器件及其制作方法 | |
| CN106847899A (zh) | 用于可重构偶极子天线的GaAs/Ge/GaAsSPiN二极管串的制备方法 | |
| KR101916936B1 (ko) | 전력 반도체 소자의 제조방법 | |
| CN109755295A (zh) | 功率器件芯片及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WW01 | Invention patent application withdrawn after publication |
Application publication date: 20190111 |
|
| WW01 | Invention patent application withdrawn after publication |