CN109037309A - 一种功率器件终端结构及其制作方法 - Google Patents
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Abstract
本发明涉及一种功率器件终端结构的制作方法，所述方法包括：在N型外延层上形成具有至少一个注入窗口的第一隔离层；以所述第一隔离层为掩膜，在所述外延层上表面形成与所述注入窗口相对应的P型注入区，所述注入区包括至少一个第一注入区；在所述注入窗口的侧壁上形成侧墙；在所述注入窗口内的填充第二隔离层；去除所述第一隔离层及所述侧墙，保留所述第二隔离层；通过高温氧化工艺，以在所述外延层未被所述第二隔离层覆盖的上表面形成第一氧化层，同时使所述第一注入区的掺杂离子扩散形成第一扩散区，所述第一扩散区包括场限环区以及形成于所述场限环区两侧的第一扩展区。所述终端结构耐压性能高，器件成本低。
Description
技术领域
本发明涉及半导体技术领域，具体的说是一种功率器件终端结构及其制作方法。
背景技术
功率半导体器件，为了得到一定的电流能力，往往是由若干元胞并联而成。由于元胞与元胞之间相互之间形成耗尽，因而不容易发生击穿。但是边缘元胞(又称过渡区或主结)由于耗尽层边缘的曲率半径小，造成电场线密集，它的电场强度远高于体内，因而击穿电压会远低于体内，击穿首先会发生在边缘元胞的表面。因此要采取特殊结构保护边缘元胞不提前击穿，以提高器件击穿电压，这些特殊结构就被称为终端结构。终端结构的作用就是减小边缘元胞承受的电场强度，从而提高边缘元胞的击穿电压，即提高了整个器件的击穿电压。
目前常用的终端结构为场限环和场板的组合结构，对于场限环的设计，主要考虑的是场限环的个数、间距等。通常来说，耐压会随着场限环个数的增加而上升，但是，场限环数目的增多也会增大所占的芯片面积，即会增加芯片的成本。因此，如何在不增加场限环个数，不增加芯片面积的情况下，提高耐压，即提高芯片面积的利用效率就成了关注的问题。
发明内容
本发明实施例提供了一种功率器件的终端结构及其制作方法，可以在不增加芯片面积的前提下提高器件的耐压。
第一方面，本发明实施例提供了一种功率器件终端结构，所述功率器件终端结构包括至少一个形成于N型外延层表面区域的第一扩散区以及形成于每个所述第一扩散区两侧的第一氧化层，所述第一扩散区包括P型场限环区以及邻接于所述场限环区两侧的P型第一扩展区，所述第一扩展区的掺杂浓度高于所述场限环区。
第二方面，本发明又一实施例提供了一种功率器件终端结构的制作方法，所述方法包括：在N型外延层上形成具有至少一个注入窗口的第一隔离层；以所述第一隔离层为掩膜，在所述外延层上表面形成与所述注入窗口相对应的P型注入区，所述注入区包括至少一个第一注入区；在所述注入窗口的侧壁上形成侧墙；在所述注入窗口内的填充第二隔离层；去除所述第一隔离层及所述侧墙，保留所述第二隔离层；通过高温氧化工艺，以在所述外延层未被所述第二隔离层覆盖的上表面形成第一氧化层，同时使所述第一注入区的掺杂离子扩散形成第一扩散区，所述第一扩散区包括场限环区以及形成于所述场限环区两侧的第一扩展区。
可以理解，本发明通过在所述场限环区两侧形成所述第一扩展区，可以有效的降低电场的表面曲率效应，提高单个场限环区的耐压，从而提高芯片单位面积内的耐压，提升器件性能，降低器件成本。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
构成本发明的一部分附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明书用于解释本发明，并不构成对不让你发明的不当限定。
图1是本发明实施例提出的制作功率器件终端结构的方法的流程示意图；
图2是本发明实施例提出的功率器件终端结构的剖面结构示意图；
图3至图10是本发明实施例提出的制作功率器件终端结构的方法的剖面结构示意图；
附图标记说明：1、外延层；a1、第二氧化层；2、第一隔离层；3、注入窗口；4、注入区；a3、第三氧化层；5、侧墙；6、第二隔离层；7、第一扩散区；71、场限环区；72、第一扩展区；8、第二扩散区；81、主结区；82、第二扩展区；9、第一氧化层。
具体实施方式
为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明中的具体含义。
请参阅图1及图2，一种功率器件终端结构的制作方法，所述方法包括：
步骤S01：在N型外延层1上形成具有至少一个注入窗口3的第一隔离层2；
步骤S02：以所述第一隔离层2为掩膜，在所述外延层1上表面形成与所述注入窗口3相对应的P型注入区3，所述注入区3包括至少一个第一注入区41；
步骤S03：在所述注入窗口3的侧壁上形成侧墙5；
步骤S04：在所述注入窗口3内的填充第二隔离层6；
步骤S05：去除所述第一隔离层2及所述侧墙5，保留所述第二隔离层6；
步骤S06：通过高温氧化工艺，以在所述外延层1未被所述第二隔离层6覆盖的上表面形成第一氧化层9，同时使所述第一注入区41的掺杂离子扩散形成第一扩散区7，所述第一扩散区7包括场限环区71以及形成于所述场限环区71两侧的第一扩展区72。
可以理解，本发明通过在所述场限环区71两侧形成所述第一扩展区72，可以有效的降低电场的表面曲率效应，提高单个场限环区71的耐压，从而提高芯片单位面积内的耐压，提升器件性能，降低器件成本。
下面参照附图，对上述形成所述三极管的方法加以详细阐述。
请参照附图3及图4，执行步骤S01：在N型外延层1上形成具有至少一个注入窗口3的第一隔离层2；具体的，所述外延层1为N型轻掺杂外延层1，通过外延工艺形成于硅衬底上，所述硅衬底作为功率器件的载体，主要起到支撑的作用。在本实施方式中，所述外延层1的材质为硅，硅为最常见、低廉且性能稳定的半导体材料，在本实施方式中，所述外延层1的材料与所述衬底的材料相同，所述外延层1的掺杂离子具体为磷离子，在其他实施方式中，所述外延层1的掺杂离子还可为砷或锑等离子。在本实施方式中，所述注入窗口3的数量为3，在其他实施例中，所述注入窗口3的数量可根据器件要求来定，在此不做过多的限制。
更具体的，在N型外延层1上形成具有至少一个注入窗口3的第一隔离层2具体包括：在所述外延层1上通过化学气相淀积法淀积形成第二氧化层；通过光刻及刻蚀工艺，在所述氧化层上形成多个所述注入窗口3，以形成所述第一隔离层2。
所述第一隔离层2可以通过高温氧化工艺或化学气相淀积法形成于所述外延层1的上表面，在本实施方式中，所述第一隔离层2优选为通过化学汽相淀积方法形成于所述外延层1表面，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的外延生长法，均匀性，重复性好，且台阶覆盖性优良。所述第一隔离层2的材质为氧化硅，厚度通常为1500-2000A。
所述注入窗口3通过光刻及刻蚀工艺形成，当所述注入窗口为多个时，多个所述注入窗口3的宽度可以相同也不同，在本实施方式中，所述注入窗口3包括一个具有第一宽度的注入窗口3以及两个具有第二宽度的注入窗口3，所述第一宽度在6-12um之间，所述第二宽度在4-5um之间。
请参照图5，步骤S02：以所述第一隔离层2为掩膜，在所述外延层1上表面形成与所述注入窗口3相对应的P型注入区3，所述注入区3包括至少一个第一注入区41；具体的，所述第一注入区41用于形成后续的场限环，俯视时，所述第一注入区41呈环状的形成在所述外延层1的上表面。当所述第一注入区41为多个时，所述第一注入区41呈环状间隔分布所述外延层1表面区域内。进一步的，在本发明的一些实施方式中，所述注入区3还可以包括第二注入区42，所述第二注入区42用于形成后续的主结区，所述第二注入区42位于靠近器件有源区的一侧，所述第一注入区41位于所述第二注入区42远离所述有源区一侧的外延层1表面区域，可以理解，同时形成于所述第一注入区41及所述第二注入区42，可以减少器件后续的注入次数，有利用节约成本。当然，在本发明的其他实施例中，在后续的所述注入区3可以全部为所述第一注入区41，对此不做限定。另外，在在本发明的一些实施方式中，所述注入区3的掺杂离子为硼离子，在其他实施方式中，其掺杂离子还可以为铟或镓离子等三价离子。
请参照图6及图7，步骤S03：在所述注入窗口3的侧壁上形成侧墙5；具体的，在所述注入窗口3的侧壁上形成侧墙5具体包括：在所述第一隔离层2上表面及所述多个注入窗口3的侧壁及底部淀积第三氧化层；通过回刻工艺，去除所述第一隔离层2上表面及所述多个注入窗口3底部的所述第三氧化层，保留的第三氧化层为所述侧墙5。所述第三氧化层的厚度或所述侧墙5的宽度在2000-3000A之间，在本实施方式中，所述第三氧化层或侧墙5的材质为氧化硅，在其他实施例中，所述第三隔离层及所述侧墙5的材质还可以为氮氧化硅或硅酸盐玻璃等。
请参照图8，步骤S04：在所述注入窗口3内的填充第二隔离层6；具体的，所述第二隔离层6可以为氮化硅或者氧化铝，在本实施方式中，所述第二隔离层6的材质为氮化硅，其厚度在1500-2000A之间，在所述注入窗口3内填充氮化硅后，在工艺的过程中难以避免的一些情况中，氮化硅材料可能会在所述注入窗口3射出成型，因此，在所述注入窗口3内填充氮化硅后，还需完成氮化硅刻蚀，以去除位于所述注入窗口3外的氮化硅材料，保留注入窗口3内的氮化硅材料并使搜书注入窗口3内的氮化硅材料保持一个平整的表面，进而形成所述第二隔离层6。
请参照图9，步骤S05：去除所述第一隔离层2及所述侧墙5，保留所述第二隔离层6；具体的，去除所述第一隔离层2及所述侧墙5的方式可以为干法刻蚀或湿法刻蚀，在本实施方式中，优选为湿法刻蚀，湿法刻蚀是一种将刻蚀材料浸泡在腐蚀液内进行腐蚀的技术，具有优良的选择性，操作简单且成本低。还需注意的是，所述第二隔离层6并未将所述注入区3上方完全覆盖，所述注入区3两侧均保留了一部分暴漏区域。
请参照图10，步骤S06：通过高温氧化工艺，以在所述外延层1未被所述第二隔离层6覆盖的上表面形成第一氧化层9，同时使所述第一注入区41的掺杂离子扩散形成第一扩散区7，所述第一扩散区7包括场限环区71以及形成于所述场限环区71两侧的第一扩展区72；进一步的，所述高温氧化工艺还可以使所述第二注入区42的掺杂离子扩散形成第二扩散区8，所述第二扩散区8包括主结区81以及形成于所述主结区81的第二扩展区82。具体的，做所述高温氧化时的温度在1100-1150℃之间，高温氧化的时间视器件设计而定。通常所述第一氧化层9的厚度与器件的击穿电压相关，击穿电压越高，所需的所述第一氧化层9越厚。应该知道的是，由于所述注入区3的上表面部分覆盖有所述第二隔离层6，因此在所述注入区3被覆盖的区域无法形成所述第一氧化层9，而所述注入区3未被所述第二隔离区覆盖的表面区域在所述第一氧化层9的形成过程中，会向所述第二隔离区方向延伸，进而形成类似的尖角状氧化层，所述隔离区及所述第一扩散区7或第二扩散区8与所述第一氧化层9的尖角区域相接触。还应当知道的是，在对所述外延层1表面进行高温氧化时，所述注入区3的杂质会在所述外延层1内扩散，同时，由于所述第一氧化层9对P型掺杂的吸附以及N型杂质的排斥作用，在本实施方式中，具体为氧化硅的的吸硼排磷作用，所述第一注入区41或所述第二注入区42的杂质会向所述第一氧化层9下方扩散，在所述第一氧化层9下方汇聚形成第一扩展区72或第二扩展区82。可以理解，通过形成所述第一扩展区72，可有效的降低场限环区71右侧表面的电场曲率，提高单个所述场限环区71的击穿电压。可以知道的是，所述第一扩展区72与所述第一扩散区7仅通过一次注入形成，有效的降低了器件制作成本和时间，除此之外，在氧化工艺的过程中，所述第一氧化层9的下表面低于所述外延层1的上表面，因此，所述第一氧化层9的下表面未经过任何工艺过程，因此表面态更加良好，受电场表面曲率效应的影响更少，耐压提高。更具体的，所述场限环区71及所述第一扩展区72的掺杂浓度的掺杂离子为硼离子，其中，所述场限环区71掺杂浓度在1E15-2E15/cm3之间，所述第一扩展区72的掺杂浓度在2E15-4E15/cm3之间。
请再次参阅图2，进一步的，在形成所述场限环区71及所述第一扩展区72之后，将采用传统的湿法刻蚀及干法刻蚀工艺将所述第二隔离层6去除，最后按传统工艺完成器件即可，其具体工艺为本领域技术人员的惯用技术手段，在此不一一赘述。其中，本发明实施例中所述的功率器件包括功率二极管、IGBT(Insulated Gate Bipolar Transistor，双极型绝缘栅场效应晶体管)、MOS(metal-oxide-semico nductor，场效应晶体管)、SCR(晶闸管，Silicon Controlled Rectifier)等器件。
应当说明的是，所述注入区3可以仅包括用于形成后续场限环区及所述第一扩展区71的第一注入区41，也可以进一步包括一个用于形成后续主结区81及所述第二扩展区的所述第二注入区42，也就是说，所述场限环区71可以与所述主结区81共同注入形成，也可以单独注入形成。在本实施方式中，所述注入区3包括两个所述第一注入区41及一个所述第二注入区42，可以理解的是，本发明通过使所述场限环区71与所述主结区81共同注入形成，因此进一步的减少了器件对的注入工艺流程，进一步节约了制作成本。
请继续参阅图2，本发明实施例提供一种功率器件终端结构，包括：至少一个形成于N型外延层1表面区域的第一扩散区7以及形成于每个所述第一扩散区7两侧的第一氧化层9，所述第一扩散区7包括P型场限环区71以及邻接于所述场限环区71两侧的P型第一扩展区72，所述第一扩展区72的掺杂浓度高于所述场限环区71。
可以理解，本发明通过在所述场限环区71两侧形成所述第一扩展区72，可以有效的降低电场的表面曲率效应，提高单个场限环区71的耐压，从而提高芯片单位面积内的耐压，提升器件性能，降低器件成本。
进一步的，本发明实施例中所述的功率器件包括功率二极管、IGBT(InsulatedGate Bipolar Transistor，双极型绝缘栅场效应晶体管)、MOS(metal-oxide-semiconductor，场效应晶体管)、SCR(晶闸管，Silicon Controlled Rectifier)等器件。
进一步的，所述第一扩展区72及所述第二扩展区82呈环状的形成于所述外延层1表面区域内，其中，所述场限环区71掺杂浓度在1E15-2E15/cm3之间，所述第一扩展区72的掺杂浓度在2E15-4E15/cm3之间。所述第一扩展区72形成于所述场限环区71一体形成，所述第一扩展区72形成于所述第一扩展区72的两侧且在所述第一氧化层9下方汇聚形成，所述第一氧化层9通过对所述外延层1进行高温氧化工艺形成，因此，所述第一氧化层9的两侧具有尖角区域，所述第一扩散区7与所述第一氧化层9的尖角区域相接触。
进一步的，所述外延层1为N型轻掺杂外延层1，通过外延工艺形成于硅衬底上，所述硅衬底作为功率器件的载体，主要起到支撑的作用。在本实施方式中，所述外延层1的材质为硅，硅为最常见、低廉且性能稳定的半导体材料，在本实施方式中，所述外延层1通过工艺较为简单的同质外延工艺形成，即所述外延层1的材料与所述衬底的材料相同。在本实施方式中，所述外延层1的掺杂离子具体为磷离子，在其他实施方式中，所述外延层1的掺杂离子还可为砷或锑等离子。
进一步的，所述终端结构还包括第二扩展区82，所述第二扩展区82包括P型主结区81以及邻接于所述场限环区71两侧的P型第二扩展区82，具体的，所述第二扩展区82的掺杂浓度高于所述主结区81。在本实施方式中，所述主结区81的垂直于所述外延层1表面的面积大于所述场限环区71，且所述主结区81的数量为一，所述场限环区71的数量为二，在其他实施例中，所述场限环区71的数量可根据器件要求来定，在此不做过多的限制。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种功率器件终端结构的制作方法，其特征在于，所述方法包括：
在N型外延层上形成具有至少一个注入窗口的第一隔离层；
以所述第一隔离层为掩膜，在所述外延层上表面形成与所述注入窗口相对应的P型注入区，所述注入区包括至少一个第一注入区；
在所述注入窗口的侧壁上形成侧墙；
在所述注入窗口内的填充第二隔离层；
去除所述第一隔离层及所述侧墙，保留所述第二隔离层；
通过高温氧化工艺，以在所述外延层未被所述第二隔离层覆盖的上表面形成第一氧化层，同时使所述第一注入区的掺杂离子扩散形成第一扩散区，所述第一扩散区包括场限环区以及形成于所述场限环区两侧的第一扩展区。
2.根据权利要求1所述的制作方法，其特征在于，所述注入区还包括第二注入区，所述高温氧化工艺还使所述第二注入区的掺杂离子扩散形成第二扩散区，所述第二扩散区包括主结区以及形成于所述主结区的第二扩展区。
3.根据权利要求1所述的制作方法，其特征在于，在N型外延层上形成具有至少一个注入窗口的第一隔离层具体包括：
在所述外延层上通过化学气相淀积法淀积第二氧化层；
通过光刻及刻蚀工艺，在所述氧化层上形成多个所述注入窗口，以形成所述第一隔离层。
4.根据权利要求1所述的制作方法，其特征在于，在所述注入窗口的侧壁上形成侧墙具体包括：
在所述第一隔离层上表面及所述多个注入窗口的侧壁及底部淀积第三氧化层；
通过回刻工艺，去除所述第一隔离层上表面及所述多个注入窗口底部的所述第三氧化层，保留的第三氧化层为所述侧墙。
5.根据权利要求1所述的制作方法，其特征在于，所述第二隔离层的材质为氮化硅或氧化铝。
6.根据权利要求1所述的制作方法，其特征在于，所述高温氧化工艺的温度为1100-1150℃。
7.根据权利要求1所述的制作方法，其特征在于，所述场限环区及所述第一扩展区的掺杂浓度的掺杂离子为硼离子，其中，所述场限环区掺杂浓度在1E15-2E15/cm3之间，所述第一扩展区的掺杂浓度在2E15-4E15/cm3之间。
8.一种功率器件终端结构，其特征在于，包括：至少一个形成于N型外延层表面区域的第一扩散区以及形成于每个所述第一扩散区两侧的第一氧化层，所述第一扩散区包括P型场限环区以及邻接于所述场限环区两侧的P型第一扩展区，所述第一扩展区的掺杂浓度高于所述场限环区。
9.根据权利要求8所述的终端结构，其特征在于，所述场限环区及所述第一扩展区的掺杂浓度的掺杂离子为硼离子，掺杂浓度在1E15-2E15/cm3之间，所述第一扩展区的掺杂浓度在2E15-4E15/cm3之间。
10.根据权利要求8所述的终端结构，其特征在于，还包括第二扩展区，所述第二扩展区包括P型主结区以及邻接于所述场限环区两侧的P型第二扩展区。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008181988A (ja) * | 2007-01-24 | 2008-08-07 | Hitachi Ltd | 半導体装置 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008181988A (ja) * | 2007-01-24 | 2008-08-07 | Hitachi Ltd | 半導体装置 |
| CN101969068A (zh) * | 2010-08-06 | 2011-02-09 | 浙江大学 | 一种高压功率半导体器件的边缘终端结构 |
| CN106298478A (zh) * | 2015-06-03 | 2017-01-04 | 北大方正集团有限公司 | 一种功率器件分压结构及其制作方法 |
| CN107293599A (zh) * | 2017-07-19 | 2017-10-24 | 中国科学院微电子研究所 | 碳化硅功率器件终端及其制作方法 |
Non-Patent Citations (1)
| Title |
|---|
| M. M. DE SOUZA，ET AL: "A novel area efficient floating field limiting ring edge termination technique", 《SOLID-STATE ELECTRONICS》 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110729349A (zh) * | 2019-11-29 | 2020-01-24 | 中芯集成电路制造(绍兴)有限公司 | 功率器件终端结构及其形成方法 |
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