JP2017152489A - 化合物半導体装置およびその製造方法 - Google Patents

化合物半導体装置およびその製造方法 Download PDF

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Abstract

【課題】化合物半導体装置においてオン抵抗の増大を抑制する。
【解決手段】ｐ型ディープ層５の底部側の角部、つまりディープトレンチ１５における底部側の角部にｎ-型領域１６が形成されるようにする。これにより、ｐ型ディープ層５の底部側の角部の断面形状を鈍角もしくは丸みを帯びた形状にできる。このため、ｐ型ディープ層５の底部側の角部においてオフ時に電界集中によって電界強度が高くなることを抑制できる。したがって、縦型ＭＯＳＦＥＴの耐圧低下を抑制することが可能となる。そして、このようにｎ-型領域１６を形成することによって縦型ＭＯＳＦＥＴの耐圧低下を抑制できることから、ｐ型ディープ層５を必要以上に深く形成しなくても済み、オン抵抗の増大を抑制することが可能となる。
【選択図】図１

Description

本発明は、例えば炭化珪素（以下、ＳｉＣという）や窒化ガリウム（以下、ＧａＮという）などの化合物半導体を用いた化合物半導体装置およびその製造方法に関する。
従来、特許文献１に、トレンチゲート構造の縦型スイッチング素子として、反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置が提案されている。反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴでは、ゲートトレンチ内のゲート電極に対してゲート電圧を印加することで、ゲートトレンチ側面に位置するｐ型ベース領域にチャネルを形成し、このチャネルを通じてドレイン・ソース間に電流を流す。このようなトレンチゲート構造の縦型ＭＯＳＦＥＴでは、トレンチゲート構造に備えられるゲート絶縁膜に対して高電界が加わると絶縁破壊が生じて素子耐圧が低下してしまう。
このため、特許文献１に記載のＳｉＣ半導体装置では、トレンチゲート構造を挟んだ両側に、ｎ+型ソース領域およびｐ型ベース領域を貫通してｎ-型ドリフト層に達するディープトレンチを形成し、このトレンチ内にｐ型ディープ層を備えるようにしている。このようなｐ型ディープ層を備えることで電界がゲート絶縁膜に入り込むことを抑制でき、ゲート絶縁膜を高電界から保護して絶縁破壊が起こり難くなって、素子耐圧を向上することが可能となる。
特開２０１４−２３６１８９号公報
しかしながら、エピタキシャル成長によってディープトレンチ内に均一濃度でｐ型ディープ層を形成しようとすると、ディープトレンチの底部における角部が尖っているため、角部においてオフ時の電界強度が高くなり、耐圧低下を引き起こす。
また、オフ時にトレンチゲート構造におけるゲート絶縁膜に加わる電界を低下させるためにはｐ型ディープ層を深くすれば良いが、ｐ型ディープ層によって電流経路が狭まるＪＦＥＴ部が増加するため、オン抵抗を増大させてしまうというトレードオフがある。
なお、ここではディープ層を有する構造として、縦型ＭＯＳＦＥＴを例に挙げて説明したが、縦型ＭＯＳＦＥＴに限らない。例えば、ジャンクションバリアダイオード（以下、ＪＢＳという）などにおいても、ディープ層を備えた構造とすることができる。その場合においても、ディープ層が深くなると、ＪＦＥＴ部が増加することになり、オン抵抗を増大させるという上記と同様の課題が発生し得る。
本発明は上記点に鑑みて、オン抵抗の増大を抑制することが可能となる化合物半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の化合物半導体装置では、化合物半導体にて構成される第１導電型の下地層（２、４２）を有する半導体基板（１、２、４１、４２）と、下地層に対して形成されたディープトレンチ（１５、４４）の底部における角部に形成された第１導電型領域（１６、４６）と、ディープトレンチ内において第１導電型領域を覆うように形成された第２導電型のディープ層（５、４５）と、を有し、第１導電型領域は、断面形状が三角形状もしくはディープ層と接する部分が凹んで曲面となった三角ラウンド形状とされている。
このように、ディープ層の底部側の角部、つまりディープトレンチにおける底部側の角部に第１導電型領域が形成されるようにしている。このため、ディープ層の底部側の角部の断面形状を鈍角もしくは丸みを帯びた形状にできる。これにより、ディープ層の底部側の角部においてオフ時に電界集中によって電界強度が高くなることを抑制できる。また、耐圧低下を抑制できることから、ディープ層を必要以上に深く形成しなくても済み、オン抵抗の増大を抑制することが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかる縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。 図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。 第１実施形態にかかるディープトレンチ内へのｎ-型領域およびｐ型ディープ層の成長プログラムを示したタイムチャートである。 第２実施形態にかかるディープトレンチ内へのｎ-型領域およびｐ型ディープ層の成長プログラムを示したタイムチャートである。 第２実施形態の変形例で説明するディープトレンチ内へのｎ-型領域およびｐ型ディープ層の成長プログラムを示したタイムチャートである。 第３実施形態にかかる縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。 第４実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。 図７に示すＳｉＣ半導体装置の製造工程を示した断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態にかかるトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたＳｉＣ半導体装置について、図１を参照して説明する。
図１に示すＳｉＣ半導体装置は、セル領域にトレンチゲート構造の縦型ＭＯＳＦＥＴが形成され、図示していないが、セル領域を囲む外周領域に外周耐圧構造が備えられた構成とされている。
ＳｉＣ半導体装置は、ＳｉＣからなる高濃度不純物層を構成するｎ+型基板１の表面側に、ｎ+型基板１よりも低不純物濃度のＳｉＣからなるｎ-型ドリフト層２が形成された半導体基板を用いて形成されている。ｎ+型基板１は、例えばｎ型不純物濃度が１．０×１０19／ｃｍ3とされ、表面が（０００１）Ｓｉ面とされている。ｎ-型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０16／ｃｍ3とされている。
ｎ-型ドリフト層２の上層部にはベース領域３が形成されている。本実施形態の場合、ベース領域３は、ｎ-型ドリフト層２よりも高不純物濃度のｐ型ＳｉＣで構成されており、ｐ型不純物濃度が比較的高くされた高濃度ベース領域３ａと、それよりもｐ型不純物濃度が低くされた低濃度ベース領域３ｂとが順に積層された構造とされている。
高濃度ベース領域３ａは、例えばｐ型不純物濃度が５×１０17／ｃｍ3以上、例えば１×１０18／ｃｍ3とされ、厚みが５０〜２００ｎｍとされている。低濃度ベース領域３ｂは、例えばｐ型不純物濃度が１．０×１０16／ｃｍ3以下とされ、厚みが０．３〜１．０μｍとされている。
さらに、ベース領域３の上層部分にはｎ+型ソース領域４が形成されている。また、ｎ+型ソース領域４の表面からｎ+型ソース領域４およびベース領域３を貫通し、ｎ-型ドリフト層２に達するようにｐ型ディープ層５が形成されている。具体的には、ｎ+型ソース領域４の表面からｎ+型ソース領域４およびベース領域３を貫通し、ｎ-型ドリフト層２に達するディープトレンチ１５が形成されており、このディープトレンチ１５内にｐ型ディープ層５が埋め込まれている。例えば、ディープトレンチ１５は、アスペクト比が２以上の深さとされている。さらに、ｐ型ディープ層５の底部の角部、換言すればディープトレンチ１５の底部における角部に、ｎ-型領域１６が備えられている。
ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ型ディープ層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側においてトレンチゲート構造よりも深い位置まで形成されており、ｎ-型領域１６を覆いつつディープトレンチ１５内を埋め込むように形成されている。ｎ+型ソース領域４は、表層部におけるｎ型不純物濃度が例えば２．５×１０18〜１．０×１０19／ｃｍ3、厚さ０．５μｍ程度で構成されている。また、ｐ型ディープ層５は、ベース領域３よりも高不純物濃度とされ、ｐ型不純物濃度が例えば１．０×１０17〜１．０×１０19／ｃｍ3とされている。本実施形態では、ｐ型ディープ層５は、後述するソース電極９と電気的接続が行われるコンタクト領域も兼ねている。ｎ-型領域１６は、ベース領域３よりも下方において、ベース領域３から離れて形成されている。ｎ-型領域１６は、断面形状が三角形状、もしくはｐ型ディープ層５と接する部分が凹んで曲面となった三角ラウンド形状とされており、ｎ型不純物濃度がｎ-型ドリフト層２よりも高く、例えば１．０×１０16〜４．０×１０16／ｃｍ3とされている。このようなｎ-型領域１６が形成されることにより、ｐ型ディープ層５の底部側の角部の断面形状が垂直もしくは鋭角にはならず、鈍角もしくは丸みを帯びた形状となっている。
また、ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、紙面垂直方向を長手方向とするトレンチ６が形成されている。このトレンチ６の側面と接するように上述したベース領域３における高濃度ベース領域３ａや低濃度ベース領域３ｂおよびｎ+型ソース領域４が配置されている。
さらに、ベース領域３のうちｎ+型ソース領域４とｎ-型ドリフト層２との間に位置する部分の表層部をチャネル領域として、このチャネル領域を含むトレンチ６の内壁面にはゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってトレンチ６内が埋め尽くされている。
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されており、複数のトレンチゲート構造が図１中の左右方向に並べられることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ型ディープ層５もトレンチゲート構造の長手方向に沿って延設されたレイアウト構造とされている。
また、ｎ+型ソース領域４およびｐ型ディープ層５の表面やゲート電極８の表面には、ソース電極９やゲート配線（図示せず）が形成されている。ソース電極９およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎ型ドープの場合のゲート電極８）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ（具体的にはｐ型ディープ層５）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極９およびゲート配線は、図示しない層間絶縁膜上に形成されることで電気的に絶縁されている。そして、層間絶縁膜に形成されたコンタクトホールを通じて、ソース電極９はｎ+型ソース領域４およびｐ型ディープ層５と電気的に接触させられ、ゲート配線はゲート電極８と電気的に接触させられている。
さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１０が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。そして、この縦型ＭＯＳＦＥＴが形成されたセル領域の外周領域に、図示しない外周耐圧構造が備えられることで、本実施形態にかかるＳｉＣ半導体装置が構成されている。
このようなＳｉＣ半導体装置に備えられる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴは、ゲート電極８にゲート電圧を印加すると、ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。これにより、ソース電極９から注入された電子がｎ+型ソース領域４からベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達し、ソース電極９とドレイン電極１０との間に電流を流すという動作が行われる。
このとき、本実施形態のＳｉＣ半導体装置では、ディープトレンチ１５をすべてｐ型ディープ層５によって埋め込んでしまうのではなく、ディープトレンチ１５の底部における角部をｎ-型領域１６としている。このため、ｎ-型領域１６が形成されることにより、ｐ型ディープ層５の底部側の角部の断面形状が垂直もしくは鋭角にはならず、鈍角もしくは丸みを帯びた形状となる。これにより、ｐ型ディープ層５の底部側の角部においてオフ時に電界集中によって電界強度が高くなることを抑制できる。したがって、縦型ＭＯＳＦＥＴの耐圧低下を抑制することが可能となる。そして、このようにｎ-型領域１６を形成することによって縦型ＭＯＳＦＥＴの耐圧低下を抑制できることから、ｐ型ディープ層５を必要以上に深く形成しなくても済み、オン抵抗の増大を抑制することが可能となる。
また、ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂによって構成しており、これら高濃度ベース領域３ａと低濃度ベース領域３ｂによってチャネルが形成されるようにしている。このため、高濃度ベース領域３ａによってベース領域３内における空乏層の拡がりを抑制できる。したがって、ベース領域３内が完全空乏化してパンチスルーしてしまうことを防止でき、素子耐圧確保が可能になると共にトレンチ６の底部のゲート絶縁膜７の劣化防止も可能になる。また、閾値電圧が高濃度ベース領域３ａのｐ型不純物濃度に依存することになるため、高閾値電圧を得ることも可能となる。
また、低濃度ベース領域３ｂの部分においてチャネル移動度が高められるため、高濃度ベース領域３ａを備えていたとしても、オン抵抗低減を図ることが可能となる。したがって、オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られるトレンチゲート構造の縦型ＭＯＳＦＥＴとすることができる。
また、高濃度ベース領域３ａが存在することで、オフ時においては、ｎ-型ドリフト層２とベース領域３との接合から発生するキャリアの引き抜き効果が高められるため、ドレインリーク電流を低減できる。
また、ベース領域３のうちｎ-型ドリフト層２と接触する部分がすべてｐ型不純物濃度が高い高濃度ベース領域３ａとされていることから、ｎ-型ドリフト層２とベース領域３とのＰＮ接合にて構成される内蔵ダイオードに電流が流れる際の立上り電圧が低減できる。このため、内蔵ダイオードのオン電圧が低減され、内蔵ダイオードを積極的に用いた同期整流駆動時の損失低減を図ることも可能となる。
さらに、オフ時において、高濃度ベース領域３ａ側からｎ-型ドリフト層２側に延びる空乏層によって、トレンチゲート構造の下方に等電位線が入り込み難くなるようにできる。このため、トレンチ６の底面においてゲート絶縁膜７に印加される電界集中を緩和でき、ゲート絶縁膜７の寿命向上、逆バイアス寿命向上を図ることが可能となる。
続いて、図１のように構成された本実施形態にかかるＳｉＣ半導体装置の製造方法について、図２および図３を参照して説明する。
〔図２（ａ）に示す工程〕
まず、半導体基板として、ＳｉＣからなるｎ+型基板１の表面上にＳｉＣからなるｎ-型ドリフト層２がエピタキシャル成長させられた、いわゆるエピ基板を用意する。そして、このエピ基板をエピタキシャル成長装置内に配置し、ｎ-型ドリフト層２の表面に高濃度ベース領域３ａ、低濃度ベース領域３ｂ、ｎ+型ソース領域４を順にエピタキシャル成長する。
〔図２（ｂ）に示す工程〕
ｎ+型ソース領域４の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのｐ型ディープ層５およびｎ-型領域１６の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ｐ型ディープ層５およびｎ-型領域１６の形成予定位置にディープトレンチ１５を形成する。
〔図２（ｃ）、（ｄ）に示す工程〕
図示しないエピタキシャル成長装置を用いて、図２（ｃ）に示すｎ-型領域１６を形成する工程と、図２（ｄ）に示すｐ型ディープ層１５を形成する工程を連続して行う。
具体的には、図３に示すように、まず昇温期間としてエピタキシャル成長装置内の温度を例えば１６５０℃まで上昇させる。昇温期間については、例えば４０分以内程度の時間としている。また、このときにｎ型ドーパントを含むドーパントガスを導入する。その後、ｎ型ドーパントを含むドーパントガスからｐ型ドーパントを含むドーパントガスに切替えると共にＳｉＣ原料ガスを導入することでｎ-型領域１６を形成しつつｐ型ディープ層５をエピタキシャル成長させる。
ＳｉＣ原料ガスとしては、例えばＳｉ原料となるシラン（ＳｉＨ4）やＣ原料となるプロパン（Ｃ3Ｈ8）等を用いることができる。また、ｐ型ディープ層５を形成する際のドーパントガスとしては、ｐ型ドーパントを含むＴＭＡ（トリメチルアルミニウム）を用いている。また、ｎ-型領域１６を形成する際のドーパントガスとしては、ｎ型ドーパントとなる窒素（Ｎ2）を用いている。さらに、必要に応じて、エッチングガスとして、例えば水素（Ｈ2）も導入している。
このとき、ＳｉＣ原料ガスを導入する前に窒素を導入しておくと、雰囲気中への昇華などによって存在するＳｉ元素やＣ元素に基づいて、もしくは、ＳｉＣ原料ガスが導入された初期時に、ディープトレンチ１５の底部にｎ-型領域１６を形成することができる。このときのｎ-型領域１６の形成はｐ型ディープ層５の形成よりも前に行われ、ｎ-型領域１６が形成されてからｐ型ディープ層５が形成されるようにできる。特に、ｐ型ドーパントのように有機金属材料がドーパントとされる場合、そのドーパントがガス導入初期時にエピタキシャル成長装置のチャンバ内壁面に貼り付いて所望のｐ型不純物濃度となるまでに時間が掛かる立上り遅れが発生する。このため、ｎ-型領域１６がより容易に形成されるようにできる。さらに、エッチングガスを導入しつつエピタキシャル成長装置のチャンバ内の昇温を行っているため、昇温期間中にはエッチングとＳｉＣデポジションの平衡状態となる。その昇温期間中からｎ型ドーパントを導入していることから、より的確にディープトレンチ１５の角部にのみｎ-型領域１６が形成されるようにできる。
そして、研削やＣＭＰ（Chemical Mechanical Polishing）などによる平坦化によって、ｐ型ディープ層５の形成の際にｎ+型ソース領域４の上に形成されたｐ型不純物層を除去し、ｎ+型ソース領域４の表面を露出させる。これにより、ディープトレンチ１５内にのみｎ-型領域１６やｐ型ディープ層５が配置された構造が形成される。
〔図２（ｅ）に示す工程〕
ｎ+型ソース領域４やｐ型ディープ層５の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのトレンチ６の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥなどの異方性エッチングを行うことにより、セル領域においてトレンチ６を形成する。その後、マスク材を除去する。
そして、必要に応じて、１６００度以上の減圧下における水素雰囲気、例えば１６２５℃、２．７×１０4Ｐａ（＝２００Ｔｏｒｒ）の高温水素雰囲気での熱処理による水素エッチングを実施する。この水素エッチングによってトレンチ６の内壁面の丸め処理が行われ、トレンチ６の開口入口やコーナー部を丸められると共に、トレンチエッチングのダメージ除去が行われる。
〔図２（ｆ）に示す工程〕
ウェット雰囲気による熱酸化によってゲート絶縁膜７を形成したのち、ゲート絶縁膜７の表面にドープドＰｏｌｙ−Ｓｉ層を成膜し、このドープドＰｏｌｙ−Ｓｉ層をパターニングすることでトレンチ６内に残し、ゲート電極８を形成する。
この後の工程については、従来と同様である。すなわち、層間絶縁膜の形成工程、フォト・エッチングによるコンタクトホール形成工程、電極材料をデポジションしたのちパターニングすることでソース電極９やゲート配線層を形成する工程、ｎ+型基板１の裏面にドレイン電極１０を形成する工程等を行う。これにより、図１に示すトレンチゲート構造の縦型ＭＯＳＦＥＴがセル領域に備えられたＳｉＣ半導体装置が完成する。
以上説明したように、本実施形態で説明した反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置では、ｐ型ディープ層５の底部側の角部、つまりディープトレンチ１５における底部側の角部にｎ-型領域１６が形成されるようにしている。このため、ｐ型ディープ層５の底部側の角部の断面形状を鈍角もしくは丸みを帯びた形状にできる。これにより、ｐ型ディープ層５の底部側の角部においてオフ時に電界集中によって電界強度が高くなることを抑制できる。したがって、縦型ＭＯＳＦＥＴの耐圧低下を抑制することが可能となる。そして、このようにｎ-型領域１６を形成することによって縦型ＭＯＳＦＥＴの耐圧低下を抑制できることから、ｐ型ディープ層５を必要以上に深く形成しなくても済み、オン抵抗の増大を抑制することが可能となる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してｐ型ディープ層５およびｎ-型領域１６の製造プロセスを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
本実施形態では、ｐ型ディープ層５およびｎ-型領域１６の形成の際におけるｎ型ドーパントを含むドーパントガスとｐ型ドーパントを含むドーパントガスの導入のタイミングを第１実施形態に対して変更している。
具体的には、図４に示すように、昇温期間中にｎ型ドーパントを含むドーパントガスを導入しているが、その後、ＳｉＣ原料ガスを導入する前に、ｎ型ドーパントを含むドーパントガスからｐ型ドーパントを含むドーパントガスに切替えている。そして、ドーパントガスの切替えが終わってから、ＳｉＣ原料ガスの導入を行うようにしている。
このように、ドーパントガスの切替えをＳｉＣ原料ガスの導入前に行い、ＳｉＣ原料ガスの導入前からｐ型ドーパントを含むドーパントガスが導入されるようにしても良い。これにより、ＳｉＣ原料ガスが導入される前に、エピタキシャル成長装置のチャンバ内壁面に貼り付くようにできることから、ＳｉＣ原料ガス導入後に貼りつくｐ型ドーパントの量を低減できる。したがって、より早くからｐ型ディープ層５が形成されるようにでき、ｎ-型領域１６の形成される範囲の縮小を図ることが可能となる。
（第２実施形態の変形例）
上記第２実施形態では、ＳｉＣ原料ガスの導入前に、ドーパントガスの切替えを行うようにしているが、逆に、図５に示すように、ＳｉＣ原料ガスの導入後にドーパントガスの切替えを行うようにすることもできる。このようにすれば、より遅くからｐ型ディープ層５が形成されるようにでき、ｎ-型領域１６の形成される範囲の拡大を図ることが可能となる。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対してｐ型ディープ層５の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図６に示すように、本実施形態のＳｉＣ半導体装置に備えられる縦型ＭＯＳＦＥＴでは、ｐ型ディープ層５を二層構造としており、第１実施形態で説明したｐ型ディープ層５を上方ｐ型ディープ層５ａとして、この上方ｐ型ディープ層５ａおよびｎ-型領域１６の下方に、さらに下方ｐ型ディープ層５ａを備えた構造としている。下方ｐ型ディープ層５ｂは、上方ｐ型ディープ層５ａと繋がっており、これらは共にソース電位とされる。また、下方ｐ型ディープ層５ｂは、その底部の角部が丸まった形状となっている。
このように、ｐ型ディープ層５を上方ｐ型ディープ層５ａと下方ｐ型ディープ層５ｂの二層構造によって実現することもできる。このような構造とする場合においても、下方ｐ型ディープ層５ｂの底部の角部が丸まっていることから、電界集中を抑制できて、上記第１実施形態と同様の効果を得ることができる。
また、このような構造とする場合、ｐ型ディープ層５の側面にｎ-型領域１６が形成された構造になることから、この部分においてｐ型ディープ層５よりｎ-型ドリフト層２側に伸びる空乏層の伸びを抑制することが可能となる。したがって、空乏層の伸びを抑制できる分、ＪＦＥＴ部の空乏化領域を縮小することができ、電流経路が広がるようにできるため、オン抵抗の低減を図ることが可能となる。
なお、本実施形態にかかる縦型ＭＯＳＦＥＴの製造方法は、基本的には第１実施形態と同様である。ただし、ディープトレンチ１５を形成した後に、例えばディープトレンチ１５を形成する際に用いたマスクをそのまま用いてｐ型ドーパントのイオン注入を行うことで下方ｐ型ディープ層５ｂを形成する工程を行うようにする必要がある。このようにイオン注入を行うことによって下方ｐ型ディープ層５ｂを形成すると、下方ｐ型ディープ層５ｂの底部の角部が丸まった形状になるようにできる。
（第４実施形態）
第４実施形態について説明する。本実施形態では、半導体素子として縦型ＭＯＳＦＥＴに代えて縦型のＪＢＳを備えたＳｉＣ半導体装置について説明する。
図７に示すように、本実施形態のＳｉＣ半導体装置も、ＳｉＣからなる高濃度不純物層を構成するｎ+型基板４１の表面側に、ｎ+型基板４１よりも低不純物濃度のＳｉＣからなるｎ-型ドリフト層４２が形成された半導体基板を用いて形成されている。この半導体基板としては、第１実施形態と同様のものを用いている。
ｎ-型ドリフト層４２の上には、ｎ-型ドリフト層２よりも高不純物濃度とされたｎ型層４３が形成されている。また、ｎ型層４３を貫通してｎ-型ドリフト層２に達するようにディープトレンチ４４が形成され、このディープ層４５が形成されていると共に、ディープ層４５の角部、つまりディープトレンチ４４の底部の角部にｎ-型領域４６が形成されている。
さらに、ｎ型層４３やディープ層４５の上には、これらと接触するようにショットキー電極４７が形成されている。そして、ｎ+型基板４１の裏面側、つまりｎ-型ドリフト層４２と反対側に裏面電極に相当するオーミック電極４８が備えられることで、図７に示す縦型ＪＢＳを備えたＳｉＣ半導体装置が構成されている。
このように、ＪＢＳを備えたＳｉＣ半導体装置においても、ｐ型ディープ層４５の角部にｎ-型領域４６を備えることで、ｐ型ディープ層４５の底部側の角部の断面形状が垂直もしくは鋭角にはならず、鈍角もしくは丸みを帯びた形状となる。これにより、ｐ型ディープ層４５の底部側の角部においてオフ時に電界集中によって電界強度が高くなることを抑制できる。したがって、耐圧低下を抑制できることから、ｐ型ディープ層４５を必要以上に深く形成しなくても済み、オン抵抗の増大を抑制することが可能となる。
続いて、図７のように構成された本実施形態にかかるＳｉＣ半導体装置の製造方法について、図８を参照して説明する。
〔図８（ａ）に示す工程〕
まず、半導体基板として、ＳｉＣからなるｎ+型基板４１の表面上にＳｉＣからなるｎ-型ドリフト層４２がエピタキシャル成長させられた、いわゆるエピ基板を用意する。
〔図８（ｂ）に示す工程〕
ｎ-型ドリフト層４２の表面にマスク材４９を配置したのち、フォトリソグラフィによってマスク材４９のうちのｐ型ディープ層４５およびｎ-型領域４６の形成予定位置を開口させる。そして、マスク材４９を配置した状態でＲＩＥなどの異方性エッチングを行うことで、ｐ型ディープ層４５およびｎ-型領域４６の形成予定位置にディープトレンチ４４を形成する。
〔図８（ｃ）に示す工程〕
マスク材４９を除去したのち、図２（ｃ）、（ｄ）と同様の工程を行う。これにより、ディープトレンチ４４内がｐ型ディープ層４５およびｎ-型領域４６によって埋め込まれる。
〔図８（ｄ）に示す工程〕
ｎ型層４３の表面上に形成されたｐ型ディープ層４５を構成するｐ型ＳｉＣ層を研削やＣＭＰなどによって除去し、ｎ型層４３を露出させる。
この後の工程については図示しないが、ｎ型層４３やｐ型ディープ層４５の表面上にショットキー電極４７を形成する工程と、ｎ+型基板４１の裏面上にオーミック電極４８を形成する工程を行うことで、図７に示す縦型ＪＢＳがに備えられたＳｉＣ半導体装置が完成する。
以上説明したように、縦型ＪＢＳを備えるＳｉＣ半導体装置に対しても、ｐ型ディープ層４５およびｎ-型領域４６を備える構造を適用することができる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態では、ｎ+型ソース領域４をエピタキシャル成長によって形成しているが、ｎ+型ソース領域４についてはベース領域３の上層部に形成されていれば良いため、イオン注入などの他の手法によって形成することもできる。
また、第２実施形態では、ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂに分けたが、単一の不純物濃度で構成しても良い。また、不純物濃度を異ならせる構成では、高濃度ベース領域３ａと低濃度ベース領域３ｂの境界部において不純物濃度が徐々に変化し、その境界部を挟んでｐ型不純物濃度が異なった高濃度ベース領域３ａと低濃度ベース領域３ｂとが積層された形態でも良い。また、低濃度ベース領域３ｂについては、ノンドープ（つまり、ほとんどｐ型ドーパントがドープされていない）であるｉ型半導体によって構成されていても構わない。例えば、低濃度ベース領域３ｂのドープ量について、エピタキシャル成長時に雰囲気中に残留しているｐ型ドーパントがドープされる程度とすることができる。その場合、低濃度ベース領域３ｂでの高チャネル移動度化を更に実現することが可能となり、更なる低オン抵抗化が可能になる。
さらに、上記各実施形態では、裏面側が高不純物濃度の裏面層、表面側がそれよりも低不純物濃度なドリフト層とされた半導体基板として、ｎ+型基板１の表面にｎ-型ドリフト層２を形成した構造を例に挙げて説明した。しかしながら、これは半導体基板の一例を示したに過ぎず、例えばｎ-型ドリフト層２にて構成される基板の裏面側にｎ型ドーパントをイオン注入すること、もしくはエピタキシャル成長によって裏面層を構成した半導体基板であっても良い。
また、上記第４実施形態では、第１実施形態の構造および製造方法と同様のｐ型ディープ層４５およびｎ-型領域４６を例に挙げて説明したが、第２実施形態およびその変形例と同様の製造方法、第３実施形態と同様の構造および製造方法を適用することもできる。
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴに対しても本発明を適用することができる。その場合、半導体基板の表面の面方位を（０００−１）カーボン面とすることで、ディープトレンチの側面にはｐ型の制限層を優位にエピタキシャル成長させられ、ディープトレンチの底部にはｎ型のディープ層を優位にエピタキシャル成長させることができる。
さらに、上記各実施形態では、化合物半導体としてＳｉＣを例に挙げ、ディープトレンチ内に第２導電型のディープ層をエピタキシャル成長させる一例として下地層となるｎ-型ドリフト層２の上にｐ型ディープ層５を形成する場合を例に挙げて説明した。しかしながら、これも単なる一例を示したに過ぎない。すなわち、化合物半導体にて構成される第１導電型の下地層に対してディープトレンチを形成し、そのディープトレンチに第２導電型の化合物半導体にて構成されるディープ層をエピタキシャル成長する構造について、本発明を適用することができる。
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
１、４１ ｎ+型基板
２、４２ ｎ-型ドリフト層
３ ベース領域
４ ｎ+型ソース領域
５、４５ ｐ型ディープ層
６ トレンチ
８ ゲート電極
１６、４６ ｎ-型領域
１５、４４ ディープトレンチ

Claims (13)

  1. 化合物半導体装置であって、
    化合物半導体にて構成される第１導電型の下地層（２、４２）を有する半導体基板（１、２、４１、４２）と、
    前記下地層に対して形成されたディープトレンチ（１５、４４）の底部における角部に形成された第１導電型領域（１６、４６）と、
    前記ディープトレンチ内において前記第１導電型領域を覆うように形成された第２導電型のディープ層（５、４５）と、を有し、
    前記第１導電型領域は、断面形状が三角形状もしくは前記ディープ層と接する部分が凹んで曲面となった三角ラウンド形状とされている化合物半導体装置。
  2. 前記第１導電型領域は、前記下地層よりも第１導電型不純物濃度が高い請求項１に記載の化合物半導体装置。
  3. 裏面側に備えられた高不純物濃度となる裏面層（１）と、表面側に備えられ前記下地層を構成すると共に前記裏面層よりも低不純物濃度とされた第１導電型のドリフト層（２）と、を有する前記半導体基板（１、２）と、
    前記ドリフト層の上に形成された第２導電型のベース領域（３）と、
    前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度の第１導電型のソース領域（４）と、
    前記ソース領域の表面から前記ベース領域よりも深くまで形成されたゲートトレンチ（６）内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されたゲート電極（８）と、を有して構成されたトレンチゲート構造と、
    前記ソース領域に電気的に接続されるソース電極（９）と、
    前記半導体基板の裏面側における前記高濃度不純物層と電気的に接続されるドレイン電極（１０）と、を有する縦型ＭＯＳＦＥＴを備え、
    前記ソース領域および前記ベース領域を貫通して前記ドリフト層に至り、かつ、前記ゲートトレンチよりも深い位置まで前記ディープトレンチ（１５）が形成され、該ディープトレンチ内における前記ベース領域よりも下方に、前記ベース領域から離れて前記第１導電型領域（１６）が形成されていると共に、該ディープトレンチ内において前記第１導電型領域を覆うように前記ディープ層（５）が形成されている請求項１または２に記載の化合物半導体装置。
  4. 裏面側に備えられた高不純物濃度となる裏面層（４１）と、表面側に備えられ前記下地層を構成すると共に前記裏面層よりも低不純物濃度とされた第１導電型のドリフト層（４２）と、を有する前記半導体基板（４１、４２）と、
    前記ドリフト層の上に形成され、前記ドリフト層よりも高不純物濃度となる第１導電型高濃度層（４３）と、を有するジャンクションバリアダイオードを備え、
    前記第１導電型高濃度層を貫通し、前記ドリフト層に達するように前記ディープトレンチ（４４）が形成され、該ディープトレンチ内における底部の角部に前記第１導電型領域（４６）が形成されていると共に、該ディープトレンチ内において前記第１導電型領域を覆うように前記ディープ層（４５）が形成されている請求項１または２に記載の化合物半導体装置。
  5. 前記ディープ層を上方ディープ層（５ａ）として、前記ディープトレンチの下方に、前記上方ディープ層と接すると共に底部の角部が丸まった第２導電型の下方ディープ層（５ｂ）が形成されている請求項１ないし４のいずれか１つに記載の化合物半導体装置。
  6. 化合物半導体装置の製造方法であって、
    化合物半導体にて構成される第１導電型の下地層（２、４２）を有する半導体基板（１、２、４１、４２）を用意することと、
    前記下地層に対してディープトレンチ（１５、４４）を形成することと、
    エピタキシャル成長装置内に第１導電型ドーパントを含むドーパントガスを導入しつつ、前記化合物半導体の原料ガスを導入し、前記ディープトレンチの底部における角部に第１導電型領域（１６、４６）を形成することと、
    前記第１導電型領域を形成したのち、第２導電型ドーパントを含むドーパントガスを導入しつつ、前記化合物半導体の原料ガスを導入し、前記第１導電型領域の覆いつつ前記ディープトレンチ内に第２導電型のディープ層（５、４５）をエピタキシャル成長させることと、を含む化合物半導体装置の製造方法。
  7. 前記第１導電型領域を形成すること、および、前記ディープ層をエピタキシャル成長させることは、前記化合物のエッチングガスを導入しつつ前記エピタキシャル成長装置内の昇温を行うとともに、昇温期間中から前記第１導電型ドーパントを含むドーパントガスの導入を行い、前記昇温期間後に前記第２導電型ドーパントを含むドーパントガスの導入を行うと共に前記化合物半導体の原料ガスを導入することによって行われる請求項６に記載の化合物半導体装置の製造方法。
  8. 前記第１導電型領域を形成すること、および、前記ディープ層をエピタキシャル成長させることでは、前記化合物半導体の原料ガスの導入の前もしくは後において、前記第１導電型ドーパントを含むドーパントガスの導入から前記第２導電型ドーパントを含むドーパントガスの導入への切替えを行う請求項６または７に記載の化合物半導体装置の製造方法。
  9. 前記第２導電型ドーパントを含むドーパントガスとしてトリメチルアルミニウムを用いる請求項６ないし８のいずれか１つに記載の化合物半導体装置の製造方法。
  10. 前記第１導電型ドーパントを含むドーパントガスとして窒素を用いる請求項６ないし９のいずれか１つに記載の化合物半導体装置の製造方法。
  11. 前記ディープ層を上方ディープ層（５ａ）として、
    前記ディープトレンチを形成した後、該ディープトレンチの底部に対してイオン注入することで、第２導電型の下方ディープ層（５ｂ）を形成することを含む請求項６ないし１０のいずれか１つに記載の化合物半導体装置の製造方法。
  12. 裏面側に備えられた裏面層（１）と、表面側に備えられ前記下地層を構成すると共に前記裏面層よりも低不純物濃度とされた第１導電型のドリフト層（２）と、を有する前記半導体基板（１、２）を用意することと、
    前記ドリフト層（２）の上に第２導電型のベース領域（３）を形成することと、
    前記ベース領域の上層部に、前記ドリフト層よりも高不純物濃度の第１導電型のソース領域（４）を形成することと、
    前記ソース領域の表面から前記ベース領域よりも深くまでゲートトレンチ（６）を形成することと、
    前記ゲートトレンチの内壁面にゲート絶縁膜（７）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（８）を形成することでトレンチゲート構造を構成することと、
    前記ソース領域に電気的に接続されるソース電極（９）を形成することと、
    前記半導体基板の裏面側における前記裏面層と電気的に接続されるドレイン電極（１０）を形成することと、を含み、
    前記ディープトレンチを形成することとして、前記ソース領域の表面から前記ベース領域を貫通して前記ドリフト層に達し、かつ、前記ゲートトレンチより深い位置まで前記ディープトレンチ（１５）を形成することを行い、
    前記第１導電型領域を形成することとして、前記ディープトレンチ底部角部に前記第１導電型領域を形成する請求項６ないし１１のいずれか１つに記載の化合物半導体装置の製造方法。
  13. 裏面側に備えられた高不純物濃度となる裏面層（４１）と、表面側に備えられ前記下地層を構成すると共に前記裏面層よりも低不純物濃度とされた第１導電型のドリフト層（４２）と、を有する前記半導体基板（４１、４２）と、
    前記ドリフト層の上に、前記ドリフト層よりも高不純物濃度な第１導電型高濃度層（４３）を形成することと、
    前記第１導電型高濃度層に接触するショットキー電極（４７）を形成することと、
    前記裏面層に接触する裏面電極（４８）を形成することと、を含み、
    前記ディープトレンチを形成することとして、前記第１導電型高濃度層の表面から該第１導電型高濃度層を貫通して前記ドリフト層に達するように前記ディープトレンチ（４４）を形成することを行う請求項６ないし１１のいずれか１つに記載の化合物半導体装置の製造方法。
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