JP6485382B2 - 化合物半導体装置の製造方法および化合物半導体装置 - Google Patents
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Description
第1実施形態について説明する。ここでは、化合物半導体装置の一例として、トレンチゲート構造の反転型の縦型MOSFETが形成されたSiC半導体装置について説明する。
まず、半導体基板として、SiCからなるn+型基板1の表面上にSiCからなるn-型ドリフト層2がエピタキシャル成長させられた、いわゆるエピ基板を用意する。
n-型ドリフト層2の表面にマスク材(図示せず)を配置したのち、フォトリソグラフィによってマスク材のうちのp型ディープ層5および制限層7の形成予定位置を開口させる。そして、マスク材を配置した状態でRIE(Reactive Ion Etching)などの異方性エッチングを行うことで、p型ディープ層5および制限層7の形成予定位置にディープトレンチ15を形成する。このとき形成されるディープトレンチ15は、n+型基板1の表面が(0001)Si面とされていて、その上に形成されているn-型ドリフト層2も同じ面方位とされていることから、底面が(0001)Si面となり、側面がa面もしくはm面、例えば(1−100)面となる。
マスク材を除去し、エピタキシャル成長装置を用いて、ディープトレンチ15内を埋め込むようにSiC層をエピタキシャル成長させる。具体的には、図4に示すように、まずエピタキシャル成長装置内を所定温度(例えば1650℃)に上昇させる昇温期間を経て、SiC原料ガスと共にp型ドーパントとなる有機金属材料を含むp型ドーパントガスを導入する。例えば、昇温期間については40分以下に設定してあり、その期間中に所定温度まで昇温させている。
再びエピタキシャル成長装置を用いて、n-型ドリフト層2の表面およびp型ディープ層5や制限層7の上に、にベース領域3をエピタキシャル成長する。このエピタキシャル成長については、ほぼ図2(b)に示す工程と同様であり、エピタキシャル成長装置内を所定温度にしたのち、SiC原料ガスを導入することで行われる。そして、ドーパントガスの導入量を調整することによって、ベース領域3が所望のp型不純物濃度となるようにする。
ベース領域3の表面にn+型ソース領域4を形成する工程を行う。具体的には、図2(e)に示す工程に引き続いて、エピタキシャル成長装置内に導入するドーパントガスをn型ドーパントを含むドーパントガス(例えば窒素)に変更することでn+型ソース領域4を形成する。
p+型コンタクト層6の形成工程をイオン注入もしくはエピタキシャル成長によって行う。
n+型ソース領域4やp+型コンタクト層6の表面にマスク材(図示せず)を配置したのち、フォトリソグラフィによってマスク材のうちのゲートトレンチ8の形成予定位置を開口させる。そして、マスク材を配置した状態でRIEなどの異方性エッチングを行うことにより、セル領域においてゲートトレンチ8を形成する。その後、マスク材を除去する。
ウェット雰囲気による熱酸化によってゲート絶縁膜9を形成したのち、ゲート絶縁膜9の表面にドープドPoly−Si層を成膜し、このドープドPoly−Si層をパターニングすることでゲートトレンチ8内に残し、ゲート電極10を形成する。この後の工程については、従来と同様である。すなわち、層間絶縁膜の形成工程、フォト・エッチングによるコンタクトホール形成工程、電極材料をデポジションしたのちパターニングすることでソース電極11やゲート配線層を形成する工程、n+型基板1の裏面にドレイン電極12を形成する工程等を行う。これにより、図1に示すトレンチゲート構造の縦型MOSFETがセル領域に備えられたSiC半導体装置が完成する。
第2実施形態について説明する。本実施形態は、第1実施形態に対してベース領域3の構成を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対して縦型MOSFETの構成を変更したものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態のようにベース領域3の不純物濃度を変化させた構造について、本実施形態の構造を適用した場合について説明するが、勿論、第1実施形態の構造に対しても適用可能である。
第4実施形態について説明する。本実施形態は、第1〜第3実施形態に対してp型ディープ層5および制限層7の製造プロセスを変更したものであり、その他については第1〜第3実施形態と同様であるため、第1〜第3実施形態と異なる部分についてのみ説明する。なお、ここでは第3実施形態のようにn型層20を備えた構造について、本実施形態の製造プロセスを適用した場合について説明するが、勿論、第1、第2実施形態の構造に対しても適用可能である。
第5実施形態について説明する。本実施形態も、第1〜第3実施形態に対してp型ディープ層5および制限層7の製造プロセスを変更したものであり、その他については第1〜第3実施形態と同様であるため、第1〜第3実施形態と異なる部分についてのみ説明する。なお、ここでは第3実施形態のようにn型層20を備えた構造について、本実施形態の製造プロセスを適用した場合について説明するが、勿論、第1、第2実施形態の構造に対しても適用可能である。
第6実施形態について説明する。本実施形態は、第2実施形態のようにベース領域3を異なる不純物濃度で構成したものについて第3実施形態のようにn型層20を備えた構造の製造プロセスを変更したものであり、その他については第2、第3実施形態と同様であるため、第2、第3実施形態と異なる部分についてのみ説明する。
まず、半導体基板として、SiCからなるn+型基板1の表面上にSiCからなるn-型ドリフト層2がエピタキシャル成長させられた、いわゆるエピ基板を用意する。そして、このエピ基板をエピタキシャル成長装置内に配置し、n-型ドリフト層2の表面にn型層20、高濃度ベース領域3a、低濃度ベース領域3b、n+型ソース領域4を順にエピタキシャル成長する。
n+型ソース領域4の表面にマスク材(図示せず)を配置したのち、フォトリソグラフィによってマスク材のうちのp型ディープ層5や制限層7およびp+型コンタクト層6の形成予定位置を開口させる。そして、マスク材を配置した状態でRIEなどの異方性エッチングを行うことで、p型ディープ層5や制限層7およびp+型コンタクト層6の形成予定位置にディープトレンチ15を形成する。
マスク材を除去し、再びエピタキシャル成長装置を用いて、上記した図2(c)、(d)と同様の工程により、ディープトレンチ15内を埋め込むようにSiC層をエピタキシャル成長させる。これにより、ディープトレンチ15内がp型ディープ層5および制限層7が埋め込まれ、p型ディープ層5の側面に制限層7が形成されると共にディープトレンチ15の底部にはp型ディープ層5のみが配置された構造が形成される。
p型ディープ層5および制限層7のうちの上方部分を部分的に除去し、少なくともベース領域3の一部を露出させる。例えば、エピタキシャル成長装置を用いて水素エッチングを実施する。水素エッチングでは、トレンチ側面が選択的にエッチングされるため図14(a)が得られる。
再びエピタキシャル成長装置を用いて、トレンチ16内を埋め込むようにp+型SiC層を成することでp+型コンタクト層6を形成する。
p+型コンタクト層6を形成するためのp+型SiC層のうちのn+型ソース領域4の上に形成された部分を研削やCMPなどによって除去し、表面を平坦化する。
n+型ソース領域4やp+型コンタクト層6の表面にマスク材(図示せず)を配置したのち、フォトリソグラフィによってマスク材のうちのゲートトレンチ8の形成予定位置を開口させる。そして、マスク材を配置した状態でRIEなどの異方性エッチングを行うことにより、セル領域においてゲートトレンチ8を形成する。その後、マスク材を除去する。
第7実施形態について説明する。本実施形態では、半導体素子として縦型MOSFETに代えて縦型のJBSを備えたSiC半導体装置について説明する。
まず、半導体基板として、SiCからなるn+型基板41の表面上にSiCからなるn-型ドリフト層42がエピタキシャル成長させられた、いわゆるエピ基板を用意する。
n-型ドリフト層2の表面にマスク材48を配置したのち、フォトリソグラフィによってマスク材48のうちのディープ層44および制限層45の形成予定位置を開口させる。そして、マスク材48を配置した状態でRIEなどの異方性エッチングを行うことで、p型ディープ層5および制限層7の形成予定位置にディープトレンチ49を形成する。このとき形成されるディープトレンチ49は、n+型基板41の表面が(0001)Si面とされていて、その上に形成されているn-型ドリフト層2も同じ面方位とされていることから、底面が(0001)Si面となり、側面がa面もしくはm面、例えば(1−100)面となる。その後、マスク材48で覆った状態でp型ドーパント(例えばアルミニウム)をイオン注入することで、ディープトレンチ49の底部にディープ層44の一部を形成する。
マスク材48を除去したのち、図2(c)と同様の工程を行う。これにより、ディープトレンチ49内がディープ層44の残部44bおよび制限層45によって埋め込まれ、ディープ層44の側面に制限層45が形成されると共にディープトレンチ49の底部にはディープ層44ののうちイオン注入による部分が配置された構造が形成される。
n型層43の表面上に形成されたディープ層44を構成するp型SiC層を研削やCMPなどによって除去し、n型層43を露出させる。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
2、42 n-型ドリフト層
3 ベース領域
4 n+型ソース領域
5、44 ディープ層
7、45 制限層
8 トレンチ
10 ゲート電極
15、49 ディープトレンチ
Claims (11)
- 化合物半導体装置の製造方法であって、
化合物半導体にて構成される第1導電型の下地層(2、42)を有する半導体基板(1、2、41、42)を用意することと、
前記下地層に対してディープトレンチ(15、49)を形成することと、
エピタキシャル成長装置内に第1導電型ドーパントを含むドーパントガスと第2導電型ドーパントを含むドーパントガスおよび前記化合物半導体の原料ガスを導入し、前記ディープトレンチの底部から該ディープトレンチの開口入口に向かって第2導電型のディープ層(5、44)を形成するとともに、該ディープトレンチの側面に前記ディープ層の側面から前記下地層に伸びる空乏層を制限する第1導電型の制限層(7、45)をエピタキシャル成長させることで、前記ディープ層および前記制限層によって該ディープトレンチ内を埋め込むことと、を含み、
前記ディープトレンチを埋め込むことでは、前記化合物半導体のエピタキシャル成長における面方位依存性により、前記ディープトレンチの底部において第2導電型層の方が第1導電型層よりも優位にエピタキシャル成長させると共に前記ディープトレンチの側面において第1導電型層の方が第2導電型層よりも優位にエピタキシャル成長させることで、前記ディープトレンチの底部から該ディープトレンチの開口入口に向かって前記ディープ層を成長させると共に前記ディープトレンチの側面から前記制限層を成長させる化合物半導体装置の製造方法。 - 前記ディープトレンチを埋め込むことは、
前記エピタキシャル成長装置内に前記第2導電型ドーパントを含むドーパントガスと前記化合物半導体の原料ガスを導入して前記ディープトレンチの底部に前記ディープ層の一部を形成することと、
前記ディープ層の一部を形成することの後に、前記エピタキシャル成長装置内に前記第1導電型ドーパントを含むドーパントガスと前記第2導電型ドーパントを含むドーパントガスの双方と前記化合物半導体の原料ガスを同時に導入することで、前記ディープ層および前記制限層を同時にエピタキシャル成長させることを含む請求項1に記載の化合物半導体装置の製造方法。 - 前記ディープ層の一部を形成することでは、
前記ディープトレンチの底部および側面に第2導電型層を形成することと、
前記第2導電型層を形成する際よりも前記原料ガスの導入量を低下させることで、前記第2導電型層のうち前記ディープトレンチの側面に形成された部分を除去しつつ、前記ディープトレンチの底部において前記第2導電型層を残すことで前記ディープ層の一部を形成することを含む請求項2に記載の化合物半導体装置の製造方法。 - 前記ディープトレンチの底部に対して第2導電型ドーパントをイオン注入することで前記ディープ層の一部となる第2導電型層を形成することを含み、
前記ディープトレンチを埋め込むことは、前記第2導電型層の形成の後に行われ、該ディープトレンチを埋め込むことにより、前記イオン注入による前記第2導電型層と前記エピタキシャル成長による部分とによって前記ディープ層を構成する請求項1に記載の化合物半導体装置の製造方法。 - 前記第1導電型はn型、前記第2導電型はp型であり、
前記ディープトレンチを埋め込むことでは、前記エピタキシャル成長装置内に前記原料ガス導入する前に、前もってp型ドーパントとなる有機金属材料を含むドーパントガスを導入するプレドープを行うことを含む請求項1ないし4のいずれか1つに記載の化合物半導体装置の製造方法。 - 前記第2導電型ドーパントを含むドーパントガスとしてトリメチルアルミニウムを用いる請求項1ないし5のいずれか1つに記載の化合物半導体装置の製造方法。
- 前記第1導電型ドーパントを含むドーパントガスとして窒素を用いる請求項1ないし6のいずれか1つに記載の化合物半導体装置の製造方法。
- 裏面側が裏面層(1)とされていると共に、表面側が前記裏面層よりも低不純物濃度とされた前記下地層に相当する第1導電型のドリフト層(2)とされ、化合物半導体にて構成された半導体基板(1、2)を用意することと、
前記ドリフト層(2)の上に、化合物半導体からなるベース領域(3)を形成することと、
前記ベース領域の上層部に、前記ドリフト層よりも高不純物濃度の第1導電型の化合物半導体で構成されたソース領域(4)を形成することと、
前記ソース領域の表面から前記ベース領域よりも深くまでゲートトレンチ(8)を形成することと、
前記ゲートトレンチの内壁面にゲート絶縁膜(9)を形成すると共に、前記ゲート絶縁膜の上にゲート電極(10)を形成することでトレンチゲート構造を構成することと、
前記ソース領域に電気的に接続されるソース電極(11)を形成することと、
前記半導体基板の裏面側における前記裏面層と電気的に接続されるドレイン電極(12)を形成することと、を含み、
前記ディープトレンチを埋め込むこととして、前記ドリフト層に対して前記ディープトレンチ(15)を形成することと、該ディープトレンチを前記ディープ層および前記制限層で埋め込むことを含んでいる請求項1ないし7のいずれか1つに記載の化合物半導体装置の製造方法。 - 裏面側が高不純物濃度となる裏面層(41)とされていると共に、表面側が前記裏面層よりも低不純物濃度とされた前記下地層に相当する第1導電型のドリフト層(42)とされ、化合物半導体にて構成された半導体基板(41、42)を用意することと、
前記ドリフト層(42)の上に、前記ドリフト層よりも高不純物濃度な化合物半導体からなる第1導電型高濃度層(43)を形成することと、
前記第1導電型高濃度層に接触するショットキー電極(46)を形成することと、
前記裏面層に接触する裏面電極(47)を形成することと、を含み、
前記ディープトレンチを埋め込むこととして、前記第1導電型高濃度層を貫通し、前記ドリフト層に達するディープトレンチ(49)を形成することと、該ディープトレンチを前記ディープ層(44)および前記制限層(45)で埋め込むことを含んでいる請求項1ないし7のいずれか1つに記載の化合物半導体装置の製造方法。 - 縦型MOSFETを含む化合物半導体装置であって、
裏面側が高不純物濃度となる裏面層(1)とされていると共に表面側が前記裏面層よりも低不純物濃度の第1導電型のドリフト層(2)とされ、化合物半導体にて構成された半導体基板(1、2)と、
前記ドリフト層の上に形成され、該ドリフト層よりも高不純物濃度とされた化合物半導体よりなる第1導電型の電流拡散層(20)と、
前記ドリフト層の上に形成された化合物半導体からなるベース領域(3)と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度の第1導電型の化合物半導体で構成されたソース領域(4)と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成されたトレンチ(8)内に形成され、該トレンチの内壁面に形成されたゲート絶縁膜(9)と、前記ゲート絶縁膜の上に形成されたゲート電極(10)と、を有して構成されたトレンチゲート構造と、
前記ソース領域に電気的に接続されるソース電極(11)と、
前記半導体基板の裏面側における前記高濃度不純物層と電気的に接続されるドレイン電極(12)とを有する縦型MOSFETを備え、
前記ソース領域と前記ベース領域および前記電流拡散層を貫通して前記ドリフト層に至るディープトレンチ(15)が形成され、該ディープトレンチ内における前記ベース領域よりも下方に、第2導電型のディープ層(5)が備えられていると共に該ディープトレンチの側面に前記ディープ層の側面から前記ドリフト層に伸びる空乏層を制限する第1導電型の制限層(7)が備えられ、該ディープトレンチ内における前記ディープ層および前記制限層よりも上方に、前記ベース領域に接触すると共に前記ソース電極に接触させられた第2導電型コンタクト層(6)が形成されている化合物半導体装置。 - 裏面側が高不純物濃度となる裏面層(41)とされていると共に、表面側が前記裏面層よりも低不純物濃度の第1導電型のドリフト層(42)とされ、化合物半導体にて構成された半導体基板(41、42)と、
前記ドリフト層の上に形成され、前記ドリフト層よりも高不純物濃度となる化合物半導体で構成された第1導電型高濃度層(43)と、
前記第1導電型高濃度層を貫通し、前記ドリフト層に達するディープトレンチ(49)内に形成された第1導電型のディープ層(44)と、
前記ディープトレンチ内における該ディープトレンチの側面に形成され、前記ディープ層の側面から前記ドリフト層に伸びる空乏層を制限する第1導電型の制限層(45)と、
前記第1導電型高濃度層に接触させられたショットキー電極(46)と、
前記裏面層に接触させられた裏面電極(47)と、を有するジャンクションバリアダイオードを備えた化合物半導体装置。
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