JP7327283B2 - 半導体装置 - Google Patents
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Description
本発明は、III 族窒化物半導体または酸化ガリウム系半導体からなる半導体装置に関するものである。
電界効果トランジスタ（ＦＥＴ）においては、ボディ層に接続するボディ電極を設けることが知られている。ＧａＮでは、イオン注入によるｐ型領域の形成方法が十分には確立されておらず困難である。そのため、ＧａＮ系のＦＥＴでは、一般的にｐ型領域をエピタキシャル成長による層構造にて形成している。そして、ｐ－ＧａＮからなるボディ層上のｎ－ＧａＮ層を貫通してボディ層に達する溝（リセス）をドライエッチングにより形成し、そのリセス底面に接するボディ電極を設けている（特許文献１参照）。Ｇａ2 Ｏ3 についてもイオン注入によるｐ型領域の形成が困難であり、同様の構造をとる必要がある。
ドライエッチングでリセスを形成すると、エッチングで露出したボディ層の表面にエッチングダメージが入る。エッチングダメージは表面のアクセプタ濃度を低下させる。そのため、ボディ電極との接触抵抗が高くなってしまう問題があった。ボディ電極との接触抵抗が高くなると、オフ動作時にチャネルとドリフト層の界面に高い電圧が印加された際に、その界面近傍で発生したホールのボディ電極からの引き抜きが十分に行われず、アバランシェ耐量が低下するという問題があった。
ボディ層のアクセプタ濃度を高くすることで、エッチングダメージによりアクセプタ濃度が減っても十分なアクセプタが残るようにすることは可能であるが、ボディ層のアクセプタ濃度を高くするとチャネルの移動度が低下し、チャネル抵抗が大きくなる、すなわちオン抵抗が大きくなるという問題があった。
そこで本発明の目的は、オン抵抗の増加を抑制しつつボディ電極の接触抵抗を低減することである。
本発明は、第１ｎ層、ｐ層、第２ｎ層が順に積層されたIII 族窒化物半導体または酸化ガリウム系半導体からなる半導体層と、第２ｎ層表面からｐ層にまで達する溝であるリセスと、リセス底面に露出するｐ層上に接して設けられたボディ電極と、を有したトランジスタである半導体装置において、
ｐ層は、第１ｐ層と、第１ｐ層上に設けられ、第１ｐ層よりもアクセプタ濃度が高い第２ｐ層と、を有し、リセスは、第２ｐ層に達する深さであり、ボディ電極は、リセス底面に露出する第２ｐ層に接し、ｐ層は、第１ｎ層上に接して位置する第３ｐ層をさらに有し、第３ｐ層のアクセプタ濃度は、第１ｐ層のアクセプタ濃度よりも高く、第２ｐ層のアクセプタ濃度以下である、ことを特徴とする半導体装置である。
ｐ層は、第１ｐ層と、第１ｐ層上に設けられ、第１ｐ層よりもアクセプタ濃度が高い第２ｐ層と、を有し、リセスは、第２ｐ層に達する深さであり、ボディ電極は、リセス底面に露出する第２ｐ層に接し、ｐ層は、第１ｎ層上に接して位置する第３ｐ層をさらに有し、第３ｐ層のアクセプタ濃度は、第１ｐ層のアクセプタ濃度よりも高く、第２ｐ層のアクセプタ濃度以下である、ことを特徴とする半導体装置である。
第２ｐ層の厚さは、０．０５μｍ以上０．２μｍ以下とすることが好ましい。また、第２ｐ層のアクセプタ濃度は、１×１０19／ｃｍ3 以上１×１０20／ｃｍ3 以下とすることが好ましい。
リセスの深さは、そのリセスが形成された領域における第２ｐ層１３２の厚さが０．０５μｍ以上となるように設定されていることが好ましい。
第１ｐ層のアクセプタ濃度は、６×１０18／ｃｍ3 以下であることが好ましい。
第３ｐ層の厚さは、０．１μｍ以上０．２μｍ以下であることが好ましい。
第２ｐ層はｐ層の最上層であってもよい。
本発明はトレンチゲート構造の縦型の半導体装置に好適である。
本発明では、ｐ層を第１ｐ層と第２ｐ層とを有する構成とし、第２ｐ層のアクセプタ濃度を第１ｐ層よりも高くしているので、オン抵抗の増加を抑制しつつ、ボディ電極の接触抵抗を低減することができる。
以下、本発明の具体的な実施例について、図を参照に説明するが、本発明は実施例に限定されるものではない。
図１は、実施例１の半導体装置の構成を示した図である。図１のように、実施例１の半導体装置は、トレンチゲート構造の縦型ＭＩＳＦＥＴであり、基板１１０と、第１ｎ層１２０と、ｐ層１３０と、第２ｎ層１４０と、トレンチＴ１と、リセスＲ１と、ゲート絶縁膜Ｆ１と、ゲート電極Ｇ１と、ソース電極Ｓ１と、ボディ電極Ｂ１と、ドレイン電極Ｄ１と、を有している。
基板１１０は、ｃ面を主面とするＳｉドープのｎ－ＧａＮからなる平板状の基板である。基板１１０の厚さは、たとえば３００μｍ、Ｓｉ濃度は、たとえば１×１０18／ｃｍ3 である。ｎ－ＧａＮ以外にも、導電性を有しIII 族窒化物半導体の成長基板となる任意の材料の基板を用いることができる。たとえば、ＺｎＯ、Ｓｉなどを用いることも可能である。ただし、格子整合性の点から、本実施例のようにＧａＮ基板を用いることが望ましい。また、実施例１ではｎ型不純物としてＳｉを用いているが、Ｓｉ以外を用いてもよい。たとえばＧｅ、Ｏなどを用いることができる。
第１ｎ層１２０は、基板１１０上に積層されたＳｉドープのｎ－ＧａＮ層である。第１ｎ層１２０の厚さは、たとえば１０μｍ、Ｓｉ濃度は、たとえば８×１０15／ｃｍ3 である。
ｐ層１３０は、第１ｎ層１２０上に積層され、ｐ型不純物となるアクセプタとしてＭｇがドープされたｐ－ＧａＮ層である。ｐ層１３０は、第１ｐ層１３１、第２ｐ層１３２が順に積層された２層の構造である。なお、実施例１ではｐ型不純物としてＭｇを用いているが、Ｍｇ以外を用いてもよい。たとえばＢｅ、Ｚｎなどを用いることができる。
第１ｐ層１３１は、第２ｐ層１３２よりもＭｇ濃度が低い層である。第１ｐ層１３１の厚さは、たとえば０．５５μｍ、Ｍｇ濃度は、たとえば２×１０18／ｃｍ3 である。ｐ層１３０を構成する複数の層のうち、ボディ電極Ｂ１と接しない層である第１ｐ層１３１のＭｇ濃度を低くすることにより、チャネルの移動度低減を抑制することができ、オン抵抗の増加を抑制することができる。
第１ｐ層１３１のＭｇ濃度は、６×１０18／ｃｍ3 以下とすることが好ましい。６×１０18／ｃｍ3 以下とすることによりチャネルの移動度低減を抑制することができ、オン抵抗を低減することができる。
第２ｐ層１３２は、第１ｐ層１３１よりもＭｇ濃度が高い層である。第２ｐ層１３２は、ｐ層１３０とボディ電極Ｂ１との接触抵抗を低減するために設けた層である。第２ｐ層１３２の厚さは、たとえば０．１５μｍ、Ｍｇ濃度は、たとえば１×１０19／ｃｍ3 である。
ｐ層１３０を第１ｐ層１３１、第２ｐ層１３２の２層構成とする理由の詳細は次の通りである。
ｐ層１３０を構成する２層のうち、ボディ電極Ｂ１と接する層である第２ｐ層１３２のＭｇ濃度を高くすることで、ボディ電極Ｂ１の接触抵抗の低減を図っている。接触抵抗が低くなると、ｐ層１３０に発生するホールを効率的に引き抜くことができ、アバランシェ耐圧の向上を図ることができる。
また、ｐ層１３０のうちＭｇ濃度を高くするのは、ボディ電極Ｂ１が接する第２ｐ層１３２だけであり、ボディ電極Ｂ１と接しない第１ｐ層１３１は第２ｐ層１３２よりもＭｇ濃度を低くしているので、チャネルの移動度低減を抑制することができ、オン抵抗の増加を抑制することができる。
また、トレンチゲート構造のＭＩＳＦＥＴでは、トレンチＴ１をドライエッチングにより形成するため、トレンチＴ１の側面に露出したｐ層１３０表面にエッチングダメージが生じ、しきい値電圧が設計よりも低くなるが、Ｍｇ濃度の高い第２ｐ層１３２を設けることによりしきい値電圧を高めることができる。
第２ｐ層１３２のＭｇ濃度は１×１０19／ｃｍ3 以上１×１０20／ｃｍ3 以下とすることが好ましい。１×１０19／ｃｍ3 以上とすることにより、リセスＲ１の形成により第２ｐ層１３２にエッチングダメージが入ったとしても、十分なアクセプタ濃度を得ることができる。また、１×１０20／ｃｍ3 以下とすることにより、第２ｐ層１３２上に形成される第２ｎ層１４０の結晶品質の劣化や電子濃度の低下を抑制することができる。
第２ｐ層１３２の厚さは、０．０５μｍ以上０．２μｍ以下とすることが好ましい。０．０５μｍ以上とすることにより、リセスＲ１の形成により第２ｐ層１３２にエッチングダメージが入ったとしても、十分なアクセプタ濃度を得ることができる。また、０．２μｍ以下とすることにより、第２ｐ層１３２上に形成される第２ｎ層１４０の結晶品質の劣化や電子濃度の低下を抑制することができる。
第２ｎ層１４０は、ｐ層１３０上に積層されたＳｉドープのｎ－ＧａＮ層である。第２ｎ層１４０の厚さは、たとえば０．２μｍ、Ｓｉ濃度は、たとえば３×１０18／ｃｍ3 である。
トレンチＴ１は、第２ｎ層１４０表面の所定位置に形成された溝であり、第２ｎ層１４０およびｐ層１３０を貫通して第１ｎ層１２０に達する深さである。トレンチＴ１の底面には第１ｎ層１２０が露出し、トレンチＴ１の側面には第１ｎ層１２０、ｐ層１３０、第２ｎ層１４０が露出する。このトレンチＴ１の側面に露出するｐ層１３０の側面が、実施例１のＦＥＴのチャネルとして動作する領域である。
ゲート絶縁膜Ｆ１は、トレンチＴ１の底面、側面、第２ｎ層１４０表面（ソース電極Ｓ１の形成領域は除く）にわたって連続して膜状に設けられている。ゲート絶縁膜Ｆ１は、ＳｉＯ2 からなる。ゲート絶縁膜Ｆ１の厚さは、たとえば８０ｎｍである。
なお、ゲート絶縁膜Ｆ１はＳｉＯ2 に限らず、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 、ＺｒＯＮ、などを用いることもできる。また単層である必要もなく、複数の層で構成されていてもよい。たとえば、ＳｉＯ2 ／Ａｌ2 Ｏ3 、ＳｉＯ2 ／Ａｌ2 Ｏ3 ／ＺｒＯＮ、などを用いることができる。ここで「／」は積層を意味し、Ａ／ＢはＡ、Ｂの順に積層された構造であることを意味する。以下材料の説明において同様である。
ゲート電極Ｇ１は、ゲート絶縁膜Ｆ１を介して、トレンチＴ１の底面、側面、トレンチＴ１の上面に連続して膜状に設けられている。ゲート電極Ｇ１は、ＴｉＮからなる。
リセスＲ１は、第２ｎ層１４０表面の所定位置に設けられた溝であり、第２ｎ層１４０を貫通して第２ｐ層１３２に達する深さであり、第１ｐ層１３１までは達していない。リセスＲ１の底面には第２ｐ層１３２が露出し、側面には第２ｐ層１３２、第２ｎ層１４０が露出する。リセスＲ１はドライエッチングにより形成されているため、リセスＲ１底面にはエッチングダメージが生じている。
リセスＲ１の深さは、その底面に第２ｐ層１３２が露出し、第１ｐ層１３１が露出しない深さであれば任意であるが、リセスＲ１底面から第２ｐ層１３２と第１ｐ層１３１との界面までの厚さＨ（すなわちリセスＲ１により第２ｐ層１３２が露出する領域における第２ｐ層１３２の厚さ）が０．０５μｍ以上となるようにリセスＲ１の深さを設定することが好ましい。このようにリセスＲ１の深さを設定することにより、ボディ電極Ｂ１とｐ層１３０との接触抵抗を十分に低減することができる。
ボディ電極Ｂ１は、リセスＲ１の底面に設けられていて、リセスＲ１底面に露出する第２ｐ層１３２に接している。ボディ電極Ｂ１は、Ｎｉからなる。リセスＲ１底面にはエッチングダメージが存在するためにリセスＲ１底面のアクセプタ濃度が低下しているが、そのエッチングダメージを受ける第２ｐ層１３２のＭｇ濃度を第１ｐ層１３１よりも高くしているため、ボディ電極Ｂ１とｐ層１３０の接触抵抗を低減することができる。
ソース電極Ｓ１は、ボディ電極Ｂ１上、第２ｎ層１４０上にわたって連続的に設けられている。ソース電極Ｓ１は、Ｔｉ／Ａｌからなる。
ドレイン電極Ｄ１は、基板１１０の裏面に設けられている。ドレイン電極Ｄ１は、ソース電極Ｓ１と同一材料であり、Ｔｉ／Ａｌからなる。
以上、実施例１の半導体装置では、ｐ層１３０を第１ｐ層１３１と第２ｐ層１３２の２層構造とし、ボディ電極Ｂ１と接する第２ｐ層１３２のＭｇ濃度を第１ｐ層１３１よりも高くしている。これにより、ｐ層１３０とボディ電極Ｂ１との接触抵抗を低減することができる。また、ｐ層１３０のうちボディ電極Ｂ１と接触しない領域である第１ｐ層１３１は、第２ｐ層１３２よりもＭｇ濃度を低くしている。これにより、チャネルの移動度低下を抑制することができ、オン抵抗の増加を抑制することができる。このように、実施例１のｐ層１３０の構造によれば、オン抵抗の増加を抑えつつ、ボディ電極Ｂ１の接触抵抗を低減することができる。
次に、実施例１の半導体装置の製造方法について、図２を参照に説明する。
まず、基板１１０上に、ＭＯＣＶＤ法によって、第１ｎ層１２０、第１ｐ層１３１、第２ｐ層１３２、第２ｎ層１４０を順に積層することで形成する（図２（ａ）参照）。ＭＯＣＶＤ法において、窒素源は、アンモニア、Ｇａ源は、トリメチルガリウム（Ｇａ（ＣＨ3 ）3 ：ＴＭＧ）、ｎ型ドーパントガスは、シラン（ＳｉＨ4 ）、ｐ型ドーパントガスは、シクロペンタジエニルマグネシウム（Ｍｇ（Ｃ5 Ｈ5 ）2 ：ＣＰ2 Ｍｇ）である。キャリアガスは水素である。ＭＯＣＶＤ法以外の結晶成長方法を用いてもよく、たとえばＭＢＥ、ＣＢＥなどの方法を用いることができる。
次に、第２ｎ層１４０表面の所定位置をドライエッチングすることで、トレンチＴ１およびリセスＲ１を形成する（図２（ｂ）参照）。トレンチＴ１の形成後にリセスＲ１を形成してもよいし、リセスＲ１の形成後にトレンチＴ１を形成してもよい。ドライエッチングには、塩素系ガスを用いる。たとえば、Ｃｌ2 、ＳｉＣｌ4 、ＢＣｌ3 である。また、ドライエッチングは、ＩＣＰエッチングなど任意の方式を用いることができる。このドライエッチングにより、トレンチＴ１、リセスＲ１の側面および底面にはエッチングダメージが生じる。ＧａＮはイオン注入によるｐ型領域の形成方法が十分には確立しておらず、ｐ層１３０に接するボディ電極Ｂ１を形成するためにはリセスＲ１を形成してｐ層１３０を露出させる必要がある。
トレンチＴ１、リセスＲ１の形成後、側面をウェットエッチングしてドライエッチングによるダメージ層を除去してもよい。ウェットエッチング溶液には、ＴＭＡＨ（水酸化テトラメチルアンモニウム）、ＮａＯＨ（水酸化ナトリウム）、ＫＯＨ（水酸化カリウム）、Ｈ3 ＰＯ4 （リン酸）などを用いることができる。なお、トレンチＴ１、リセスＲ１の底面はＧａＮのｃ面であるためほとんどエッチングされず、ダメージ層は十分に除去されず、エッチングダメージが残存する。
次に、窒素雰囲気で加熱することにより、ｐ層１３０のｐ型化を行う。リセスＲ１の底面やトレンチＴ１の側面に露出したｐ層１３０から効率的に水素が抜け出すため、ｐ層１３０中のＭｇの活性化を効率的に行うことができる。
次に、トレンチＴ１の底面、側面、および第２ｎ層１４０表面に連続して、ＡＬＤ法によってＳｉＯ2 からなるゲート絶縁膜Ｆ１を形成する（図２（ｃ）参照）。ＡＬＤ法を用いることで、トレンチＴ１による段差があっても均一な厚さに形成することができる。なお、実施例１では段差被覆性の高さからＡＬＤ法を用いてゲート絶縁膜Ｆ１を形成しているが、スパッタやＣＶＤ法などによって形成してもよい。
次に、リフトオフ法を用いてリセスＲ１底面にボディ電極Ｂ１を形成する（図２（ｄ）参照）。ここで、リセスＲ１をドライエッチングにより形成しているので、リセスＲ１底面にエッチングダメージが生じる。このエッチングダメージによりリセスＲ１底面のアクセプタ濃度は低下する。しかし、そのエッチングダメージを受ける第２ｐ層１３２のＭｇ濃度を第１ｐ層１３１よりも高くしているため、アクセプタ濃度の低下を補うことができ、ボディ電極Ｂ１とｐ層１３０の接触抵抗を低減することができる。
次に、リフトオフ法を用いて、ソース電極Ｓ１、ゲート電極Ｇ１を形成し、さらに基板１１０裏面全面にドレイン電極Ｄ１を形成する。以上によって、図１に示す実施例１の半導体装置が製造される。
図３は実施例２の半導体装置の構成を示した図である。実施例２の半導体装置は、実施例１において第１ｎ層１２０と第１ｐ層１３１の間に第３ｐ層２３１をさらに設けた構造である。つまり、ｐ層１３０を、第３ｐ層２３１、第１ｐ層１３１、第２ｐ層１３２の順に積層させた３層構造のｐ層２３０に置き換えたものである。他の構成は実施例１と同様である。
第３ｐ層２３１のＭｇ濃度は、第１ｐ層１３１のＭｇ濃度よりも高く、第２ｐ層１３２のＭｇ濃度以下とする。第１ｐ層１３１のＭｇ濃度よりも高くすることで、ｐ層２３０への空乏層の広がりを小さくすることができ、ゲート絶縁膜Ｆ１の劣化を抑制することができる。また、第２ｐ層１３２のＭｇ濃度以下とすることで、チャネル抵抗の増加、オン抵抗の増加を抑制することができる。第３ｐ層２３１の厚さは、たとえば０．１μｍ、Ｍｇ濃度は、たとえば６×１０18／ｃｍ3 である。
第３ｐ層２３１の厚さは、０．１μｍ以上０．２μｍ以下とすることが好ましい。この範囲であれば、ゲート絶縁膜Ｆ１の劣化抑制とオン抵抗の増加抑制とをより効果的に両立させることができる。
（変形例）
実施例１はｐ層を２層構造、実施例２は３層構造としているが、本発明は２層以上の構成であれば任意の層数でよい。また、実施例１、２では、ｐ層を構成する複数の層のうち、最もＭｇ濃度が高い第２ｐ層１３２を最上層としているが、最上層でなくともよい。ただし、リセスＲ１形成の容易さなどの点から第２ｐ層１３２を最上層とすることが好ましい。
実施例１はｐ層を２層構造、実施例２は３層構造としているが、本発明は２層以上の構成であれば任意の層数でよい。また、実施例１、２では、ｐ層を構成する複数の層のうち、最もＭｇ濃度が高い第２ｐ層１３２を最上層としているが、最上層でなくともよい。ただし、リセスＲ１形成の容易さなどの点から第２ｐ層１３２を最上層とすることが好ましい。
実施例１、２は縦型トレンチゲート構造のＦＥＴであるが、ボディ電極を有するＦＥＴであれば任意の構造の半導体装置に適用することができる。たとえば、横型のＦＥＴやプレーナ型のＦＥＴに対しても適用することができる。
実施例１、２はＧａＮからなる半導体装置であるが、本発明はＧａＮに限らず、III 族窒化物半導体からなる半導体装置に適用することができる。また、本発明は酸化ガリウム系半導体からなる半導体装置にも適用することができる。酸化ガリウム系半導体は、酸化ガリウム（Ｇａ2 Ｏ3 ）、あるいは酸化ガリウムのＧａサイトの一部をＡｌ、Ｉｎ、などに置き換えた酸化物半導体である。III 族酸化物半導体や酸化ガリウム系半導体は、イオン注入によるｐ型領域の形成が困難であり、リセスＲ１によってｐ層１３０を露出させる構成を取る必要があるため、本発明が好適である。
実施例１、２において、素子動作領域はイオン注入によるｐ型領域は存在しないが、終端領域にはイオン注入によるｐ型領域が存在していてもかまわない。
実施例は電界効果トランジスタ（ＦＥＴ）で説明したが、本発明はＩＧＢＴなどトレンチ型の絶縁ゲート構造を有するトランジスタでも同様に実施できる。
本発明の半導体装置は、パワーデバイスとして利用することができる。
１１０：基板
１２０：第１ｎ層
１３０：ｐ層
１３１：第１ｐ層
１３２：第２ｐ層
１４０：第２ｎ層
Ｆ１：ゲート絶縁膜
Ｇ１：ゲート電極
Ｓ１：ソース電極
Ｂ１：ボディ電極
Ｄ１：ドレイン電極
Ｔ１：トレンチ
Ｒ１：リセス
１２０：第１ｎ層
１３０：ｐ層
１３１：第１ｐ層
１３２：第２ｐ層
１４０：第２ｎ層
Ｆ１：ゲート絶縁膜
Ｇ１：ゲート電極
Ｓ１：ソース電極
Ｂ１：ボディ電極
Ｄ１：ドレイン電極
Ｔ１：トレンチ
Ｒ１：リセス
Claims (8)
- 第１ｎ層、ｐ層、第２ｎ層が順に積層されたIII 族窒化物半導体または酸化ガリウム系半導体からなる半導体層と、前記第２ｎ層表面から前記ｐ層にまで達する溝であるリセスと、前記リセス底面に露出する前記ｐ層上に接して設けられたボディ電極と、を有したトランジスタである半導体装置において、
前記ｐ層は、第１ｐ層と、前記第１ｐ層上に設けられ、前記第１ｐ層よりもアクセプタ濃度が高い第２ｐ層と、を有し、
前記リセスは、前記第２ｐ層に達する深さであり、
前記ボディ電極は、前記リセス底面に露出する前記第２ｐ層に接し、
前記ｐ層は、前記第１ｎ層上に接して位置する第３ｐ層をさらに有し、
前記第３ｐ層のアクセプタ濃度は、前記第１ｐ層のアクセプタ濃度よりも高く、前記第２ｐ層のアクセプタ濃度以下である、
ことを特徴とする半導体装置。 - 前記第２ｐ層の厚さは、０．０５μｍ以上０．２μｍ以下である、ことを特徴とする請求項１に記載の半導体装置。
- 前記第２ｐ層のアクセプタ濃度は、１×１０19／ｃｍ3 以上１×１０20／ｃｍ3 以下である、ことを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記リセスの深さは、そのリセスが形成された領域における前記第２ｐ層の厚さが０．０５μｍ以上となるように設定されている、ことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
- 前記第１ｐ層のアクセプタ濃度は、６×１０18／ｃｍ3 以下である、ことを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
- 前記第３ｐ層の厚さは、０．１μｍ以上０．２μｍ以下である、ことを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。
- 前記第２ｐ層は前記ｐ層の最上層である、ことを特徴とする請求項１から請求項６までのいずれか１項に記載の半導体装置。
- トレンチゲート構造の縦型である、ことを特徴とする請求項１から請求項７までのいずれか１項に記載の半導体装置。
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