JP6817559B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特には、半導体装置のゲートリーク電流及び電流コラプスを改善する技術に関する。
ＩＩＩ族窒化物半導体で構成された半導体装置（以下、ＩＩＩ族窒化物半導体装置と称する）が周知である（例えば、特許文献１〜３を参照）。特に、ＧａＮ（ガリウム窒化物）やＡｌＧａＮ（アルミニウムガリウム窒化物）を用いたＩＩＩ族窒化物半導体装置は、材料のバンドギャップの広さから、高い絶縁破壊電圧を有する。
また、ＩＩＩ族窒化物半導体装置では、ＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成できる。当該ヘテロ構造では、材料間での格子定数差から発生するピエゾ電荷と材料間のバンドギャップの差とにより、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高濃度の電子（２次元電子ガス、２ＤＥＧ）によるチャネル（以下、２ＤＥＧチャネルと称する）が発生する。２ＤＥＧチャネルは、半導体装置の大電流動作、高速動作を可能にする。
２ＤＥＧチャネルを制御することにより動作する電界効果トランジスタ（ＦＥＴ、Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、一般的に、高電子移動度トランジスタ（ＨＥＭＴ、Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる。
これらの特徴により、ＩＩＩ族窒化物半導体装置は、パワー用途のＦＥＴやダイオード等への応用がなされている。
特許第５４９２９１９号公報 特開２０１０−２２５７６５号公報 特開２００８−２１０８３６号公報
しかしながら、特許文献１〜３に開示されたＩＩＩ族窒化物半導体装置には、ゲートリーク電流及び電流コラプスについて改善の余地がある。そこで、本開示では、ゲートリーク電流及び電流コラプスを改善した半導体装置を提供する。
本開示の一態様に係る半導体装置は、基板と、前記基板の上に形成された単一の窒化物半導体からなるチャネル層と、前記チャネル層の上に選択的に接触して形成され、前記チャネル層よりもバンドギャップが大きい窒化物半導体である第１のバリア層と、前記第１のバリア層の上に接触して形成された窒化物半導体であるゲート層と、前記チャネル層の上の前記ゲート層の非形成領域に前記第１のバリア層と接触して形成され、前記チャネル層よりもバンドギャップが大きく、前記第１のバリア層に対して厚さまたはバンドギャップが独立して設定された窒化物半導体である第２のバリア層と、前記ゲート層の上に形成されたゲート電極と、それぞれ前記ゲート層と離間し、かつ前記第２のバリア層の上に形成されたソース電極及びドレイン電極と、を有し、断面視で、前記第１のバリア層の側面が順テーパ形状であり、前記ゲート層はｐ型不純物を有し、前記第１のバリア層に含まれる前記ｐ型不純物の濃度が１Ｅ１８ｃｍ −３ 以上であり、前記第２のバリア層に含まれる前記ｐ型不純物の濃度が１Ｅ１８ｃｍ −３ 未満であることを特徴とする。
上述の半導体装置では、しきい値電圧Ｖｔｈが実質的に第１のバリア層の厚さにのみ依存するため、例えば、前記第１のバリア層を厚さの制御性に優れたエピタキシで形成することで、しきい値電圧Ｖｔｈのウェハー内でのばらつきを小さくできる。また、例えば、ゲート層をｐ型の半導体材料で構成する場合、ｐ−ｎ接合の空乏層を用いることによりしきい値電圧Ｖｔｈが正であるノーマリオフ動作を容易に実現すると同時に、ゲートリーク電流を低減することが可能となる。
また、強い電界集中が生じるドレイン側のゲート端近傍に厚い第２のバリア層を設け、半導体表面（つまり、第２のバリア層の表面）と２ＤＥＧとを物理的に離すことにより、電流コラプスの発生を抑制することができる。
また、第２のバリア層表面等の表面準位や不純物準位に捕獲される電子は、ゲート電極に正電圧を加えた際にｐ型層から注入されるホールによりキャンセルすることができ、電流コラプスの発生を抑制することができる。また、オン抵抗が実質的に第２のバリア層の厚さで決まるため、オン抵抗のウェハー内でのばらつきを小さくできる。また、ｐ型不純物が拡散した第１のバリア層をゲート直下以外で完全に除去することにより、ｐ型不純物拡散層を流れる高電圧でのゲートリーク不良の発生を阻止できる。
図１は、特許文献１の記載に基づく半導体装置の構造を示す断面図である。 図２は、特許文献２の記載に基づく半導体装置の構造を示す断面図である。 図３は、特許文献３の記載に基づく半導体装置の構造にｐ型のゲート層を付加した構造を示す断面図である。 図４は、第１の実施形態に係る半導体装置の構造の一例を示す断面図である。 図５は、第１の実施形態の変形例に係る半導体装置の構造の一例を示す断面図である。 図６は、第１の実施形態の変形例に係る半導体装置の構造の一例を示す断面図である。 図７は、第１の実施形態の変形例に係る半導体装置の構造の一例を示す断面図である。 図８は、第１の実施形態の変形例に係る半導体装置の構造の一例を示す断面図である。 図９は、第１の実施形態の変形例に係る半導体装置の構造の一例を示す断面図である。 図１０は、第１の実施形態の変形例に係る半導体装置の構造の一例を示す断面図である。 図１１は、第１の実施形態の変形例に係る半導体装置の構造の一例を示す断面図である。 図１２は、第１の実施形態の変形例に係る半導体装置の構造の一例を示す断面図である。 図１３は、第１の実施形態の変形例に係る半導体装置の構造の一例を示す断面図である。 図１４は、第１の実施形態の変形例に係る半導体装置の構造の一例を示す断面図である。 図１５Ａは、第１の実施形態に係る半導体装置の製造工程の一例を示す図である。 図１５Ｂは、第１の実施形態に係る半導体装置の製造工程の一例を示す図である。 図１５Ｃは、第１の実施形態に係る半導体装置の製造工程の一例を示す図である。 図１５Ｄは、第１の実施形態に係る半導体装置の製造工程の一例を示す図である。 図１５Ｅは、第１の実施形態に係る半導体装置の製造工程の一例を示す図である。 図１５Ｆは、第１の実施形態に係る半導体装置の製造工程の一例を示す図である。 図１６は、第２の実施形態に係る半導体装置の構造の一例を示す断面図である。 図１７は、第２の実施形態の変形例に係る半導体装置の構造の一例を示す断面図である。 図１８Ａは、第２の実施形態に係る半導体装置の製造工程の一例を示す図である。 図１８Ｂは、第２の実施形態に係る半導体装置の製造工程の一例を示す図である。 図１８Ｃは、第２の実施形態に係る半導体装置の製造工程の一例を示す図である。 図１８Ｄは、第２の実施形態に係る半導体装置の製造工程の一例を示す図である。 図１８Ｅは、第２の実施形態に係る半導体装置の製造工程の一例を示す図である。 図１８Ｆは、第２の実施形態に係る半導体装置の製造工程の一例を示す図である。 図１９Ａは、第３の実施形態に係る半導体装置の電極の配置の一例を示す平面図である。 図１９Ｂは、第３の実施形態に係る半導体装置の電極の配置の一例を示す平面図である。 図１９Ｃは、第３の実施形態に係る半導体装置の電極の配置の一例を示す平面図である。 図１９Ｄは、第３の実施形態に係る半導体装置の電極の配置の一例を示す平面図である。 図１９Ｅは、第３の実施形態に係る半導体装置の電極の配置の一例を示す平面図である。
（本発明の基礎となった知見）
本発明者は、背景技術の欄で挙げた特許文献１〜３に記載の半導体装置に関し、ゲートリーク電流及び電流コラプスをさらに改善する余地があることを見出した。
なお、ゲートリーク電流とは、一般的にはゲート−ドレイン間及びゲート−ソース間を流れる電流を指すが、本明細書では特に、オフ状態のＦＥＴのゲート−ドレイン間に流れるゲートリーク電流について論じる。
また、電流コラプス（電流スランプとも呼ばれる）とは、オン状態のＦＥＴを流れるドレイン電流が阻害される現象である。当該現象は、半導体の表面準位、不純物準位、結晶欠陥が起因となる準位等に電子が捕獲されて起こる。より詳細には、ＦＥＴのオフ時やオン時に前記準位に捕獲された電子が、オン時に当該準位に留まり、周辺に空乏層を形成して、ドレイン電流を阻害する。ＧａＮで構成されたＨＥＭＴでは、一般的に、半導体の表面準位が電流コラプスに大きく関与するとされる。
まず、本開示の半導体装置との対比のため、特許文献１〜３の記載に基づいて、本発明者が想定したＨＥＭＴの構造について説明する。
図１は、特許文献１の記載に基づくＨＥＭＴ９０１の構造例を示す断面図である。
図１に示すＨＥＭＴ９０１は、次のように構成される。基板１上に、バッファ層２を形成し、さらにその上方にチャネル層３（ＧａＮ等）を形成し、さらにその上方にチャネル層３よりもバンドギャップの大きいバリア層２０（ＡｌＧａＮ等）を形成する。これにより、バリア層２０とチャネル層３とのバンドギャップ差及びバリア層２０中のピエゾ電荷により２ＤＥＧ７が発生する。
さらに、バリア層２０の一部にリセス部２１を形成し、リセス部２１を埋め込むように、ｐ型半導体のゲート層５（ｐ−ＧａＮ等）を形成する。ゲート層５の上方にゲート電極８を形成し、その両側方に離間して、バリア層２０とオーミック性接触するソース電極９とドレイン電極１０を形成する。
ＨＥＭＴ９０１では、ｐ型のゲート層５を設けることにより、ゲート電極８と２ＤＥＧ７との間にｐ−ｎ接合を形成してノーマリオフ動作を実現すると同時に、ゲートリーク電流を低減できる。また、リセス部２１にゲート層５を埋め込むことにより、ノーマリオフ動作を実現すると同時に、２ＤＥＧ７とバリア層２０の表面（図１での上面）とを物理的に遠ざけて、電流コラプスを低減できる。
図２は、特許文献２の記載に基づくＨＥＭＴの構造例を示す断面図である。
図２に示すＨＥＭＴ９０２は、次のように構成される。基板１上に、バッファ層２を形成し、さらにその上方にチャネル層３（ＧａＮ等）を形成する。さらにその上方にチャネル層３よりもバンドギャップの大きい第１のバリア層４（ＡｌＧａＮ等）とｐ型半導体のゲート層５（ｐ−ＧａＮ等）とを連続的に形成する。
ゲート層５を選択的に除去した後、ゲート層５が除去された領域に、第２のバリア層６（ＡｌＧａＮ等）を選択的に形成する。ゲート層５の上方にゲート電極８を形成し、その両側方に離間して、第２のバリア層６とオーミック性接触するソース電極９とドレイン電極１０を形成する。
ＨＥＭＴ９０２では、しきい値電圧Ｖｔｈが第１のバリア層４の厚さで実質的に決まるため、第１のバリア層４を厚さの制御性に優れたエピタキシで形成することで、しきい値電圧Ｖｔｈのウェハー内でのばらつきを小さくできる。
また、ＨＥＭＴ９０１と同様、バリア層２０とｐ型のゲート層５とを連続的に形成することにより、ゲート電極８と２ＤＥＧ７との間にｐ−ｎ接合を形成してノーマリオフ動作を実現すると同時に、ゲートリーク電流を低減できる。また、第２のバリア層６を形成することにより、２ＤＥＧ７と第２のバリア層６の表面（図２での上面）とを物理的に遠ざけて、電流コラプスを低減できる。
図３は、特許文献３の記載に基づくＨＥＭＴの構造に、ｐ型半導体のゲート層５（ｐ−ＧａＮ等）を追加したＨＥＭＴの構造例を示す断面図である。
図３に示すＨＥＭＴ９０３は、次のように構成される。基板１上に、バッファ層２を形成し、さらにその上方に凸部２２があるチャネル層３（ＧａＮ等）を形成する。続いて、凸部２２を覆うようにチャネル層３よりもバンドギャップの大きいバリア層２０（ＡｌＧａＮ等）を形成し、さらにその上方にｐ型のゲート層５を選択的に形成する。ｐ型のゲート層５の上方にゲート電極８を形成し、その両側方に離間して、バリア層２０とオーミック性接触するソース電極９とドレイン電極１０とを形成する。
ＨＥＭＴ９０３によれば、チャネル層３の凸部２２を覆うバリア層２０のうち、凸部２２の側面２３を覆う部分は、エピタキシの横方向成長レートが遅いことで薄くなるため、バリア層２０の当該薄い部分を用いて、ノーマリオフ動作を実現できる。
また、ＨＥＭＴ９０２と同様、バリア層２０をエピタキシで形成することで、しきい値電圧Ｖｔｈのウェハー内でのばらつきを小さくできる。
また、ＨＥＭＴ９０２と同様、バリア層２０とｐ型のゲート層５とを連続的に形成することにより、ゲート電極８と２ＤＥＧ７との間にｐ−ｎ接合を形成してノーマリオフ動作を実現すると同時に、ゲートリーク電流を低減できる。また、ゲート領域以外の領域において、２ＤＥＧ７と第２のバリア層６の表面（図３での上面）とを物理的に遠ざけて、電流コラプスを低減できる。
このように、特許文献１〜３の考え方に基づいて構成されるＨＥＭＴ９０１〜９０３において、ゲートリーク電流及び電流コラプスを低減することができる。
しかしながら、本発明者らは、ＨＥＭＴ９０１〜９０３には、ゲートリーク電流及び電流コラプスの低減効果を損ない得る、次のような懸念があることに気付いた。
第１の懸念は、ＨＥＭＴ９０１において、しきい値電圧Ｖｔｈのウェハー内でのばらつきが大きくなり易いことである。ＨＥＭＴ９０１のしきい値電圧Ｖｔｈは、実質的にリセス部２１の直下に残したバリア層２０の厚さ（以下、残し厚さと称する）で決まる。しかしながら、ＨＥＭＴ９０１では、エッチングストッパ層等がないため、バリア層２０の残し厚さを決める要因として、バリア層２０の初期厚さ及びリセス部２１の深さの２つがある。そのため、バリア層２０の残し厚さの均一性を高めにくく、ＨＥＭＴ９０１では、しきい値電圧Ｖｔｈのウェハー間でのばらつきが大きくなり易い。
第２の懸念は、ＨＥＭＴ９０１〜９０３において、オン抵抗のウェハー内でのばらつきが大きくなり易いことである。ＨＥＭＴ９０１〜９０３では、ゲート層５を選択的にエッチング除去する際、一般的に、オーバーエッチを行ってバリア層２０又は第１のバリア層４の表面を数ｎｍ〜数１０ｎｍ除去する。そのため、バリア層２０又は第１のバリア層４の厚さのウェハー内でのばらつきが大きくなり、２ＤＥＧ７の分布の一様性が損なわれ、結果として、ＨＥＭＴ９０１〜９０３のオン抵抗のウェハー内でのばらつきが大きくなる。
第３の懸念は、ＨＥＭＴ９０１〜９０３において、高電圧を駆動する場合に、ゲート電流のリーク不良が顕在化しやすいことである。ＨＥＭＴ９０１〜９０３では、ｐ型のゲート層５をエピタキシャル再成長で形成する際に、ｐ型不純物（Ｍｇ等）がバリア層２０又は第１のバリア層４中に高濃度に拡散することがある。そのため、ＨＥＭＴ９０１〜９０３で高電圧（例えば、パワー半導体で通常用いられる数百Ｖの電圧）を駆動する場合、ゲート電流が当該ｐ型不純物が拡散した領域を伝ってリークする不良が生じる懸念がある。
本発明者らは、これらの懸念を解消しかつゲートリーク電流及び電流コラプスの低減に優れた半導体装置を鋭意検討した結果、本開示に係る半導体装置に到達した。
（第１の実施形態）
第１の実施形態に係る半導体装置は、ゲート層の直下に第１のバリア層を有し、ゲート層の直下以外の領域に前記第１のバリア層よりも厚い第２のバリア層を有する半導体装置である。第１の実施形態は、本開示に係る半導体装置の限定的でない最小構成の一例を示している。
〔半導体装置の構造〕
図４は、第１の実施形態に係る半導体装置の構造の一例を示す断面図である。以下では、半導体装置１０１をＩＩＩ族窒化物半導体で構成する例を用いて説明するが、半導体装置１０１は、その他の化合物、例えばＩＩＩ―Ｖ族半導体、もしくはＩＩ―ＶＩ族半導体で構成されてもよい。
図４に示すように、半導体装置１０１は、基板１と、基板１の上に形成されたバッファ層２及び単一の窒化物半導体からなるチャネル層３と、チャネル層３の上に選択的に接触して形成され、チャネル層３よりもバンドギャップが大きい窒化物半導体である第１のバリア層４と、第１のバリア層４の上に接触して形成された窒化物半導体であるゲート層５と、チャネル層３の上のゲート層５の非形成領域に第１のバリア層４と接触して形成され、チャネル層３よりもバンドギャップが大きく、第１のバリア層４に対して厚さまたはバンドギャップが独立して設定された窒化物半導体である第２のバリア層６と、ゲート層５の上に形成されたゲート電極と、それぞれゲート層５と離間し、かつ第２のバリア層６上に形成されたソース電極９及びドレイン電極１０と、を有する。
基板１は、例えば、（１１１）結晶面のＳｉ基板で構成されてもよく、また他にも、サファイア、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板で構成されてもよい。
バッファ層２は、例えば、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の単層又は複数層で構成されてもよい。
チャネル層３は、例えば、ＧａＮで構成されてもよく、他にも、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等で構成されてもよい。
第１のバリア層４は、例えば、ＡｌＧａＮで構成されてもよく、他にも、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等で構成されてもよい。
ゲート層５は、例えば、ｐ−ＧａＮからなるｐ型半導体で構成されてもよく、他にも、ｐ−ＩｎＧａＮ、ｐ−ＡｌＧａＮ、ｐ−ＡｌＩｎＧａＮ等で構成されてもよい。
図４の例では、第２のバリア層６は、第１のバリア層４よりも厚く、かつバンドギャップがチャネル層３のバンドギャップよりも大きい材料で構成される。例えば、第２のバリア層６をＡｌＧａＮで構成し、チャネル層３をＧａＮで構成してもよい。この場合、ＡｌＧａＮとＧａＮとの格子定数差から発生するピエゾ電荷と互いのバンドギャップの差とにより、ＡｌＧａＮ／ＧａＮ界面近傍のＧａＮ層側（つまり、第２のバリア層６の直下のチャネル層３内）に高濃度の２ＤＥＧ７が発生する。
ゲート電極８は、ゲート層５にオーミック接触又はショットキ接触するメタル電極である。ゲート電極８は、例えば、Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ｗ、ＷＳｉ、Ｔａ、ＴｉＮ、Ａｌ、Ｍｏ、Ｈｆ、Ｚｒ等のうちの１つ又は２つ以上の金属の組み合わせで構成されてもよい。
ソース電極９及びドレイン電極１０は、２ＤＥＧ７、第２のバリア層６、チャネル層３のうちの１以上の層にオーミック接触するメタル電極である。ソース電極９及びドレイン電極１０は、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等のうちの１つ又は２つ以上の金属の組み合わせで構成されてもよい。ソース電極９及びドレイン電極１０は、例えば、第２のバリア層６の表面上に形成してもよく、また、公知のオーミックリセス構造を用いて、第２のバリア層６、２ＤＥＧ７、及びチャネル層３の少なくとも１つに接するように形成してもよい（図示せず）。
第１のバリア層４は、チャネル層３よりもバンドギャップが大きい材料で構成される。そのため、第１のバリア層４の直下のチャネル層３内には、第２のバリア層６の直下のチャネル層３内に２ＤＥＧ７が発生するメカニズムと同じメカニズムで、２ＤＥＧが発生し得る。
ところが、第１のバリア層４は、第２のバリア層６とは異なり、ｐ型半導体で構成されるゲート層５とｐ−ｎ接合している。その結果、ゲート電極８にゲート電圧を印加しないとき、当該ｐ−ｎ接合の空乏層により、第１のバリア層４の直下での２ＤＥＧが消失し、ソース−ドレイン間には電流が流れない。
このように、ｐ型半導体でゲート層５を構成することで、ｐ−ｎ接合の空乏層により、ノーマリオフ動作が実現され、かつゲートリーク電流も低減される。例えば、第１のバリア層４を組成比で２０％のＡｌを含むＡｌＧａＮで構成する場合、第１のバリア層４の厚さを、おおよそ２０ｎｍ以下とすることで、ノーマリオフ動作が実現される。
また、第２のバリア層６の膜厚が薄く、チャネル層３から第２バリア層６の表面（図示では上面）までの距離が近すぎると、第２バリア層６の表面準位に捕獲された電子により大きな電流コラプスが発生する。そのため、ゲート端１１の近傍における第２のバリア層６の膜厚は、第１のバリア層４よりも厚く、少なくとも２０ｎｍ以上とする。特に、６００Ｖ定格以上の汎用のパワー半導体素子に用いるためには、第２のバリア層６の膜厚を３０ｎｍ以上（例えば、エピタキシの臨界膜厚である１００ｎｍ程度）にしてもよい。
上述のように構成された半導体装置１０１は、次のようなノーマリオフ動作を行う。すなわち、半導体装置１０１において、ゲート電極８にゲート電圧を印加しないとき、ゲート層５直下に空乏層が広がっているため２ＤＥＧが存在せず、オフ状態である。ソース電極９を接地して、ドレイン電極１０に正の負荷電圧を印加した状態で、ゲート電極８にしきい値電圧Ｖｔｈを超える正のゲート電圧を印加すると、ゲート下に２ＤＥＧが発生して左右の２ＤＥＧと接続されドレイン電流が流れ、半導体装置１０１はオン状態となる（図示せず）。
６００Ｖ定格の汎用のパワー半導体素子では、オフ状態の時、最大で６００Ｖの負荷電圧がソース−ドレインに印加される。そのような汎用のパワー半導体素子での、オフ状態からオン状態への遷移時間、及びオン状態からオフ状態への遷移時間は、何れも、最短で数ナノ秒から数１０ナノ秒程度である。
このように構成される半導体装置１０１によれば、以下の効果が得られる。
半導体装置１０１のしきい値電圧Ｖｔｈは、実質的に第１のバリア層４の厚さに依存する。第１のバリア層４を、厚さの制御性に優れたＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長）等のエピタキシを用いて形成することで、しきい値電圧Ｖｔｈのウェハー面内でのばらつきを小さくできる。
また、ｐ型の半導体材料でゲート層５を構成することにより、ｐ−ｎ接合の空乏層を用いてノーマリオフ動作を実現すると同時に、ゲートリーク電流を低減できる。
また、強い電界集中が生じるドレイン側のゲート端１１の近傍に、厚い第２のバリア層６を設けて、半導体層の表面（ここでは、第２のバリア層６の表面）と２ＤＥＧ７を含むチャネル層３とを物理的に離すことで、電流コラプスの発生を抑制できる。
また、第２のバリア層６の表面等の表面準位や不純物準位に捕獲される電子は、ゲート電極８に正電圧を加えた際に、ｐ型のゲート層５から注入されるホールによりキャンセルされるので、電流コラプスの発生を抑制できる。
また、半導体装置１０１のオン抵抗は、第２のバリア層６の厚さに依存する。そのため、第２のバリア層６を厚さの制御性に優れたＭＯＣＶＤ等のエピタキシを用いて形成することで、オン抵抗のウェハー面内でのばらつきを小さくできる。
次に、上述した半導体装置１０１の各種の変形例について説明する。なお、以下では半導体装置１０１の構成要素と同等の構成要素は同一の符号で示し、また、半導体装置１０１と同等の事項については上述の説明を適用するものとして、適宜説明を省略する。
〔変形例１〕
実際的な半導体装置では、ゲート層５を形成する際にゲート層５に含まれる不純物が第１のバリア層４に拡散することがある。変形例１では、そのような場合について説明する。
図５は、変形例１に係る半導体装置の構造の一例を示す断面図である。図５に示す半導体装置１０２は、図４の半導体装置１０１と比べて、ゲート層５に添加されたｐ型不純物が第１のバリア層４にまで拡散し、第１のバリア層４内に拡散層１２が形成されている点が異なる。拡散層１２は、ゲート層５の下方の第１のバリア層４内に形成され、第２のバリア層６には形成されていない。
一具体例として、半導体装置１０２では、第１のバリア層４に含まれる前記ｐ型不純物の濃度が１Ｅ１８ｃｍ−３以上であり、前記第２のバリア層６に含まれる前記ｐ型不純物の濃度が１Ｅ１８ｃｍ−３未満であってもよい。ここで、１ＥＸｃｍ−３は、１×１０Ｘｃｍ−３を意味し、以下同様に表記する。
このような構造は、例えば、ゲート層５をパターニングする際に、ゲート層５の不要部分と共に、当該不要部分の直下にある第１のバリア層４を拡散層１２ごと完全に除去することで形成してもよい。
このように構成された半導体装置１０２によれば、半導体装置１０１と同様の効果が得られる。また、半導体装置１０２では、ゲート電流のリーク経路となる拡散層１２が、ゲート層５の直下以外の領域で完全に除去されているので、半導体装置１０２で高電圧を駆動する際のゲート電流のリークが抑制される。
〔変形例２〕
実際的な半導体装置では、ゲート層５の不純物濃度や、ゲート層５を形成するためのプロセス条件（温度や時間等）によっては、ゲート層５に添加された不純物がチャネル層３にまで拡散することがある。変形例２では、そのような場合について説明する。
図６は、変形例２に係る半導体装置の構造の一例を示す断面図である。図６に示す半導体装置１０３は、図４、５の半導体装置１０１、１０２と比べて、ゲート層５に添加されたｐ型不純物がチャネル層３にまで拡散し、第１のバリア層４の全体に拡散層１２が形成され、さらにはチャネル層３に拡散層１３が形成されている点が異なる。
一具体例として、半導体装置１０３では、第１のバリア層４に含まれる前記ｐ型不純物の濃度が１Ｅ１８ｃｍ−３以上であり、第２のバリア層６直下のチャネル層３（特には拡散層１３）に含まれる前記ｐ型不純物の濃度は、例えば１Ｅ１８ｃｍ−３未満であってもよい。このような構造は、例えば、ゲート層５の不純物濃度や、ゲート層５を形成するためのプロセス条件を最適化することにより形成してもよい。
このように構成された半導体装置１０３によれば、半導体装置１０１、１０２と同様の効果に加えて、拡散層１３に含まれる不純物の濃度を抑制することで、半導体装置１０３で高電圧を駆動する際のゲート電流のリークが抑制される。
〔変形例３〕
上述した半導体装置１０１〜１０３では、第１のバリア層４の下面と第２のバリア層６の下面とを同じ高さに示したが、第２のバリア層６の下面は第１のバリア層４の下面よりも低い位置にあってもよい。変形例３では、そのような場合について説明する。
図７は、変形例３に係る半導体装置の構造の一例を示す断面図である。図７に示す半導体装置１０４は、図４〜６の半導体装置１０１〜１０３と比べて、第２のバリア層６の下面が第１のバリア層４の下面よりも低い位置にある点が異なる。第２のバリア層６の厚さは、半導体装置１０１〜１０３での厚さと同じでもよく、そのため、第２のバリア層６の上面は第１のバリア層４の上面（つまり、バリア層４内に形成された拡散層１２の上面）よりも低くかつ第１のバリア層４の下面よりも高い位置にある。つまり、第２のバリア層６は、第１のバリア層４の側面の少なくとも一部に接している。
このような構造は、例えば、ゲート層５をパターニングする際にオーバーエッチを行い、ゲート層５の不要部分と共に、第１のバリア層４を拡散層１２ごと完全に除去し、さらにチャネル層３の表層を除去することで形成してもよい。
このように構成された半導体装置１０４によれば、半導体装置１０１〜１０３と同様の効果が得られる。さらに、エッチングの深さにウェハー面内でのばらつきがある場合でも、ゲート層５以外の領域の拡散層１２を確実に除去するので、半導体装置１０４で高電圧を駆動する際のゲート電流のリークをより確実に抑制できる。
〔変形例４〕
上述した半導体装置１０４では、第２のバリア層６の上面を、第１のバリア層４の上面（つまり、バリア層４内に形成された拡散層１２の上面）よりも低くかつ第１のバリア層４の下面よりも高い位置に示したが、第２のバリア層６の上面は、第１のバリア層４の上面よりも高い位置にあってもよい。変形例４では、そのような場合について説明する。
図８は、変形例４に係る半導体装置の構造の一例を示す断面図である。図８に示す半導体装置１０５は、半導体装置１０１〜１０３と比べて、第２のバリア層６の下面が第１のバリア層４の下面よりも低い位置にある点が異なる。また、半導体装置１０４と比べて、第２のバリア層６の上面が、第１のバリア層４の上面よりも高い位置にある点が異なる。
このような構造は、一具体例として、半導体装置１０４における第２のバリア層６を第１のバリア層４より厚く設けることで形成してもよい。
このように構成された半導体装置１０５によれば、半導体装置１０１〜１０４と同様の効果が得られる。さらに、電界が最も集中するドレイン側のゲート端１１近傍において、第２のバリア層６を厚く設けて第２のバリア層６の表面と２ＤＥＧ７とを物理的に遠ざけることにより、電流コラプスを低減できる。
〔変形例５〕
上述した半導体装置１０１〜１０５では、第１のバリア層４のバンドギャップと第２のバリア層６のバンドギャップとは独立して設定されるとし、これらのバンドギャップの関係を特には規定していないが、一例として、第２のバリア層６のバンドギャップは、第１のバリア層４のバンドギャップよりも大きくてもよい。変形例５では、そのような場合について説明する。
図９は、変形例５に係る半導体装置の構造の一例を示す断面図である。図９に示す半導体装置１０６は、図８の半導体装置１０５の第２のバリア層６を、バンドギャップが第１のバリア層４のバンドギャップよりも大きい第２のバリア層１４に置き換えて構成される。なお、第２のバリア層１４は、半導体装置１０５に限らず、半導体装置１０１〜１０４の何れに設けてもよい。
このように構成された半導体装置１０６によれば、半導体装置１０１〜１０５と同様の効果に加えて、第２のバリア層１４の直下に発生する２ＤＥＧ７の濃度が増えるので、半導体装置１０６のオン抵抗を低減し、最大ドレイン電流を増やすことができる。
〔変形例６〕
上述した半導体装置１０１〜１０６において、第２のバリア層６、１４のバンドギャップを、チャネル層３のバンドギャップより大きく設定するために、第２のバリア層６、１４はｎ型不純物を有してもよい。第２バリア層６、１４の、ソース電極９やドレイン電極１０が形成されている側から順に上層、中央層、下層と規定したときに、ｎ型不純物は、当該上層、中央層、下層のいずれか１つの層に添加されてもよいし、２つの層または３つの層に添加されてもよい。一具体例として、当該上層はｎ−ＡｌＧａＮ／ＡｌＧａＮからなり、中央層はＡｌＧａＮ／ｎ−ＡｌＧａＮ／ＡｌＧａＮからなり、下層はＡｌＧａＮ／ｎ−ＡｌＧａＮからなるとしてもよい。変形例６では、そのような場合について説明する。
図１０は、変形例６に係る半導体装置の構造の一例を示す断面図である。図１０に示す半導体装置１０７は、図８の半導体装置１０５の第２のバリア層６を、ｎ型不純物が添加された第２のバリア層１５に置き換えて構成される。なお、第２のバリア層１５は、半導体装置１０５に限らず、半導体装置１０１〜１０６の何れに設けてもよい。
このように構成された半導体装置１０７によれば、半導体装置１０１〜１０６と同様の効果に加えて、第２のバリア層１５の直下に発生する２ＤＥＧ７の濃度が増えるので、半導体装置１０７のオン抵抗を低減し、最大ドレイン電流を増やすことができる。
〔変形例７〕
上述した半導体装置１０１〜１０７では、第２のバリア層６、１４、１５がチャネル層３と接触しているが、第２のバリア層６、１４、１５とチャネル層６との間に、第２のバリア層６、１４、１５よりもバンドギャップが大きい窒化物半導体であるスペーサ層を有してもよい。変形例７では、そのような場合について説明する。
図１１は、変形例７に係る半導体装置の構造の一例を示す断面図である。図１１に示す半導体装置１０８は、図８の半導体装置１０５の第２のバリア層６とチャネル層３との間にスペーサ層１６を設けて構成される。
スペーサ層１６及び第２のバリア層６は、例えば、ＡｌＮ及びＡｌＧａＮでそれぞれ構成してもよく、また例えば、Ａｌ組成比が大きいＡｌＧａＮ及びＡｌ組成比が小さいＡｌＧａＮでそれぞれ構成してもよい。なお、スペーサ層１６は、半導体装置１０５に限らず、半導体装置１０１〜１０７の何れに設けてもよい。
このように構成された半導体装置１０８によれば、半導体装置１０１〜１０７と同様の効果が得られる。さらに、スペーサ層１６直下のチャネル層３に発生する２ＤＥＧ７の移動度を向上させ高速動作が可能となり、キャリア密度を更に増やすことにより、オン抵抗を低減し最大ドレイン電流を増加することができる。
〔変形例８〕
上述した半導体装置１０１〜１０８では、第２のバリア層６上に明示的な層を介在せずにソース電極９及びドレイン電極１０を設けているが、第２のバリア層６上にキャップ層を設け、当該キャップ層上にソース電極９及びドレイン電極１０を設けてもよい。変形例８では、そのような場合について説明する。
図１２は、変形例８に係る半導体装置の構造の一例を示す断面図である。図１２に示す半導体装置１０９は、図８の半導体装置１０５の第２のバリア層６の上面に接して、第２のバリア層６よりもバンドギャップが小さいキャップ層１７を設けて構成されている。キャップ層１７は、例えば、ｉ−ＧａＮ、ｎ−ＧａＮ、ｉ−ＩｎＧａＮ、ｎ−ＩｎＧａＮ等で構成されてもよい。なお、キャップ層１７は、半導体装置１０５に限らず、半導体装置１０１〜１０８の何れに設けてもよい。
このように構成された半導体装置１０９によれば、半導体装置１０１〜１０８と同様の効果が得られる。さらに、第２のバリア層６の直下に発生する２ＤＥＧ７の濃度を増やすことなく、半導体層の表面（ここでは、キャップ層１７の表面）を、キャップ層１７の厚み分、２ＤＥＧ７から物理的に離すことで、電流コラプスの発生を抑制できる。
〔変形例９〕
上述した半導体装置１０１〜１０９では、チャネル層３が単層で構成されているが、チャネル層は多層（例えば２層）の積層体で構成されてもよい。変形例９では、そのような場合について説明する。
図１３は、変形例９に係る半導体装置の構造の一例を示す断面図である。図１３に示す半導体装置１１０は、図８の半導体装置１０５のチャネル層３を、チャネル層２４で置き換えて構成される。チャネル層２４は、下層の第１のチャネル層２４ａと上層の第２のチャネル層２４ｂの２層からなり、第２のチャネル層２４ｂのバンドギャップは第１のチャネル層２４ａのバンドギャップと異なり、第２のチャネル層２４ｂは平面視で第１のバリア層２４ａが形成された領域のみに形成されている。
第１のチャネル層２４ａのバンドギャップは、第２のチャネル層２４ｂのバンドギャップよりも大きくてもよい。例えば、第１のチャネル層２４ａをＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等で構成し、第２のチャネル層２４ｂをＧａＮで構成してもよい。
このような構造は、例えば、ゲート層５をパターニングする際にオーバーエッチを行い、ゲート層５の不要部分と共に、当該不要部分の直下にある第２のチャネル層２４ｂの全体と第１のチャネル層２４ａの表層とを除去することで形成してもよい。
なお、チャネル層２４は、半導体装置１１０に限らず、半導体装置１０１〜１０９の何れに設けてもよい。
このように構成された半導体装置１１０によれば、半導体装置１０１〜１０９と同様の効果が得られる。さらに、第２のチャネル層２４ｂをＧａＮ、第１のチャネル層２４ａをＡｌＧａＮで構成した場合は、高耐圧動作が可能となる。また、第２のチャネル層２４ｂをＧａＮ、第１のチャネル層２４ａをＩｎＧａＮで構成した場合は、キャリアの移動度や密度が向上し、オン抵抗を低減し最大ドレイン電流を増加することができる。
〔変形例１０〕
上述した半導体装置１０１〜１１０では、ソース側とドレイン側とで第２のバリア層６の下面を同じ高さに示しているが、第２のバリア層の下面の高さは、ソース側とドレイン側とで必ずしも同じでなくてもよい。変形例１０では、そのような場合について説明する。
図１４は、変形例１０に係る半導体装置の構造の一例を示す断面図である。図１４に示す半導体装置１１１では、ゲート層５は第１のバリア層４の上に選択的に接触して形成され、第１のバリア層４は平面視でゲート層５下からソース電極９側の領域にのみ形成され、該領域における第２のバリア層６は第１のバリア層４の上に形成されている。第２のバリア層６の下面は、ドレイン電極１０側ではチャネル層３と接触し、ソース電極９側では、第１のバリア層４（第１のバリア層４に形成された拡散層１２を含む）と接触している。つまり、拡散層１２は、ソース電極９側では残っていてもよいが、ドレイン電極１０側では除去される。
このような構造は、例えば、ゲート層５をパターニングする際に、ソース側よりもドレイン側でより深いオーバーエッチを行うことで形成してもよい。また、ソース側ではオーバーエッチを行わず、第２のバリア層６の下面が拡散層１２の上面と接していてもよい（図示せず）。なお、ソース側とドレイン側での第２のバリア層６の下面の高さは、半導体装置１１１に限らず、半導体装置１０１〜１１０の何れで異なっていてもよい。
一般的なＦＥＴ（ＨＥＭＴを含む）では、高電圧を駆動する場合にゲート−ソース間には高電圧がかからないので、ソース側に残っている拡散層１２はゲート電流のリーク経路になりにくい。そのため、上述のように構成された半導体装置１１１によれば、半導体装置１０１〜１１０と同様の効果が得られる。また、ソース側の２ＤＥＧの抵抗は第１のバリア層と第２のバリア層の和による２ＤＥＧ層を形成することができ、オン抵抗の低減と最大ドレイン電流を増加することが出来る。また、同時に、ドレイン側のｐ型不純物が拡散した拡散層１２を完全に除去するため、ｐ型不純物拡散層を流れる高電圧でのゲートリーク不良を低減できる。
〔半導体装置の製造方法〕
次に、第１の実施形態に係る半導体装置の製造方法について、図１５Ａ〜図１５Ｆを参照して説明する。なお、製造工程の順序や利用するプロセス技術、及び構成材料は、以下の例には限定されない。例えば、以下では、明瞭のため、半導体装置１０４の製造方法の例を説明するが、同様の製造方法を用いて、半導体装置１０１〜１１１を製造してもよい。
まず、図１５Ａに示すように、基板１上に、バッファ層２、チャネル層３、第１のバリア層４、及びゲート層５を、エピタキシにより連続的に形成する。当該エピタキシには、例えば、ＭＯＣＶＤが用いられ得る。
前述したように、基板１は、例えば、（１１１）結晶面のＳｉ基板であり、他にも、例えばサファイア、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板が用いられ得る。
バッファ層２として、例えば、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の単層又は複数層を形成する。本実施形態ではチャネル層３はＧａＮからなる単層であるが、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等からなる単層であってもよい。第１のバリア層４はＡｌＧａＮからなるが、チャネル層３の材料に応じて例えばＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等であってもよい。ゲート層５はｐ型のＩＩＩ族窒化物半導体装置であるｐ−ＧａＮからなるが、ｐ−ＩｎＧａＮ、ｐ−ＡｌＧａＮ、ｐ−ＡｌＩｎＧａＮ等の単層であってもよい。
ゲート層５を形成する際に、Ｍｇからなるｐ型不純物（他にも、Ｃ、Ｚｎ等でもよい）を、１Ｅ１９ｃｍ−３〜１Ｅ２０ｃｍ−３程度添加する。当該不純物の濃度や、ゲート層５を成長させるためのプロセス温度によっては、当該不純物は、第１のバリア層４内に拡散層１２を形成することがある。当該拡散層は、チャネル層３にまで到達することもある。
次に、図１５Ｂに示すように、ゲート層５上に、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）、熱ＣＶＤ等を用いて、ＳｉＯ２（他にも、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３等でもよい）からなるマスク層１８を形成する。
次に、図１５Ｃに示すように、マスク層１８上に、フォトリソグラフィを用いてレジストパターン１９を形成し、レジストパターン１９をマスクとして、ドライエッチングを用いてマスク層１８、ゲート層５、及び第１のバリア層４（拡散層１２を含む）を選択的に除去する。
このとき、レジストパターン１９以外の領域において、拡散層１２を完全に除去するか、拡散層１２の不純物濃度が１Ｅ１８ｃｍ−３以上の部分を少なくとも除去することにより、高電圧動作でのゲート電流のリークは抑制できる。他方、拡散層を除去しきれずに、不純物濃度が１Ｅ１８ｃｍ−３以上の領域が残っていると、高電圧動作でのゲート電流のリークが発生する。
拡散層１２が、第１のバリア層４内のみに形成されている場合、拡散層１２を除去するために、ドライエッチングの深さは、第１のバリア層４を完全に除去できる深さで足りる。ただし、ドライエッチングの深さにはウェハー面内でのばらつきがあること、及び拡散層１２がチャネル層３に達して形成されている場合を考慮して、図１５Ｃのように、チャネル層３を数ｎｍから数１０ｎｍ程度オーバーエッチしてもよい。
続いて、図１５Ｄに示すように、レジストパターン１９をアッシングや有機洗浄により除去する。その後、マスク層１８以外の領域に、ＭＯＣＶＤ等を用いて、第２のバリア層６となるＡｌＧａＮ層（他にも、ＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の層でもよい）を再成長させる。
第２のバリア層６は、電流コラプスを抑制するために、少なくとも２０ｎｍ以上、できれば３０ｎｍ以上の厚さに再成長させてもよい。第２のバリア層６は、マスク層１７の大きさや再成長条件によって、ゲート層５の下面に達しない厚さに設けてもよく、また、後にゲート電極８が接続するゲート層５の一部が露出している限り、ゲート層５の側面の一部を覆う厚さまで成長させてもよい。また、第２のバリア層６上に、キャップ層を形成してもよい（図示せず）。
続いて、図１５Ｅに示すように、ソース電極９及びドレイン電極１０として、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等のうちの１つ又は２つ以上の金属の組み合わせからなる電極を、ゲート層５から離間して形成する。ソース電極９及びドレイン電極１０は、フォトリソグラフィ、蒸着、スパッタリング、ドライエッチング等で形成してもよい。ソース電極９及びドレイン電極１０は、第２のバリア層６上に形成してもよく、また、公知のオーミックリセス構造を用いて、第２のバリア層６、２ＤＥＧ７、及びチャネル層３の少なくとも１つに接するように形成してもよい。
続いて、図１５Ｆに示すように、ゲート電極８として、Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ｗ、ＷＳｉ、Ｔａ、ＴｉＮ、Ａｌ、Ｍｏ、Ｈｆ、Ｚｒ等のうちの１つ又は２つ以上の金属の組み合わせからなる電極をゲート層５上に形成する。ゲート電極８は、フォトリソグラフィ、蒸着、スパッタリング、ドライエッチング等で形成してもよい。ゲート電極８は、ゲート層５の一部に接して形成すればよく、また、ゲート電極８とゲート層５とはオーミック接触してもショットキ接触してもよい。
以上説明した製造方法又は上記と同様の製造方法を用いて、半導体装置１０１〜１１１は製造される。半導体装置１０１〜１１１によって得られる効果は、前述したとおりであり、ここでは説明を繰り返さない。
（第２の実施形態）
〔半導体装置の構造〕
第１の実施形態で示した半導体装置１０１〜１１１では、第２のバリア層６はゲート層５の側面の一部を覆っているが、第２のバリア層はゲート層の側面の少なくとも一部を覆っていればよく、例えば、第２のバリア層はゲート層の側面全体を覆っていてもよい。第２の実施形態ではそのような場合について説明する。なお、以下では、第１の実施形態の構成要素と同等の構成要素は同一の符号で示し、また、第１の実施形態と同等の事項については上述の説明を適用するものとして、適宜説明を省略する。
図１６は、第２の実施形態に係る半導体装置の構造の一例を示す断面図である。図１６を用いて具体的に説明する。図１６に示す半導体装置２０１は、図４の半導体装置１０１と比べて、第２のバリア層６が、ゲート層５の側面に沿ってゲート層５の側面の上端を越える高さにまで設けられ、ゲート層５の側面全体を覆っている。このように、第２のバリア層６は、後にゲート電極８が接続するゲート層５の一部が露出している限り、ゲート層５の側面全体を覆う厚さまで再成長させても構わない。なお、このような形状の第２のバリア層６は、半導体装置１０１に限らず、半導体装置１０２〜１１１の何れに設けられてもよい。
このように構成される半導体装置２０１によれば、半導体装置１０１〜１１１と同様の効果が得られる。さらに、電界が最も集中するドレイン側のゲート端１１近傍において、第２のバリア層６を厚く設けて第２のバリア層６の表面と２ＤＥＧ７とを物理的に遠ざけることにより、電流コラプスを低減できる。
〔変形例１１〕
上述した半導体装置２０１においても、変形例３に係る半導体装置１０４と同様に、ゲート層５を形成する際にゲート層５に含まれる不純物が第１のバリア層４に拡散することがある。変形例１１では、そのような場合について説明する。
図１７は、変形例１１に係る半導体装置の構造の一例を示す断面図である。図１７に示す半導体装置２０２は、図１６の半導体装置２０１と同様の第２のバリア層６を有し、図７の半導体装置１０４と同様の拡散層１２及びオーバーエッチされたチャネル層３を有している。
このように構成された半導体装置２０２によれば、半導体装置２０１の効果と半導体装置１０４の効果の両方の効果が得られる。
〔半導体装置の製造方法〕
次に、第２の実施形態に係る半導体装置の製造方法について、図１８Ａ〜図１８Ｆを参照して説明する。なお、半導体装置１０１の製造方法と同等の事項については上述の説明を適用するものとして、適宜説明を省略する。また、製造工程の順序や利用するプロセス技術、及び構成材料は、以下の例には限定されない。例えば、以下では、明瞭のため、半導体装置２０１の製造方法の例を説明するが、同様の製造方法を用いて、半導体装置２０２を製造してもよい。
まず、図１８Ａに示すように、基板１上に、バッファ層２、チャネル層３、第１のバリア層４、及びゲート層５を形成する。このとき、拡散層１２が形成される。各層の材料及びプロセスの詳細については、図１５Ａでの説明と同様である。
次に、図１８Ｂに示すように、フォトリソグラフィを用いてレジストパターン２８を形成し、ドライエッチングを用いてゲート層５、及び第１のバリア層４（拡散層１２を含む）を選択的に除去する。拡散層１２の除去、及びチャネル層３のオーバーエッチの詳細については、図１５Ｃでの説明と同様である。
続いて、図１８Ｃに示すように、レジストパターン２８をアッシングや有機洗浄により除去する。その後、表面全体の領域に、ＭＯＣＶＤ等を用いて、第２のバリア層６となるＡｌＧａＮ層（他にも、ＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の層でもよい）を再成長させる。
第２のバリア層６は、電流コラプスを抑制するために、少なくとも２０ｎｍ以上、できれば３０ｎｍ以上の厚さに再成長させてもよい。第２のバリア層６は、第１の実施形態とは異なり、ゲート層５上にも設けられる。
次に、図１８Ｄに示すように、フォトリソグラフィを用いてレジストパターン２９を形成し、レジストパターン２９をマスクとして、ドライエッチングを用いてゲート層５上の第２のバリア層６を選択的に除去する。
続いて、図１８Ｅに示すように、図１５Ｅについて説明した材料及びプロセスを用いて、レジストパターン２９を除去し、ソース電極９及びドレイン電極１０を、ゲート層５から離間して形成する。
続いて、図１８Ｆに示すように、図１５Ｆについて説明した材料及びプロセスを用いて、ゲート層５の一部に接するようにゲート電極８を形成する。
以上説明した製造方法及び同様の製造方法を用いて、半導体装置２０１、２０２は製造される。半導体装置２０１、２０２によって得られる効果は、前述したとおりであり、ここでは説明を繰り返さない。
（第３の実施形態）
第３の実施形態では、第１の実施形態及び第２の実施形態で説明した半導体装置の電極の構造の一例について説明する。
図１９Ａ〜図１９Ｅは、半導体装置１０１〜１１１、２０１、２０２に設けられるソース電極、ドレイン電極、及びゲート電極の配置の一例を示す平面図である。
例えば、図１９Ａに示すように、ソース電極９とドレイン電極１０とは、活性領域３０の中にあって、幅（図中の上下方向の寸法）がゲート電極８よりも短くてもよい。また、ソース電極９とドレイン電極１０とは、同じ幅を有しかつ平面視で端部が直線上に整列されていてもよい。これにより、ソース電極９及びドレイン電極１０の端部の電界強度を等しくすることができる。ただし、ソース電極９とドレイン電極１０とが、同じ幅を有していることは必須ではなく、図１９Ｂ及び図１９Ｃに示すように、ドレイン電極１０の幅は、ソース電極９の幅よりも狭くても広くてもよい。
また、図１９Ｄに示すように、ゲート電極８は活性領域３０内でソース電極９を完全に囲んでいてもよい。これにより、半導体装置がオフ状態のときのソース・ドレイン間のリーク電流（ソースリーク電流）を低減することができる。また、ゲート電極８と活性領域３０の辺とで囲まれている領域は、電荷がフローティングとなり、高速動作を阻害する要因となり得るため、図１９Ｅに示すように、ゲート電極８をそのような領域が生じない形状に設けてもよい。
なお、図１９Ａ〜図１９Ｅでは、ソース電極９及びドレイン電極１０の何れも、全体が活性領域３０の中にある配置を例示したが、ソース電極９及びドレイン電極１０のそれぞれの上下端は活性領域３０の外に出ていてもよい。例えば、ソース電極９及びドレイン電極１０の上端のみが活性領域３０の外に出ていてもよく、またソース電極９及びドレイン電極１０の下端のみが活性領域３０の外に出ていてもよい。
（その他の変形例）
以上、本開示の複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施した態様や、異なる実施の形態における構成要素を組み合わせて構築される態様は、本発明に含まれ得る。
例えば、上記では、半導体装置１０２〜１１１、２０２を、各々が独立した変形例１〜１１として説明したが、半導体装置１０２〜１１１、２０２を組み合わせることでさらに異なる変形例を構成してもよい。
本開示の半導体装置は、ノーマリオフ動作と同時に、ゲートリーク電流を大幅に抑制でき、かつ電流コラプスを低減できるＨＥＭＴとして、パワーデバイスに利用できる。
１ 基板
２ バッファ層
３ チャネル層
４ 第１のバリア層
５ ゲート層
６ 第２のバリア層
７ ２ＤＥＧ
８ ゲート電極
９ ソース電極
１０ ドレイン電極
１１ ゲート端
１２、１３ 拡散層
１４、１５ 第２のバリア層
１６ スペーサ層
１７ キャップ層
１８ マスク層
１９ レジストパターン
２０ バリア層
２１ リセス部
２２ 凸部
２３ 側面
２４ チャネル層
２４ａ 第１のチャネル層
２４ｂ 第２のチャネル層
２８、２９ レジストパターン
３０ 活性領域
１０１〜１１１、２０１、２０２ 半導体装置
９０１〜９０３ ＨＥＭＴ

Claims (12)

  1. 基板と、
    前記基板の上に形成された単一の窒化物半導体からなるチャネル層と、
    前記チャネル層の上に選択的に接触して形成され、前記チャネル層よりもバンドギャップが大きい窒化物半導体である第１のバリア層と、
    前記第１のバリア層の上に接触して形成された窒化物半導体であるゲート層と、
    前記チャネル層の上の前記ゲート層の非形成領域に前記第１のバリア層と接触して形成され、前記チャネル層よりもバンドギャップが大きく、前記第１のバリア層に対して厚さまたはバンドギャップが独立して設定された窒化物半導体である第２のバリア層と、
    前記ゲート層の上に形成されたゲート電極と、
    それぞれ前記ゲート層と離間し、かつ前記第２のバリア層の上に形成されたソース電極及びドレイン電極とを有し、
    断面視で、前記第１のバリア層の側面が順テーパ形状であり、
    前記ゲート層はｐ型不純物を有し、
    前記第１のバリア層に含まれる前記ｐ型不純物の濃度が１Ｅ１８ｃｍ −３ 以上であり、
    前記第２のバリア層に含まれる前記ｐ型不純物の濃度が１Ｅ１８ｃｍ −３ 未満である
    ことを特徴とする半導体装置。
  2. 前記ゲート層はｐ型不純物を有し、
    前記第１のバリア層に含まれる前記ｐ型不純物の濃度が１Ｅ１８ｃｍ−３以上であり、
    前記第２のバリア層直下の前記チャネル層に含まれる前記ｐ型不純物の濃度が１Ｅ１８ｃｍ−３未満である
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート層は前記第１のバリア層の上に選択的に接触して形成され、
    前記第１のバリア層は平面視で前記ゲート層下から前記ソース電極側の領域にのみ形成され、
    該領域における前記第２のバリア層は前記第１のバリア層の上に形成されている
    ことを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記ゲート層はｐ型不純物を有し、
    前記第２のバリア層の下面が、前記第１のバリア層の下面よりも低い位置にある
    ことを特徴とする請求項１に記載の半導体装置。
  5. 前記第２のバリア層の厚さは前記第１のバリア層の厚さよりも厚い
    ことを特徴とする請求項１に記載の半導体装置。
  6. 前記第２のバリア層の上面に接して、前記第２のバリア層よりもバンドギャップが小さい窒化物半導体であるキャップ層を有する
    ことを特徴とする請求項１に記載の半導体装置。
  7. 前記第２のバリア層が、前記ゲート層の側面の少なくとも一部を覆う
    ことを特徴とする請求項１に記載の半導体装置。
  8. 前記第２のバリア層の上面が、前記第１のバリア層の上面よりも高い位置にある
    ことを特徴とする請求項１に記載の半導体装置。
  9. 前記第２のバリア層のバンドギャップが、前記第１のバリア層のバンドギャップよりも大きい
    ことを特徴とする請求項１に記載の半導体装置。
  10. 前記第２のバリア層はｎ型の不純物を有する
    ことを特徴とする請求項１に記載の半導体装置。
  11. 前記第２のバリア層と前記チャネル層との間に、前記第２のバリア層よりもバンドギャップが大きい窒化物半導体であるスペーサ層を有する
    ことを特徴とする請求項１に記載の半導体装置。
  12. 前記チャネル層は下層の第１のチャネル層と上層の第２のチャネル層の２層からなり、
    前記第２のチャネル層のバンドギャップは前記第１のチャネル層のバンドギャップと異なり、
    前記第２のチャネル層は平面視で前記第１のバリア層が形成された領域のみに形成されている
    ことを特徴とする請求項１に記載の半導体装置。
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