JP4487655B2 - 半導体装置の製造方法 - Google Patents

Description

炭化珪素半導体基板にトレンチを形成して、その内部にエピタキシャル層を埋め込んだ半導体装置の製造方法に関するものである。

従来、非特許文献１において、炭化珪素半導体の埋め込み技術について記載されている。この非特許文献１では、トレンチ傾斜角約５０度、アスペクト比１以下の様々のトレンチ幅を有する試料を用いて、成長温度１４８０と１６２０℃、Ｃ／Ｓｉ比１．２と４．０でエピタキシャル成長を行った実験が行われている。

図７（ａ）、（ｂ）は、エピタキシャル層の成長形状の一例を示したものである。図７（ａ）、（ｂ）からも判るように、非特許文献１には、エピタキシャル層の成長形状は、成長温度よりもＣ／Ｓｉ比に強く依存しており、Ｃ／Ｓｉ比が低い場合には、表面反応律速となって、複数のファセット面が現れるファセット面成長となり、Ｃ／Ｓｉ比が高い場合には、気相拡散律速になることが記載されている。

また、トレンチ内をエピタキシャル膜で埋め込む従来技術としては、シリコン半導体に関する技術が多数開示されている。例えば、特許文献１では、トレンチエッチング工程で発生するトレンチ内面（側面、底面）の面荒れや結晶欠陥について、非酸化性雰囲気で熱処理を行うことでトレンチ内面を平滑化し、埋め込み層の結晶性を向上させることが示されている。

また、特許文献２では、トレンチ底部角部を丸く整形する効果が記述されており、トレンチ底部の応力を緩和させ、トレンチ底部での成長レート減少を防止できることが示されている。この技術は、記載事実の視点を変えれば、特定面（例えば、底面と側面）の成長が互いに合流する領域が小さければ応力が大きくなるが、角を丸める（特定面が出ないようにする）ことにより、合流する領域を大きくして応力緩和を図っていると見ることもできる。すなわち、トレンチ底部角部を丸く整形することは、成長時の結晶応力を緩和し、結晶性の良好な埋め込み層を形成する必要条件であるといえる。
特許３４２４６６７号公報 特開２００３−２１８０３８号公報 １９９８年、Materials Science Forum Vols.２６４−２６８、Ｐ.１３１〜１３４

しかしながら、特開２００３−６９０４１号公報に開示された炭化珪素トレンチＪ−ＦＥＴにおける、トレンチ内に形成されるN型チャネル層やp+型ゲート領域を形成する場合、特に、トレンチのアスペクト比が２以上で、傾斜角がほぼ垂直である場合、前述した従来技術では対応できない課題が発生する。

すなわち、非特許文献１では、対象とする傾斜角が垂直で高アスペクトなトレンチの埋め込みに関して、高Ｃ／Ｓｉ比条件では、非トレンチ部に比較してトレンチ内部への原料ガスの供給が少なくなるため、Ｎ型チャネル層の形成では、図７（ａ）に示されるように形状がオ一バーハング状態となり、Ｐ^＋型ゲート領域の形成では、トレンチ内に空洞が発生するという課題があった。さらに、図７（ｂ）に示されるように必然的に非トレンチ部に比較してトレンチ内部の成長レートが低くなるため、たとえ空洞が発生しないように埋め込みができたとしても、埋め込み後のエッチバック工程における不要なエピタキシャル膜の除去膜厚が、トレンチ深さより必ず大きくなるという課題もあった。

また、低Ｃ／Ｓｉ比条件ではファセット面成長が支配的となるとしているが、面方位による成長レートの差は明かにされておらず、非トレンチ部に比較してトレンチ内部の成長レートをいかに大きくし、埋め込み後のエッチバック工程における不要なエピタキシャル膜の除去膜厚をいかに減少させるかも示されていなかった。

また、シリコン技術におけるトレンチ内面の平滑化は、熱処理中のＳｉ結晶流動性（例えば、特開平１１−７４４８３参照）の特徴を生かしたもので、効果的に表面凹凸、結晶欠陥を低減することができる。しかも同時にトレンチ角部も丸めることが可能で、トレンチ幅をほとんど変えることなく、トレンチ開口部を拡大し、トレンチ内への原料ガス供給を効果的に増加できるし、トレンチ底部も角部がないため、埋め込み層の結晶性も良好で、しかも、その形状から半導体素子のオフ時の電界集中も抑制できる。

一方、炭化珪素では液相状態が存在しないため流動性がない。そのため、炭化珪素では、トレンチエッチング工程で発生するトレンチ内面（側面、底面）の面荒れや結晶欠陥の除去は、それらを含む炭化珪素結晶領域をエッチングで除去する必要がある。ところが、炭化珪素には、トレンチエッチングダメージを効果的に除去できるウエットエッチング液、ドライエッチング条件も明確でなく、また、犠牲酸化も酸化レートが低く長時間の酸化時間が必要になるという問題点があった。

その他、有効なエッチング技術としては、平面エピタキシャル成長の成長前処理として一般的に用いられている水素エッチングやＨＣＬエッチングがある。通常、これらの技術は、Ｓｉでも１０００℃程度で用いられており、炭化珪素でも同様なメカニズムが作用していると考えられやすいが、Ｓｉと炭化珪素ではそのメカニズムは全く異なっている。

すなわち、Ｓｉでは１０００℃程度の熱処理でＳｉの流動性を促進して再結晶化することにより、面荒れや結晶欠陥の除去が行われる。そのため、雰囲気としては、非酸化雰囲気であれば充分な効果が得られる。一方、炭化珪素は、ＣとＳｉの２つの元素から構成されており、流動性もないため、それぞれの元素を基板表面から離脱させる必要がある。通常、Ｃ元素は、高温水素と反応させハイドロカーボン（ＣｘＨｙ）として離脱させ、Ｓｉ元素は減圧下での気化作用で離脱させる。そのため、炭化珪素のエッチングでは、減圧下で１３００℃以上の水素雰囲気もしくは、常圧下では、１３００℃以上のＨＣｌを添加した水素雰囲気が必要不可欠となる。そのため、常圧でＨＣｌを添加しない水素雰囲気で熱処理を行うと、Ｃ元素のみが離脱し、Ｓｉ元素の離脱が阻害されるため、Ｓｉのみが基板表面に残留し凝集するいわゆるＳｉドロップレット現象というＳｉ技術にはない現象が発生する。

このような特徴を有する炭化珪素における水素エッチングであるが、これをトレンチ形状に適用した場合、これまで詳細に議論された例はなかった。そのため、エッチング面の面方位によるエッチングレート差も明らかでなく、また、トレンチ角部も、複数のファセット面が発生する表面反応律速をいかに防止して丸くするのか、その条件も明確でないという課題があった。さらに、トレンチ内部（側面、底面）のトレンチエッチングダメージ領域を除去した場合、どの程度、表面凹凸、結晶欠陥の低減効果があるのかも明確でなかった。

本発明は上記点に鑑みて、炭化珪素を用いてトレンチ形の半導体素子を形成する場合において、トレンチ内壁の結晶欠陥や形状の改善を図ることができる炭化珪素半導体装置の製造方法を提供することを目的とする。

上記目的を達成するべく、本発明者らは、まず初めに、水素エッチングのトレンチ形状に適用した場合の課題について検討を行った。

前述したように、埋め込み成長前処理としては、トレンチ底部角部を丸く整形する必要があるが、それには、エッチング反応を気相拡散律速にしてファセット面が出現する表面反応律速を抑えることが必要である。複数のファセット面は、エッチング反応で生成される反応生成物の拡散（排出）が充分で、かつ、比較的反応温度が低い場合に、それぞれの結晶面の表面エネルギーの差に従って出現する。このファセット面が発生するような条件のときには、表面反応律速となる。従って、気相拡散律速にするためには、どの面方位でも充分反応できるように反応温度を高くしたり、反応生成物の拡散を抑えるように圧力を高くすれば良いことになる。

したがって、本発明者らは、実際の（０００−１）Ｃ面炭化珪素基板にトレンチ形状を形成した試料を用いて水素エッチングの実験を行った。このとき、基板温度を１５００〜１６５０℃、圧力を２．７×１０^４Ｐａ（２００Ｔｏｒｒ）と８．６×１０^４Ｐａ（６００Ｔｏｒｒ）としている。図３は、この実験結果を示した図である。

この図に示されるように、１６２５℃以上では、いずれの圧力でも角部を丸くすることができた。一方、１５００℃では、いずれの圧力ともファセット面が現れた。すなわち、炭化珪素における埋め込み前の水素エッチング条件として、１６２５℃以上が必要であることを見出した。また、８．６×１０^４Ｐａ（６００Ｔｏｒｒ）の圧力では、１６００℃でもファセット面が現れないことが判明した。

また、別の実験からエッチングレートの面方位異方性として、いかなる条件においてもＳｉ面、ａ面、Ｃ面の順にエッチングレートが大きくなることが判明した。このことは、基板表面におけるＳｉ原子とＣ原子の割合がエッチングレートを決めており、本質的にはＳｉ原子の離脱過程が律速過程であると考えられる。

次に、本発明者らは埋め込み形状が、初期段階でオーバーハング状態になったり、最終段階で空洞が発生するという課題及び、非トレンチ部に比較してトレンチ内部の成長レートが低くなるという課題について検討を行った。

まず、成長反応が表面反応律速（非特許文献１では、低Ｃ／Ｓｉ比条件に相当）の場合、すなわち比較的低温度で原料ガスの供給が充分である成長の場合、成長レートは結晶面方位で決まるため、トレンチ側面の成長レートが底面に比べ大きい場合にはかなり有効な手段となる。ただ、前述したように、特定面の成長が互いに合流する領域が表面反応律速ゆえに徐々に小さくなってしまい、応力発生のため結晶性の良好な埋め込み層を最終的には形成できない可能性がある。

そして、成長反応が気相拡散律速（非特許文献１では、高Ｃ／Ｓｉ比条件）の場合、すなわち比較的高温度で原料ガスの供給が充分である成長の場合には、非トレンチ部に比べ、トレンチ内部特にトレンチ底部への原料ガス供給が必然的に少なくなるため、オーバーハングや空洞、非トレンチ部膜厚増大の課題が発生する。

しかしながら、エピタキシャル膜の成長は可逆反応であり、デポジションとエッチングのバランスで実質的な成長量が決まっている。すなわち、デポジション量からエッチング量を差し引いた値が実質的な成長量で、プラスなら成長、マイナスならエッチングとなる。一般的成長では、デポジション量に比べエッチング量が無視できるほど小さいため、デポジション量がそのまま成長量とみなされる。そこで、デポジションとエッチングを共に活性化させた場合、すなわち基板温度を高めた場合どうなるかを検討した。

図８（ａ）、（ｂ）は、（０００−１）Ｃ面にトレンチ１００を形成し、側面をａ面とした場合の予想成長形態の概念図である。図８（ａ）は、一般的な原料供給律速（気相拡散律速）の場合の成長形状である。通常は、１５５０℃程度の成長温度と２．５μｍ／ｈ程度の成長レートで実現される。

ここで、エピタキシャル成長の温度を更に高める（気相拡散律速を強める）と、前述した水素エッチングの面方位異方性が強く作用する。すなわち、ａ面に比べＣ面のエッチングレートが大きいことが影響して、成長レートとしてはＣ面に比べａ面が大きくなり、図８（ｂ）に示す形状が実現される。この場合、トレンチ側面の成長が最も速くなり、初期段階でのオーバーハングや最終段階での空洞の発生が抑制される。この場合、エッチングによる平坦化作用も少なからず作用してトレンチ１００の開口部の閉塞を防止している。また、成長レートの面方位異方性により、埋め込み完了時には、トレンチ深さに比べ、非トレンチ部の成長膜厚が小さくなるため、埋め込み後のエッチバック工程における不要なエピタキシャル膜の除去膜厚も小さくできる。

本発明者らは、実際の（０００−１）Ｃ面炭化珪素基板にトレンチ形状を形成した試料を用い、成長パラメータとして、成長温度と原料ガス供給量（実質的成長レート）を変化させて埋め込み成長を行った。なお、埋め込み前の水素エッチングの条件は、温度を１６２５℃、圧力を２．７×１０^４Ｐａ（２００Ｔｏｒｒ）としている。

図９に結果を示す。この結果、成長温度１６２５℃以上、成長レート約２．５μｍ以下の試料において上記課題を解決することができた。すなわち、初期段階でオーバーハング状態にもならないし、最終段階で空洞の発生もなくなった。また、エピタキシャルの成長レートは、非トレンチ部、トレンチ１００の底部、トレンチ１００の上部側面、トレンチ１００の下部側面の順で大きくなっている。すなわち、埋め込み完了時には、トレンチ深さに比べ、非トレンチ部の成長膜厚を小さくできることもわかった。

したがって、請求項１に記載の発明では、トレンチマスク形成工程にて、炭化珪素からなる（０００−１）Ｃ面の半導体基板（２０、４５）の上面にトレンチエッチング用マスク（２１、６０）を形成したのち、トレンチ形成工程にて、このトレンチエッチング用マスク（２１、６０）を用いたエッチングを行って、半導体基板（２０、４５）にアスペクト比２以上でかつ、トレンチ傾斜角８０度以上のトレンチ（６、４７）を形成し、その後、ダメージ除去工程にて、１６００℃以上かつ１７００℃以下の減圧の水素雰囲気で気相拡散律速反応によって、半導体基板（２１、６０）に形成されたトレンチ（６、４７）の内面のトレンチエッチングダメージ領域をエッチング除去すると共に、トレンチ（６、４７）の角部を丸くすること、具体的には、Ｐを雰囲気圧力（Ｐａ）、Ｔを基板温度（℃）、ａを４．１６×１０ ⁶ 、ｂを２．５４×１０ ⁴ とした場合に、Ｐ×１．３３×１０ ² ≧ａ／Ｔ−ｂの関係を満たす条件でダメージ除去を行うことを特徴としている。

このように、１６００℃以上の減圧の水素雰囲気で気相拡散律速反応によってエッチングすること、具体的には、Ｐを雰囲気圧力（Ｐａ）、Ｔを基板温度（℃）、ａを４．１６×１０ ⁶ 、ｂを２．５４×１０ ⁴ とした場合に、Ｐ×１．３３×１０ ² ≧ａ／Ｔ−ｂの関係を満たす条件でダメージ除去を行うことにより、高温水素の特性から短時間でダメージ領域除去が可能となる。この場合、側面のａ面に比べ底面のＣ面のエッチングレートが大きい。そのため、トレンチ形成工程で発生した側面より深くに存在する底面のエッチング変質層を選択的に除去でき、効率的にトレンチ内の変質層を無くすことができる。

その結果、後工程でエピタキシャル成長を行ったときに、基板とエピタキシャル層界面での準位の発生を防止することができる。そのため、半導体基板（２０、４５）を構成する各層とエピタキシャル層とによるＰＮ接合に関して、リーク電流の少ない接合とすることができる。
また、気相拡散律速反応によってダメージ除去を行うことで、トレンチ（６、４７）の角部を丸くすることもできる。このように丸形状にすることにより、トレンチ開口部では、次工程のエピタキシャル成長時に、効果的に原料ガスのトレンチ内への侵入を促進する。また、トレンチ底部では、エピタキシャル成長時の結晶応力を分散して緩和する効果を有するため、結晶性の良好なエピタキシャル膜の形成を可能にできる。
さらに、ダメージ除去工程を１７００℃以下で行うことにより、１７００℃を超えると発生する可能性がある基板表面でのステップバンチングが発生することを防止することができる。

請求項２に記載の発明では、ダメージ除去工程前において、トレンチエッチング用マスク（２１、６０）を除去するトレンチマスク除去工程を行うことを特徴としている。このように、ダメージ除去工程前にトレンチエッチング用マスク（２１、６０）を除去しておくことにより、エピタキシャル成長時にそのマスク材中に含まれる不純物の影響を完全になくすことができる。

請求項３に記載の発明では、トレンチマスク除去工程の後において、半導体基板（２０、４５）の上面におけるトレンチ（６、４７）とは異なる領域の一部に選択エピタキシャル用マスク（３１）を形成する選択マスク形成工程を有することを特徴としている。

このように、アライメント用に形成したトレンチ領域上に選択マスクを形成するようにすれば、エピタキシャル成長時の埋め込みを防止し、エピタキシャル成長前後のアライメントを確保することができる。また、選択マスクを除去した後、エッチバック工程時にアライメント用に形成したトレンチの深さを測定しながらエッチバックすることにより、所望のエッチング量に制御することも可能となる。

請求項４に記載の発明では、ダメージ除去工程では、炭化水素を含む水素雰囲気での熱処理によりダメージ除去を行うことを特徴としている。このように、炭化水素を添加することにより、炭化珪素結晶中の炭素原子のエッチングが抑制され、全体としてエッチングレートが低下し、エッチング反応は、さらに気相拡散律速側にシフトする。したがって、このように炭化水素を含む水素雰囲気中で熱処理を行うようにすれば、水素のみの雰囲気に比べ容易にトレンチ（６、４７）の角部の丸形状が実現できる。

請求項５に記載の発明では、ダメージ除去工程では、不活性ガスを含む水素雰囲気での熱処理によりダメージ除去を行うことを特徴としている。雰囲気圧力が変わらない場合、Ａｒ等の不活性ガスの添加は、水素の濃度を相対的に低減する。そのため、反応生成物の拡散効果については変化しないが、エッチングレートが低下し、炭化水素と同様に気相拡散律速側にシフトする。従って、Ａｒ等の不活性ガスの添加においても、水素のみの雰囲気に比べ容易にトレンチ（６、４７）の角部の丸形状が実現できる。

請求項６に記載の発明では、ダメージ除去工程の後において、エピタキシャル成長法によりトレンチ（６、４７）内にエピタキシャル層（７、４８）を１５００℃以上かつ１７００℃以下で形成することを特徴としている。

このような低温領域のエピタキシャル成長でも、エッチング量とデポジション量が均衡するように、原料ガス供給量を制限し、成長レートを低減しておけば、成長レートとしては、非トレンチ部、トレンチ底面、トレンチ側面と順に大きくなる成長形態が実現される。また同時に、側面においても上部に比べ下部の成長レートが大きくできるため、いわゆるオーバーハング形状が抑制される。

また、１７００℃以下でエピタキシャル層を形成することで、請求項１と同様、ステップバンチングの発生を防止することも可能となる。
尚、請求項７に記載のように、エピタキシャル層（７、４８）の形成温度を１５５０℃以上とすれば、エッチングとデポジションが共に活性化され、成長レートを全体的に増加させることができる。

さらに、請求項８に記載のように、エピタキシャル層（７、４８）の形成温度を１６２５℃以上とすれば、トレンチ側面の成長レートを２．５μｍ／ｈ程度に高めてもオーバーハング形状とならないため、短時間で空洞のない埋め込み層が形成できる。

請求項９に記載の発明では、ダメージ除去工程とエピタキシャル層（７、４８）の形成工程とを、同一の装置を用いて連続して行うことを特徴としている。

このように、ダメージ除去工程とエピタキシャル薄膜形成工程とを同一装置で行うことで、半導体基板を大気中に曝させないようにでき、基板表面への汚染物の付着を低減できる。しかも、基板加熱における昇降温時間を省略することが可能となるため、半導体装置製造のスループットを向上させることが可能となる。

請求項１０に記載の発明では、エピタキシャル層形成工程では、気相拡散律速によってエピタキシャル成長が行われ、エピタキシャル層（７、４８）の角部が丸くなるようにすることを特徴としている。

このように、気相拡散律速で複数のファセット面がない丸形状となるようにエピタキシャル層（７、４８）を形成すれば、エピタキシャル成長時の結晶応力を分散して緩和する効果を有するため、結晶性の良好なエピタキシャル膜の形成を可能にできる。
請求項１１に記載の発明では、エピタキシャル層形成工程では、トレンチ側面の成長レートが２．５μｍ／ｈ以下であることを特徴としている。

このような成長レートとすれば、エピタキシャル層形成が気相拡散律速で行われ、複数のファセット面が出現することを防止することができる。

請求項１２に記載の発明では、エピタキシャル層形成工程では、原料ガス、キャリアガスの他にエッチング作用を有するガスを含有させてエピタキシャル成長を行うことを特徴としている。

このようなエッチング作用を有するガスを導入することにより、比較的低温でエピタキシャル成長を行ってもエッチング作用とデポジション作用が均衡する状態を作り出すことが可能となり、Ｃ面のエッチングレートをａ面より大きくすることが可能となり、側面の成長が支配的となるため、オーバーハングや空洞の発生を防止できる。例えば、このようなエッチング作用を有するガスとしては、請求項１３に示されるように、塩化水素ガスを用いることができる。

請求項１４に記載の発明では、エピタキシャル層形成工程では、エピタキシャル初期段階と最終段階で不純物濃度が異なるよう濃度制御を行うことを特徴としている。例えば、請求項１５に示されるように、初期段階に比べ最終段階で不純物濃度が大きくなるよう制御される。

このような不純物濃度制御を行うことにより、ＰＮ接合界面を形成する成長初期層では、比較的不純物濃度が低くなるため結晶歪が小さく、結晶性が良好でリーク電流の少ないＰＮ接合が形成できる。一方、最終段階にかけては、不純物濃度を高く設定して埋め込み層のシート抵抗を低く、また、電極とのコンタクト抵抗を小さくする。こうして、パワーデバイスのスイッチング速度を小さくすることができる。

請求項１６に記載の発明では、トレンチ形成工程では、トレンチ（６、４７）の表面パターンが半導体基板（２０、４５）のオフ方向に平行なストライプ形状となるようにすることを特徴としている。

このように、トレンチパターンが基板のオフ方向に平行なストライプになるようにすれば、トレンチ両側面に形成されるエピタキシャル膜は、形状および不純物プロファイルが完全に対称的となり、半導体装置の閾値電圧等の電気特性が均一化できる。さらに、トレンチ上部角部から発生するＣ面ファセット面の形成を防止することもできる。このため、オンオフ性能の優れた素子が実現できる。

請求項１７に記載の発明では、トレンチ形成工程では、トレンチ（６、４７）の表面パターンは、内角が等しい六角形状となるようにすることを特徴としている。

このようなパターンとすれば、トレンチ側面に形成されるエピタキシャル膜は、形状および不純物濃度プロファイルがほぼ等しいものとなる。従って、トランジスタのチャネル幅密度を最大化することができ、しかもストライプ形状と同様にオンオフ特性の優れた半導体装置を提供することができる。
請求項１８に記載の発明では、ダメージ除去工程の後において、トレンチ（６、４７）内にゲート絶縁膜（４９）を形成するゲート絶縁膜形成工程を有することを特徴としている。
このように、トレンチ内にゲート絶縁膜を形成してトレンチ型ＭＯＳＦＥＴとすることができる。このようにすれば、トレンチ底部の角部は、ファセット面のない丸形状となり、オフ時の耐圧に優れ、かつ、トレンチエッチングのダメージが除去されているため、ＭＯＳ特性が優れ、チャネル移動度、ゲート酸化膜寿命が向上したトレンチ型ＭＯＳＦＥＴを提供することができる。
請求項１９に記載の発明では、ダメージ除去工程とゲート絶縁膜形成工程の間に、エピタキシャル薄膜からなる第１導電型のチャネル層（４８）を形成するチャネルエピ形成工程を有することを特徴としている。
このように、チャネル層を備えるトレンチ型ＭＯＳＦＥＴとしても良く、請求項１８に記載した効果が得られるのに加え、チャネル層もチャネル領域でフラットとなるため、表面凹凸が原因となるチャネル層内での準位発生を防止することができ、基板を構成する各層とチャネル層とのＰＮ接合が良好でリークが少ないトレンチ型ＭＯＳＦＥＴとすることができる。
請求項２０に記載の発明では、ダメージ除去工程と前記チャネルエピ形成工程とを同一の装置を用いて連続して行うことを特徴としている。
このように、ダメージ除去工程とチャネルエピ形成工程とを同一装置で行うことで、半導体基板を大気中に曝させないようにでき、基板表面への汚染物の付着を低減できる。しかも、基板加熱における昇降温時間を省略することが可能となるため、半導体装置製造のスループットを向上させることが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置に備えられるＪ−ＦＥＴの断面構成を示す。以下、図１に基づきＪ−ＦＥＴの構成について説明する。

図１に示すように、例えば１×１０^１９ｃｍ^−３以上の高い不純物濃度とされた炭化珪素（０００−１）Ｃ面のＮ^＋型基板１が用いられ、このＮ^＋型基板１の主表面上に、例えば１×１０^１５〜５×１０^１６ｃｍ^−３の低い不純物濃度とされたＮ⁻型ドリフト層２が形成されている。また、Ｎ⁻型ドリフト層２の表面にはＰ^＋型層からなる第１ゲート領域３がエピタキシャル成長されている。この第１ゲート領域３は、例えば５×１０^１７〜５×１０^１９ｃｍ^−３の高い不純物濃度とされている。

さらに、第１ゲート領域３の表面には、Ｎ⁻型領域４がエピタキシャル成長され、また、Ｎ⁻型領域４の表面には、例えば１×１０^１８〜５×１０^１９ｃｍ^−３の高い不純物濃度とされたＮ^＋型ソース領域５がエピタキシャル成長されている。Ｎ⁻型領域４は、Ｎ^＋型ソース領域５とＰ^＋型の第１ゲート領域３との間に挟まれることで、高濃度なＰＮジャンクション間の電界緩和を行うものである。以下、Ｎ⁻型領域４を電界緩和領域（第１の電界緩和領域）という。この電界緩和領域４の厚さは例えば０．５μｍ以下とされ、その不純物濃度はＮ^＋型ソース領域５よりも低くされている。

また、Ｎ^＋型ソース領域５の表面から、Ｎ^＋型ソース領域５、電界緩和領域４および第１ゲート領域３を貫通し、Ｎ⁻型ドリフト領域２に達するトレンチ６が形成されている。このトレンチ６の内壁にはＮ⁻型ドリフト領域２とほぼ同等の不純物濃度とされたＮ⁻型チャネル層７がエピタキシャル成長されており、このＮ⁻型チャネル層７の表面にはトレンチ６を埋め込むように、第１ゲート領域３とほぼ同等の不純物濃度とされたＰ^＋型の第２ゲート領域８がエピタキシャル成長されている。これらＮ⁻型チャネル層７と第２ゲート領域８の表面は、Ｎ^＋型ソース領域５の表面と同一面となっている。

第２ゲート領域８の表面には、第２ゲート電極９が電気的に接続されており、この第２ゲート電極９を覆うように層間絶縁膜１０が形成されている。また、層間絶縁膜１０に形成されたコンタクトホールを介してＮ^＋型ソース領域５と電気的に接続されたソース電極１１が形成されている。

また、図１とは別断面において、第１ゲート領域３も第１ゲート電極１２と電気的に接続され、第１ゲート電極１２を介して第１ゲート領域３への印加電圧を制御できるようになっている。そして、Ｎ^＋型基板１の裏面側にはドレイン電極１３が形成され、図１に示す構造が構成されている。

このように構成されたＪ−ＦＥＴはノーマリオフで作動する。この作動は、第１ゲート電極１２および第２ゲート電極９の接続態様によって異なっており、以下のように行われる。

第１、第２ゲート電極１２、９との電位が制御可能な態様の場合には、第１、第２ゲート電極１２、９の電位に基づいて第１、第２ゲート領域３、８の双方からＮ⁻型チャネル層７側に延びる空乏層の延び量を制御するダブルゲート駆動が行われる。例えば、第１、第２ゲート電極１２、９に電圧を印加していない時には、Ｎ⁻型チャネル層７が第１、第２ゲート領域３、８の双方から延びる空乏層によってピンチオフされる。これにより、ソース−ドレイン間の電流がオフされる。そして、第１、第２ゲート領域３、８とＮ⁻型チャネル層７との間に順バイアスをかけると、Ｎ⁻型チャネル層７に延びる空乏層の延び量が縮小される。これにより、チャネルが設定されて、ソース−ドレイン間に電流が流される。

第１ゲート電極１２の電位のみが独立して制御可能で、第２ゲート電極９の電位が例えばソース電極１１と同電位とされる態様の場合には、第１ゲート電極１２の電位に基づいて第１ゲート領域３側からＮ⁻型チャネル層７側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネルの設定が第１ゲート領域３側から延びる空乏層のみによって行われることになる。

第２ゲート電極９の電位のみが独立して制御可能で、第１ゲート電極１２の電位が例えばソース電極１１と同電位とされる態様の場合には、第２ゲート電極９の電位に基づいて第２ゲート領域８側からＮ⁻型チャネル層７側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネルの設定が第２ゲート領域８側から延びる空乏層のみによって行われることになる。

次に、図１に示す炭化珪素半導体装置の製造方法について、図２に示す炭化珪素半導体装置の製造工程を参照して説明する。

〔図２（ａ）に示す工程〕
まず、炭化珪素（０００−１）Ｃ面のＮ^＋型基板１を用意する。このような面方位の基板を用いると、例えばトレンチ６の傾斜角が９０度でなくても、トレンチ側面表面に存在するカーボン原子とシリコン原子の割合をほぼ同じとすることが可能となる。そのため、半導体装置のパラメータ設計を容易にすることが可能となる。

そして、このような面方位を有するＮ^＋型基板１の上に、エピタキシャル膜からなるＮ⁻型ドリフト層２、Ｐ^＋型の第１ゲート領域３、Ｎ⁻型領域４、Ｎ^＋型ソース領域５を順次積層した炭化珪素からなる半導体基板２０を用意し、その上面にトレンチエッチング用マスクとなるＬＴＯ膜（酸化膜）２１を成膜した後、フォトリソグラフィによりパターニングする。パターンとしては、その開口部分の長手方向が基板のオフ方向と平行になるストライプパターンとし、開口部分の幅（トレンチ幅）が例えば２μｍとなるように設定する。

このようなオフ方向と平行になるストライプパターンとすれば、結晶面方位の点から両側面の結晶面が完全に対称的になる。さらに、後述するエピタキシャル成長時に、トレンチ上部の角部から発生するＣ面ファセットの形成を防止することも可能となる。そのため、トレンチ両側面に形成されるエピタキシャル膜が形状および不純物プロファイルにおいて完全に対称的となり、半導体装置のしきい値電圧などの電気特性を均一化できる。また、トレンチ上部にＣ面ファセットがないことから、半導体装置のリーク電流不良を防止することも可能となる。

〔図２（ｂ）に示す工程〕
次に、ＬＴＯ膜をマスクとしてトレンチ形成のためのドライエッチングを行い、第１ゲート領域３を貫通しＮ⁻型ドリフト層２に達する傾斜角が８０度以上でトレンチ深さが例えば４μｍ以上、すなわちアスペクト比２以上のトレンチ６を形成する。このとき、ドライエッチングのダメージにより、トレンチ側面には１００ｎｍ程度、トレンチ底面には１０ｎｍ程度の表面凹凸が発生する。また、ドライエッチングによる変質層がトレンチ側面には１０ｎｍ程度、底面には２０ｎｍ程度の深さまで発生している。

〔図２（ｃ）に示す工程〕
次に、高温水素雰囲気中でトレンチエッチングのダメージ除去工程を行う。具体的には、このときのダメージ除去工程の条件は、実験結果に基づいて決められている。

すなわち、基板温度をＴとしたときに、その逆数（１／Ｔ）と圧力Ｐとの関係を調べたところ、図３に示される結果が得られた。この図中、○印は気相拡散律速となる場合、△印は基本的に気相拡散律速であるが僅かに表面反応律速が含まれる場合、×印は表面反応律速となる場合を示している。この図から、気相拡散律速となる場合とそれに表面反応律速が含まれる場合との基板温度と圧力の境界として、実験結果から求められている気相拡散律速となる場合の基板温度と圧力の最大値に直線を引き、その直線を一次式として表したところ、次式の関係を満たせば気相拡散律速になることが判った。

（数１）
Ｐ×１．３３×１０^２≧ａ／Ｔ−ｂ
なお、ａ、ｂは定数であり、ａ＝４．１６×１０^６、ｂ＝２．５４×１０^４である。

したがって、本実施形態では、１６００度以上の減圧下での水素雰囲気、例えば１６２５℃、２．７×１０^４Ｐａ（２００Ｔｏｒｒ）の高温水素雰囲気中でトレンチエッチングのダメージ除去を５分間程度行っている。

ただし、このとき、ダメージ除去工程の上限温度を１７００℃としている。これは、１７００℃を超えると基板表面でステップバンチングが発生する可能性があるためであり、１７００℃以下とすれば、ステップバンチングの発生を防止することができる。

このように、ダメージ除去工程を２分間程度行うことにより、トレンチの側面では８０ｎｍ程度、底面では２００ｎｍ程度エッチングされ、表面凹凸及び変質層が完全に除去される。

また、このとき同時にトレンチエッチング用マスクのＬＴＯ膜２１も完全に除去される。すなわち、トレンチエッチング用マスクとしてＬＴＯ膜２１を用いているが、半導体グレードの酸化膜は高温水素で容易にエッチングされ、しかも金属等の汚染物が含まれていないという特徴がある。このため、その特徴を生かせば、高温水素を用いたダメージ除去工程と同時にトレンチマスク除去工程が同時に実施できる。これにより、トレンチ形成工程と高温水素を用いたダメージ除去工程間で必要と考えられるトレンチマスク除去工程を省略できる。

さらに、このとき、トレンチ側面の表面凹凸も５ｎｍ程度まで低減される。このときのエッチング条件では、エッチング反応は気相拡散律速となる。そのため、トレンチ開口部やトレンチ底部といったトレンチ角部は、ファセット面のない丸形状となる。この丸形状により、トレンチ開口部では、次工程のエピタキシャル成長時に、効果的に原料ガスのトレンチ内への侵入を促進することができることから、トレンチ６のアスペクト比が高くされる場合におけるオーバーハング形状の発生を防止できる。このため、後工程でＮ⁻型チャネル層７とＰ^＋型の第２ゲート領域８を形成しても、これらによってトレンチ６を空洞がないように埋め込むことが可能となる。一方、トレンチ底部では、エピタキシャル成長時の結晶応力を分散して緩和する効果を有するため、結晶性の良好なエピタキシャル膜の形成を可能にできる。

〔図２（ｄ）に示す工程〕
次に、ダメージ除去工程を行った装置と同一装置内でエピタキシャル薄膜からなるＮ⁻型チャネル層７を連続して形成する。このように、ダメージ除去工程とエピタキシャル薄膜形成工程とを同一装置で行うことで、半導体基板を大気中に曝させないようにでき、基板表面への汚染物の付着を低減できる。しかも、基板加熱における昇降温時間を省略することが可能となるため、半導体装置製造のスループットを向上させることが可能となる。

このエピタキシャル成長工程では、１６２５℃以上の高温水素雰囲気中に原料ガスとなるＳｉＨ_４ガスとＣ_３Ｈ_８ガスを導入することによってエピタキシャル成長を行う。そして、Ｎ型不純物濃度の制御にはドーピングガスとなるＮ_２ガスを適宜使用する。また、このときにも、エピタキシャル成長の温度の上限を１７００℃とし、ステップバンチングが発生しないようにするのが好ましい。

そして、トレンチ側面の成長レートが２．５μｍ／ｈ以下となるようにガス流量を設定する。このような成長レートとすることで、気相拡散律速反応によってエピタキシャル成長が進み、エピタキシャル成長後にファセット面が出現することを防止することができる。

このように、エピタキシャル成長反応が気相拡散律速反応となるようにすることで、トレンチ角部底部でも結晶応力歪が少なく結晶性の良好なエピタキシャル膜が形成できる。また、エッチングとデポジションが共に活性化され、エッチング量とデポジション量が均衡するため、底面（Ｃ面）のエッチングが促進され、成長レートとしては、非トレンチ部、トレンチ底面、トレンチ側面と順に大きくなる成長形態が実現される。また同時に、側面においても上部に比べ下部の成長レートが大きくできるため、いわゆるオーバーハング形状が抑制される。

また、トレンチパターンが基板のオフ方向に平行なストライプであるので、トレンチ両側面に形成されるエピタキシャル膜は、形状および不純物プロファイルが完全に対称的となり、半導体装置の閾値電圧等の電気特性が均一化できる。さらに、トレンチ上部角部から発生するＣ面ファセット面の形成を防止することもできる。このため、オンオフ性能の優れた素子が実現できる。

〔図２（ｅ）に示す工程〕
次に、埋め込み層としてＰ^＋型の第２ゲート領域８をＮ⁻型チャネル層７と同様なエピタキシャル条件で形成する。第２ゲート領域８の形成に際してＮ⁻型チャネル層７の形成と異なる点は、Ｐ型であるためＮ_２の代わりにトリメチルアルミを用いる点である。この場合にも、エッチング量とデポジション量が均衡するため、底面（Ｃ面）のエッチングが促進され、側面（ａ面）の成長が支配的となる。その結果、成長レートとして、非トレンチ部、トレンチ底面、トレンチ側面と順に大きくなる。そして、トレンチ側面においてもトレンチ上部に比べトレンチ下部の成長レートが大きくできるため空洞の発生を防止でき、しかも第２ゲート領域８の形成後のエッチバック工程における除去量をトレンチ深さより少なくすることが可能となる。

さらに、エピタキシャル成長中に、Ｐ型濃度を初期段階と最終段階とで不純物濃度が異なるような濃度制御を行うと好ましい。具体的には、初期段階に比べて最終段階の方が不純物濃度が大きくなるようにトリメチルアルミ流量を制御すると、更に素子特性が向上する。例えば、初期段階では５×１０^１８ｃｍ^−３で０．２μｍ（側面厚さ）とし、その後１×１０^２０ｃｍ^−３で埋め込むようにする。そうすると、ＰＮ接合界面を形成する成長初期層では、比較的不純物濃度が低くなるため結晶歪が小さく、結晶性が良好でリーク電流の少ないＰＮ接合が形成できる。一方、最終段階にかけては、不純物濃度を高く設定して埋め込み層のシート抵抗を低く、また、電極とのコンタクト抵抗を小さくする。こうして、パワーデバイスのスイッチング速度を小さくすることができる。

〔図２（ｆ）に示す工程〕
次に、非トレンチ部に形成されたＮ⁻型チャネル層７とＰ^＋型の第２ゲート領域８の余分な部分をＣＭＰ（Chemical Mechanical Polishing）等によりエッチバックしたのち、電極形成工程などを行い、図１に示すトレンチ型Ｊ−ＦＥＴのＮ⁻型チャネル層７とＰ^＋型の第２ゲート領域８を完成させる。この場合、エピタキシャルの成長レートが、非トレンチ部、トレンチ底面、トレンチ側面と順に大きくなっているため、エッチバックに必要なエッチング量は、トレンチ深さより小さくすることができ、エッチング量の制御性も良好となる。

以上説明したように、本実施形態では、ドライエッチングによって基板２０にアスペクト比２以上、かつ、トレンチ傾斜角８０度以上のトレンチ６を形成したのち、ドライエッチング時におけるトレンチ内面のダメージ領域を１６００℃以上の減圧水素雰囲気でエッチング除去するようにしている。

従来の炭化珪素単結晶を用いた技術では、トレンチエッチングで発生した表面凹凸や変質層などのいわゆるトレンチエッチングダメージ領域を効果的に除去できるウエットエッチング液、ドライエッチング条件が明らかでなく、また、犠牲酸化においても長時間が必要であった。これに対し、本実施形態で示した方法によれば、高温水素の特性から短時間でダメージ領域除去が可能となる。そして、ダメージが除去されたトレンチ内には、表面凹凸、変質層が残っていないため、変質層から生じる準位が存在しないようにできる。また、表面凹凸も極めて小さくすることができる。

その結果、後工程でエピタキシャル成長を行ったときに、表面凹凸がきわめて小さいため、表面凹凸が原因となるエピタキシャル層内での準位の発生を防止することができる。そのため、基板２０を構成する各層とＮ⁻型チャネル層７とによるＰＮ接合に関して、リーク電流の少ない接合とすることができる。

（第２の実施形態）
次に、本発明の第２実施形態について説明する。本実施形態は、第１実施形態とほぼ同様であるため、第１実施形態との相違点を中心に説明する。

図４は、本実施形態における半導体装置の製造工程を示す概略断面図である。第１の実施形態と同様、トレンチ型Ｊ−ＦＥＴのＮ⁻型チャネル層７とＰ^＋型の第２ゲート領域８の製造工程を示したものであるが、本実施形態では、選択エピタキシャル用マスクをトランジスタセル部のトレンチ６には形成せず、アライメントキー領域のトレンチのみに適用する。これにより、埋め込みエピタキシャル工程及び、その後のエッチバック工程以降のアライメントを確保する。

まず、図４（ａ）に示すように、トランジスタセル部およびアライメントキー部に、トレンチエッチング用マスクとアライメントキー用マスクとなるＬＴＯ膜２１を同時に形成する。

次に、図４（ｂ）に示すように、第１の実施形態と同様な方法で、ＬＴＯ膜２１をマスクにしてトランジスタセル部およびアライメントキー部に、トレンチ６とトレンチ３１とを形成する。その後、トレンチエッチング時に残ったＬＴＯ膜２１を弗酸で完全に除去する。このように、ダメージ除去工程前にＬＴＯ膜２１を除去しておくことにより、エピタキシャル成長時にエッチングマスク材中に含まれる不純物の影響を完全になくすことができる。

次に、図４（ｃ）に示すように、少なくともアライメントキー部トレンチ３１上にカーボン膜３２を形成する。このとき、フォトエッチングなどにより、トランジスタセル部におけるトレンチ６近傍には、カーボン膜３２が形成されないようにする。

カーボン膜３２は、１６００℃以上の高温水素雰囲気でも耐エッチング性があることを確認しており、高温水素雰囲気でのダメージ除去工程及び後工程におけるエピタキシャル工程にも連続して用いることができる。このカーボン膜３２は、半導体プロセスで一般的に用いられるフォトレジストを非酸化雰囲気で熱処理すれば容易に形成され、エピタキシャル工程後に不要となったカーボン膜を除去する場合には、１０００℃程度の温度で短時間熱酸化すれば容易に除去することもできる。

次に、図４（ｄ）に示すように、第１の実施形態と同様な方法で、トレンチエッチングのダメージ除去、Ｎ⁻型チャネル層７、Ｐ^＋型の第２ゲート領域８を形成する。この場合、トランジスタセル部のトレンチ６近傍にはカーボン膜３２がないため、第１の実施形態と同様にダメージ除去が行われると共に、トレンチ６の角部の丸め処理などが行われる。一方、アライメントキー部のトレンチ３１には、カーボン膜３２が形成されているため、トレンチエッチングのダメージ除去は行われず、Ｎ⁻型チャネル層７やＰ^＋型の第２ゲート領域８は形成されない。

その後、図４（ｅ）に示すように、トレンチ６内以外に形成されたＮ⁻型チャネル層７やＰ^＋型の第２ゲート領域８の余分な部分をＣＭＰ（Chemical Mechanical Polishing）等によりエッチバックし、アライメントキー部のトレンチ３１上に形成したカーボン膜３２を熱酸化で除去する。これにより、トランジスタセル部には、図１に示すトランジスタ形状が形成され、アライメントキー部にはフォトマスクのアライメントマークとして必要なパターンとなるトレンチ３１が形成される。

選択マスクとなるカーボン膜３２を形成しない場合においては、エピタキシャル成長後、パターン合わせのためのアライメントマークが見えにくくなったり、埋め込み層形成後のエッチバック工程において、アライメントマークが消失してしまう。このため、アライメント用に形成したトレンチ３１上に選択マスクとなるカーボン膜３２を形成するようにすれば、エピタキシャル成長時の埋め込みを防止し、エピタキシャル成長前後のアライメントを確保することができる。また、選択マスクとなるカーボン膜３２を除去した後、エッチバック工程時にアライメント用に形成したトレンチ３１の深さを測定しながらエッチバックすることにより、所望のエッチング量に制御することも可能となる。

なお、ここではエッチバック工程の後にカーボン膜除去のための熱酸化工程を行ったが、最終的にパターンとしてアライメントマークが残れば良いため、これら各工程の順序を逆に実施してもよい。

（第３の実施形態）
次に、本発明の第３実施形態について説明する。本実施形態は、第１実施形態とほぼ同様であるため、第１実施形態との相違点を中心に説明する。

本実施形態は、第１の実施形態とエピタキシャル工程での成長条件のみを変更したものであり、原料ガスであるＳｉＨ_４、Ｃ_３Ｈ_８、キャリアガスであるＨ_２の他に塩化水素等のエッチングガスを混合してエピタキシャル成長を行うようにする。具体的には、基板温度にも依存するが、水素ガス流量の１〜５％程度の塩化水素ガスを混合してエピタキシャル成長を行う。

このようなエッチング作用を有するガスを導入することにより、比較的低温でエピタキシャル成長を行ってもエッチング作用とデポジション作用が均衡する状態を作り出すことが可能となる。この場合も底面（Ｃ面）のエッチングが促進され、基板温度が１６００℃に達しなくても、１６２５℃以上のエピタキシャル成長と同様、アスペクト比２以上のトレンチにおいても、Ｎ⁻型チャネル層７がオーバーハング状態にならないよう形成できるし、Ｐ^＋型の第２ゲート領域８も空洞が発生しないよう形成できる。

（第４の実施形態）
次に、本発明の第４実施形態について説明する。半導体装置としてトレンチ型ＭＯＳＦＥＴのＮ⁻型チャネル層の形成に本発明の一実施形態を適用したものである。図５は、本実施形態におけるトレンチ型ＭＯＳＦＥＴの一部断面斜視図である。

図５に示されるように、六方晶炭化珪素からなる低抵抗なＮ^＋型基板４１の上に、高抵抗なＮ⁻型ドリフト層４２とＰ^＋型ベース層４３とＮ^＋型ソース層４４が順次積層されている。これらＮ^＋型基板１、Ｎ⁻型ドリフト層４２、Ｐ^＋型ベース層４３およびＮ^＋型ソース層４４により半導体基板４５が構成され、その上面を（０００−１）Ｃ面としている。

Ｐ^＋型ベース層４３内の表層部における所定領域には、Ｎ^＋型ソース層４４が形成されている。さらに、Ｐ^＋型ベース層４３内の表層部における所定領域には、低抵抗なＰ^＋型コンタクト領域４６が形成されている。又、Ｎ^＋型ソース層４４の所定領域にトレンチ４７が形成され、このトレンチ４７は、Ｎ^＋型ソース層４４とＰ^＋型ベース層４３を貫通しＮ⁻型ドリフト層４２に達している。トレンチ４７は半導体基板４５の表面に垂直な側面４７ａおよび半導体基板４５の表面に平行な底面４７ｂを有する。又、トレンチ４７の側面４７ａは略［１１−２０］方向に延設されている。さらに、トレンチ４７の側面４７ａの平面形状は、各内角が略等しい六角形である。つまり、図５の半導体基板４５を上面から見たときに、六角形の６つの辺をＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６で示し、辺Ｓ１とＳ２となす角度（内角）、辺Ｓ２とＳ３となす角度（内角）、辺Ｓ３とＳ４となす角度（内角）、辺Ｓ４とＳ５となす角度（内角）、辺Ｓ５とＳ６となす角度（内角）、辺Ｓ６とＳ１となす角度（内角）が略１２０°となるようにレイアウトされている。

トレンチ４７の側面４７ａにおけるＮ^＋型ソース層４４とＰ^＋型ベース層４３とＮ⁻型ドリフト層４２の表面には、Ｎ^＋型基板１やＮ^＋型ソース層４４よりも不純物濃度が低いＮ⁻型チャネル層４８が延設されている。Ｎ⁻型チャネル層４８は厚さがおよそ１０００〜５０００Å程度の薄膜よりなり、Ｎ⁻型チャネル層４８の結晶型は、Ｐ^＋型ベース層４３の結晶型と同じであり、例えば、４Ｈ−ＳｉＣとなっている。なお、ここでは４Ｈ−ＳｉＣを用いているが、この他にも６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等であってもよい。

さらに、トレンチ４７内でのＮ⁻型チャネル層４８の表面とトレンチ４７の底面４７ｂにはゲート絶縁膜４９が形成されている。トレンチ４７内におけるゲート絶縁膜４９の内側には、ゲート電極５０が充填されている。ゲート電極５０は絶縁膜５１にて覆われている。Ｎ^＋型ソース層４４の表面とＰ^＋型コンタクト領域４６の表面には第１の電極としてのソース電極５２が形成されている。Ｎ^＋型基板４１の裏面には、第２の電極としてのドレイン電極５３が形成されている。

次に、図５に示すトレンチ型ＭＯＳＦＥＴの製造方法を、図６に示す製造工程図を参照して説明する。

〔図６（ａ）に示す工程〕
まず、炭化珪素（０００−１）Ｃ面のＮ^＋型基板４１の上に、エピタキシャル膜からなるＮ⁻型ドリフト層４２、Ｐ^＋型ベース層４３、Ｎ^＋型ソース層４４を順次積層した半導体基板４５を用意する。そして、その上面に、第１の実施形態と同様にトレンチエッチング用マスクとしてＬＴＯ膜６０を順次形成した後、フォトリソグラフィによりパターニングする。パターンとしては図５に示すように＜１１−２０＞方向に平行なそれぞれの内角がほぼ等しい六角形状パターンとし、例えばトレンチ幅を２μｍとなるように設定する。

このようなパターンとすれば、トレンチ側面に形成されるエピタキシャル膜は、形状および不純物濃度プロファイルがほぼ等しいものとなる。従って、トランジスタのチャネル幅密度を最大化することができ、しかもストライプ形状と同様にオンオフ特性の優れた半導体装置を提供することができる。

〔図６（ｂ）に示す工程〕
次に、ＬＴＯ膜６０をマスクとしてトレンチ形成のためのドライエッチングを行い、ｐ^＋型ベース層４３を貫通しＮ⁻型ドリフト層４２に達する傾斜角が８０度以上でトレンチ深さが例えば４μｍ以上、すなわちアスペクト比２以上のトレンチ４７を形成する。このとき、ドライエッチングのダメージにより、トレンチ側面には１００ｎｍ程度、トレンチ底面には１０ｎｍ程度の表面凹凸が発生する。また、ドライエッチングによる変質層がトレンチ側面には１０ｎｍ程度、底面には２０ｎｍ程度の深さまで発生している。

〔図６（ｃ）に示す工程〕
次に、第１の実施形態と同様にダメージ除去工程を実施する。このとき、特に、工程の前半では表面反応律速として、工程の後半では気相拡散律速とすれば、トレンチ側面の表面凹凸は、前半の表面反応律速により原子オーダーまで低減され、かつ、後半の気相拡散律速により、トレンチ底部角部はファセット面のない丸形状となるようにすることもできる。

〔図６（ｄ）に示す工程〕
次に、第１の実施形態と同様に、ダメージ除去工程を行った装置と同一装置内でエピタキシャル薄膜からなるＮ⁻型チャネル層４８を連続して形成する。その後、トレンチ４７内を酸化膜等で埋め込んだ後、非トレンチ部に形成した余分なＮ⁻型チャネル層４８をＣＭＰ（Chemical Mechanical Polishing）等によりエッチバックし、トレンチ４７内の酸化膜等を除去する。その後、熱酸化を行い、ゲート絶縁膜４９を形成する。

その後、Ｐ^＋型コンタクト領域４６の形成工程やソース電極５２やドレイン電極５３等を形成して図５に示すトレンチ型ＭＯＳＦＥＴが完成する。

このように作製したＭＯＳＦＥＴは、トレンチ側面の凹凸が原子オーダーで小さくなり、その上に形成したＮ⁻型チャネル層４８及びゲート酸化膜４９もチャネル領域でフラットとなる。すなわち、トレンチエッチングのダメージを排除したトレンチ型ＭＯＳＦＥＴが実現でき、チャネル移動度、ゲート酸化膜寿命が向上したトレンチ型ＭＯＳＦＥＴを作製できる。

（第５実施形態）
次に、本発明の第５実施形態について説明する。本実施形態は、第４実施形態とほぼ同様であるため、第４実施形態との相違点を中心に説明する。

本実施形態は、第４実施形態におけるＮ⁻型チャネル層４８の形成工程及び、その後のトレンチ４７内への酸化膜等の埋め込み工程、エッチバック工程、埋め込み酸化膜等の除去工程を省いた工程で、反転型のトレンチＭＯＳＦＥＴを作製するものである。

このような反転型のトレンチＭＯＳＦＥＴを作成する場合、トレンチ４７内へのエピタキシャル工程はないが、トレンチ４７を形成した後、第５の実施の形態と同様にダメージ除去工程を実施するため、特に、工程の前半では表面反応律速として、工程の後半では気相拡散律速とすれば、トレンチ側面の表面凹凸は、前半の表面反応律速により原子オーダーまで低減されかつ、後半の気相拡散律速により、トレンチ底部角部はファセット面のない丸形状にできる。これにより、簡単な工程でオフ時の耐圧に優れ、かつ、ＭＯＳ特性の優れたトレンチ型ＭＯＳＦＥＴを作製できる。

（他の実施形態）
上記各実施形態に示したダメージ除去工程を、炭化水素を含む水素雰囲気中での熱処理によって行うようにしても良い。

炭化水素の添加により炭化珪素結晶中の炭素原子のエッチングが抑制され、全体としてエッチングレートが低下し、エッチング反応は、さらに気相拡散律速側にシフトする。したがって、このように炭化水素を含む水素雰囲気中で熱処理を行うようにすれば、水素のみの雰囲気に比べ容易に等方性エッチングが実現できる。より具体的には、炭化水素としてＣ_３Ｈ_８を使用することが望ましい。Ｃ_３Ｈ_８は、比較的分子数が大きいため熱分解が容易で、しかも０℃における蒸気圧が４．８気圧あるため、水素で希釈しておけば液化することがなく、半導体材料ガスとして取り扱いが容易である。

さらに、ダメージ除去工程を、Ａｒ等の不活性ガスを含む水素雰囲気での熱処理によって行っても良い。

雰囲気圧力が変わらない場合、Ａｒ等の不活性ガスの添加は、水素の濃度を相対的に低減する。そのため、反応生成物の拡散効果については変化しないが、エッチングレートが低下し、炭化水素と同様に気相拡散律速側にシフトする。従って、Ａｒ等の不活性ガスの添加においても、水素のみの雰囲気に比べ容易に等方性エッチングが実現できる。

上記第１実施形態では、図１において単にＪ−ＦＥＴの断面構成を示して説明したが、第４実施形態の図５で示したように、トレンチ６の表面パターンを内角が等しい六角形形状とすることも可能である。これにより、トレンチ側面の面方位がほぼ等しくなり、第２実施形態で示した効果を得ることが可能となる。

また、炭化珪素からなる半導体基板に対してトレンチを形成したのち、そのトレンチ内にエピタキシャル層を形成するような半導体装置、例えばＰＮダイオードなどに対しても本発明を適用することが可能である。

さらに、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とする半導体装置を例に挙げて説明したが、これらは単なる例示であり、もちろん、各導電型を反転させたような半導体装置に対しても、本発明を適用することが可能である。

なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。

本発明の第１実施形態における半導体装置の断面構成を示す図である。 図１に示す半導体装置の製造工程を示した図である。 基板温度と圧力の関係に対するエッチング反応の形態を示した図である。 本発明の第３実施形態における半導体装置の製造工程を示した図である。 本発明の第４実施形態における半導体装置の一部断面斜視図である。 図５に示す半導体装置の製造工程を示した図である。 エピタキシャル層の成長形状の一例を示した模式図である。 （０００−１）Ｃ面にトレンチ１００を形成し、側面をａ面とした場合の予想成長形態の概念図である。 成長温度と原料ガス供給量（実質的成長レート）を変化させて埋め込み成長を行ったときの埋め込み形状の結果を示した図である。

符号の説明

１、４１…Ｎ^＋型基板、２、４２…Ｎ⁻型ドリフト層、３…第１ゲート領域、４…Ｎ⁻型領域、５…Ｎ^＋型ソース領域、６…トレンチ、７…Ｎ⁻型チャネル層、８…第２ゲート領域、９…第２ゲート電極、１０…層関絶縁膜、１１…ソース電極、１２…第１ゲート電極、１３…ドレイン電極、２０、４５…半導体基板、２１…ＬＴＯ膜、３１…トレンチ、３２…カーボン膜、４３…Ｐ^＋型ベース層、４４…Ｎ^＋型ソース層、４７…トレンチ、４８…Ｎ⁻型チャネル層、４９…ゲート絶縁膜、６０…ＬＴＯ膜。

Claims (20)

1. 炭化珪素からなる（０００−１）Ｃ面の半導体基板（２０、４５）の上面にトレンチエッチング用マスク（２１、６０）を形成するトレンチマスク形成工程と、
   前記トレンチエッチング用マスク（２１、６０）を用いたエッチングを行って、前記半導体基板（２０、４５）にアスペクト比２以上でかつ、トレンチ傾斜角８０度以上のトレンチ（６、４７）を形成するトレンチ形成工程と、
   １６００℃以上かつ１７００℃以下の減圧の水素雰囲気で気相拡散律速反応によって、前記半導体基板（２１、６０）に形成された前記トレンチ（６、４７）の内面のトレンチエッチングダメージ領域をエッチング除去すると共に、前記トレンチ（６、４７）の角部を丸くするダメージ除去工程と、を有し、
   前記ダメージ除去工程では、Ｐを雰囲気圧力（Ｐａ）、Ｔを基板温度（℃）、ａを４．１６×１０ ⁶ 、ｂを２．５４×１０ ⁴ とした場合に、Ｐ×１．３３×１０ ² ≧ａ／Ｔ−ｂの関係を満たす条件で前記ダメージ除去を行うことを特徴とする炭化珪素半導体装置の製造方法。
2. 前記ダメージ除去工程前において、前記トレンチエッチング用マスク（２１、６０）を除去するトレンチマスク除去工程を有することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
3. 前記トレンチマスク除去工程の後において、前記半導体基板（１）の上面における前記トレンチ（６、４７）とは異なる領域の一部に選択エピタキシャル用マスク（３１）を形成する選択マスク形成工程を有することを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
4. 前記ダメージ除去工程では、炭化水素を含む水素雰囲気での熱処理により前記ダメージ除去を行うことを特徴とする請求項１ないし３のいずれか１つ記載の炭化珪素半導体装置の製造方法。
5. 前記ダメージ除去工程では、不活性ガスを含む水素雰囲気での熱処理により前記ダメージ除去を行うことを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
6. 前記ダメージ除去工程の後において、エピタキシャル成長法により前記トレンチ（６、４７）内にエピタキシャル層（７、４８）を１５００℃以上かつ１７００℃以下で形成する埋め込み層形成工程を有することを特徴とする請求項１ないし５に記載の炭化珪素半導体装置の製造方法。
7. 前記埋め込み層形成工程は、１５５０℃以上であることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
8. 前記埋め込み層形成工程は、１６２５℃以上であることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
9. 前記ダメージ除去工程と前記エピタキシャル層（７、４８）の形成工程とを、同一の装置を用いて連続して行うことを特徴とする請求項６ないし８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
10. 前記エピタキシャル層形成工程では、気相拡散律速によってエピタキシャル成長が行われ、前記エピタキシャル層（７、４８）の角部が丸くなるようにすることを特徴とする請求項６ないし９のいずれか１つに記載の炭化珪素半導体装置の製造方法。
11. 前記エピタキシャル層形成工程では、トレンチ側面の成長レートが２．５μｍ／ｈ以下であることを特徴とする請求項１０に記載の炭化珪素半導体装置の製造方法。
12. 前記エピタキシャル層形成工程では、原料ガス、キャリアガスの他にエッチング作用を有するガスを含有させてエピタキシャル成長を行うことを特徴とする請求項６ないし１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
13. 前記エッチング作用を有するガスとして、塩化水素ガスを用いることを特徴とする請求項１２に記載の炭化珪素半導体装置の製造方法。
14. 前記エピタキシャル層形成工程では、エピタキシャル初期段階と最終段階で不純物濃度が異なるよう濃度制御を行うことを特徴とする請求項６ないし１３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
15. 前記エピタキシャル層形成工程では、初期段階に比べ最終段階で不純物濃度が大きくなるよう制御されたことを特徴とする請求項１４に記載の炭化珪素半導体装置の製造方法。
16. 前記トレンチ形成工程では、前記トレンチ（６、４７）の表面パターンが前記半導体基板（２０、４５）のオフ方向に平行なストライプ形状となるようにすることを特徴とする請求項１ないし１５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
17. 前記トレンチ形成工程では、前記トレンチ（６、４７）の表面パターンは、内角が等しい六角形状となるようにすることを特徴とする請求項１または１５に記載の炭化珪素半導体装置の製造方法。
18. 前記ダメージ除去工程の後において、前記トレンチ（６、４７）内にゲート絶縁膜（４９）を形成するゲート絶縁膜形成工程を有することを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
19. 前記ダメージ除去工程と前記ゲート絶縁膜形成工程の間に、エピタキシャル薄膜からなる第１導電型のチャネル層（４８）を形成するチャネルエピ形成工程を有することを特徴とする請求項１８に記載の炭化珪素半導体装置の製造方法。
20. 前記ダメージ除去工程と前記チャネルエピ形成工程とを同一の装置を用いて連続して行うことを特徴とする請求項１９に記載の炭化珪素半導体装置の製造方法。

Images