JP2009277757A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】導電型が異なる不純物層を順に形成する場合に、先に形成した不純物層へのドーピング用の不純物が後に形成する不純物層に混入されることを抑制する。
【解決手段】ｐ⁺型第２ゲート層８を形成してから次のロットでｎ^-型チャネル層７を形成する工程に移行する前の工程として、ｎ^-型チャネル層７の成長温度よりも高い温度においてＣＶＤ装置内のＳｉＣコーティングの表面をエッチングするエッチング処理と、エッチング処理後にＣＶＤ装置内をｎ^-型チャネル層７の成長温度よりも高い温度で加熱する加熱処理とを行う第１の残留不純物除去工程と、ｎ^-型チャネル層７の成長レートよりも早い成長レートにて、後工程で成長させるｎ^-型チャネル層７と同じ導電型の不純物層をカーボン容器の内壁面のＳｉＣコーティングの表面にデポジションするデポジション工程を行う第２の残留不純物除去工程を行う。
【選択図】図１

Description

本発明は、導電型が異なる不純物層を順に形成するプロセスを有する半導体装置の製造方法に関するものである。

従来より、半導体製造プロセスでは、同じＣＶＤ装置内において導電型が異なる不純物層を続けてエピタキシャル成長させると、先に形成した不純物層へのドーピング用の不純物が後に形成する不純物層に混入されることから、先に形成した不純物層へのドーピング用の不純物を如何に除去するかが問題となっている。

例えば、図１に示す炭化珪素（以下、ＳｉＣという）を用いたトレンチ構造の縦型ＪＦＥＴの製造プロセスにおいて、同じＣＶＤ装置内において導電型が異なる不純物層を続けて成長させることがある。

具体的には、図１に示すように、縦型ＪＦＥＴは、ｎ⁺型基板１上にｎ^-型ドリフト層２とｐ⁺型第１ゲート層３とｎ^-型またはｐ^-型で構成されたｎ^-型／ｐ^-型領域４およびｎ⁺型ソース領域５を積層したのち、ｎ⁺型ソース領域５からｎ^-型／ｐ^-型領域４およびｐ⁺型第１ゲート層３を貫通してｎ^-型ドリフト層２に達するトレンチ６を形成し、さらにトレンチ６内にｎ^-型チャネル層７とｐ⁺型第２ゲート層８を配置することにより構成される。このような縦型ＪＦＥＴでは、ｎ^-型チャネル層７を形成した後、同じＣＶＤ装置内においてｐ⁺型第２ゲート層８を形成することになり、更にｐ⁺型第２ゲート層８を形成した後に、別ロットのウェハに対してｎ^-型チャネル層７およびｐ⁺型第２ゲート層８を形成することになる。このため、ｎ^-型チャネル層７を形成するときのドーピング用のＮ（窒素）がｐ⁺型第２ゲート層８に混入したり、ｐ⁺型第２ゲート層８を形成するときのドーピング用のＡｌ（アルミニウム）がｎ^-型チャネル層７に混入する。

これは、ＣＶＤ装置に備えられるカーボン容器の内壁のＳｉＣコーティングの表面やカーボン容器内の雰囲気中に先に形成した不純物層のドーピング用の不純物が残留し、次の不純物層を形成する際に残留した不純物が混入されるためである。

これを防止するために、従来では、成長させる不純物層の導電型を変えるときに、ＣＶＤ装置内の加熱処理（ベイキングプロセス）を行うことによりＣＶＤ装置内に残留している不純物を除去したり、原料ガスの供給を止めた状態で後工程で形成する不純物層の成長温度と同じ温度に昇温させることでＳｉＣコーティング表面をエッチングして残留した不純物を除去している。（例えば、非特許文献１参照）。
"Nitrogen doping of epitaxial SiC: Experimental Evidence of the re-incorporation of etched nitrogen during growth", J. Meziere, P. Ferret, E. Blanquet, M. Pons, L. Di Cioccio, and T. Billon, Materials Science Forum, Vols 457-460 (2004) PP731-734.

しかしながら、上記のように加熱処理を行っても十分に残留した不純物を除去することができないということが確認された。特に、ｐ⁺型第２ゲート層８を形成した後に別ロットでｎ^-型チャネル層７を形成しようとする場合、高不純物濃度のｐ型層の形成後に低不純物濃度のｎ型層を形成することになるため、残留したｐ型不純物を除去することは困難であるということが判った。

具体的には、本発明者らが上記縦型ＪＦＥＴに対してｐ⁺型第２ゲート層８とｎ^-型チャネル層７およびｎ^-型ドリフト層２を通過する線上においてキャリア濃度を確認したところ、ｎ^-型チャネル層７における成長初期に残留したＡｌが混入し、キャリア濃度が低下し、場合によってはｎ^-型チャネル層７がｐ型に反転してしまうこともあった。

これを明確にすべく、ｐ⁺型第２ゲート層８を形成してから加熱処理を行った後、基板取出しを行い、さらにＣＶＤ装置内に例えば１×１０¹⁷ｃｍ^-3の不純物濃度のｎ⁺型基板を配置し、そのｎ⁺型基板の表面にｎ^-型チャネル層７と同じ濃度、具体的には４×１０¹⁶ｃｍ^-3となるようにｎ^-型層を成長させ、ウェハ内の複数箇所において、ｎ⁺型基板の裏面に電極を配置すると共にｎ^-型層の表面にショットキー電極を配置することでショットキーダイオードを作成した。このとき、ＣＶＤ装置内にトリメチルアルミニウム（Trimethylaluminum、以下、ＴＭＡという）ガスを流速１００ｓｃｃｍとして２時間２０分導入し、Ｃ／Ｓｉガス比を０．７とした。そして、ショットキーダイオードにおけるｎ^-型層表面からの濃度分布を調べると共に、ショットキーダイオードの両電極間のキャパシタンスおよびコンダクタンスについて調べた。その結果、それぞれ、図６と図７および図８のような結果が得られた。

図６に示されるように、ｎ⁺型基板近傍においてｎ^-型層のキャリア濃度が狙い値よりも低下している。つまり、ｎ^-型層の不純物濃度を４〜６×１０¹⁶ｃｍ^-3となるようにしているが、キャリア濃度がその濃度になっているのはｎ^-型層の表層部（０．５〜１．０μｍの深さ）のみであり、ｎ^-型層の成長初期時にはキャリア濃度が５×１０¹⁵ｃｍ^-3以下まで低下している。これは、残留したＡｌと相殺された為であり、この結果からも残留したＡｌが影響していることが判る。なお、本図において、ｎ^-型層の表面からｎ⁺型基板までの距離が異なっているのはｎ^-型層の膜厚バラツキである。

また、図７に示されるように、ｐ型不純物が混入されていないｎ^-型層とｎ⁺型基板のみであればショットキーダイオードのキャパシタンスＣｐは図中太線で示したように負の印加電圧Ｖｂが大きくなるほど単純に減少するだけのはずであるが、途中から急激に大きな値になっている。これも、残留したＡｌが混入されたために生じたものである。同様に、図８に示されるコンダクタンスＧｐに関しても、ｎ^-型層とｎ⁺型基板のみであれば１μＳ以下になるはずであるが、１μＳを超えて大きな値となっている。これも、残留したＡｌが混入されているためである。これらの結果からも、残留したＡｌが影響していると言える。なお、図７および図８においてキャパシタンスやコンダクタンスにバラツキがあるのは、上述したｎ^-型層の膜厚バラツキによるものである。

このように、残留したＡｌの影響があることが判る。実際に、ｐ⁺型第１ゲート層８の表面から基板法線方向においてｐ型不純物の濃度をＳＩＭＳ解析したところ、図９のような結果が得られた。この結果から、ｎ^-型ドリフト層２ではｐ型不純物濃度が１．０×１０¹⁵ｃｍ^-3程度であるのに対し、ｎ^-型チャネル層７ではｐ型不純物濃度が１．０×１０¹⁶ｃｍ^-3以上と一桁ほど高くなっていることが確認された。このため、ｐ型不純物の影響を受けてｎ^-型チャネル層７のチャネル抵抗が不必要に高くなり、所望するＪＦＥＴ特性が得られなくなる。

一方、ＳｉＣコーティングの表面をエッチングする方法によって深くまでエッチングすれば、残留したｐ型不純物を少なくできるかもしれないが、エッチング量が多いほどＳｉＣコーティングを早く消失させることになり、カーボン容器のライフサイクルの短命化の要因になってしまうため、好ましくない。

なお、ここでは高不純物濃度となるｐ型層を形成した後に低不純物濃度となるｎ型層を形成する場合にｐ型不純物がｎ型層に与える影響について述べたが、高不純物濃度となるｎ型層を形成した後に低不純物濃度となるｐ型層を形成する場合にｎ型不純物が与える影響に関しても、前者と比べて影響が低いながらも同様のことが言える。また、ここではＳｉＣを例に挙げて説明したが、ＳｉＣ以外のワイドバンドギャップ半導体材料、例えばII-V ＧａＮやダイヤモンドなどを用いる場合についても、同様のことが言える。

本発明は上記点に鑑みて、導電型が異なる不純物層を順に形成する場合に、先に形成した不純物層へのドーピング用の不純物が後に形成する不純物層に混入されることを抑制できる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、第１不純物濃度よりも第２不純物濃度の方が高くなるようにする場合における第２不純物層（８）を形成してから第１不純物層（９）を形成する工程に移行する前の工程、もしくは、第１不純物濃度よりも第２不純物濃度の方が低くなるようにする場合における第１ロットの第１不純物層（７）を形成してから第２ロットの第２不純物層（８）を形成する工程に移行する前の工程として、第１、第２不純物層（７、８）の成長温度よりも高い温度において成長材料のコーティング表面をエッチングするエッチング処理と、エッチング処理後に結晶成長装置（２０）内を第１、第２不純物層（７、８）の成長温度よりも高い温度で加熱する加熱処理とを行う第１の残留不純物除去工程と、第１、第２不純物層（７、８）の成長レートよりも早い成長レートにて、後工程で成長させる第１不純物層（７）もしくは第２不純物層（８）と同じ導電型の不純物層を内部容器（２１）の成長材料のコーティング表面にデポジションするデポジション工程を行う第２の残留不純物除去工程のいずれか１つ、もしくは、両方を残留不純物除去工程として行うことを特徴としている。

このような残留不純物除去処理を行うことにより、成長材料のコーティング（２４）の表面および結晶成長装置（２０）内に残留した不純物を除去もしくはデポジションされた不純物層にて閉じ込めることが可能となる。このため、この後に第２不純物層（８）を形成したり、次のロットの半導体基板（１〜５）を結晶成長装置（２０）に搬入して第１不純物層（７）を成長させたとしても、前に用いた不純物の影響を十分に抑制して成長させることが可能となる。したがって、導電型が異なる不純物層を順に形成する場合に、先に形成した不純物層へのドーピング用の不純物が後に形成する不純物層に混入されることを抑制できる。

例えば、請求項２に示すように、第１の残留不純物除去工程におけるエッチング処理では、ＨＣｌと共にキャリアガスを結晶成長装置（２０）内に導入することにより、エッチング処理を行うことができる。

また、請求項３に示すように、第１の残留不純物除去工程におけるエッチング処理では、温度を１６００〜１７００℃とし、かつ、５分以下でエッチングを行うようにすると好ましい。このようにすれば、エッチング処理を短時間で行えるため、容器のライフサイクルの短命化を抑制しつつスループット向上を図ることが可能となる。

また、請求項４に示すように、第１の残留不純物除去工程における加熱工程では、結晶成長装置（２０）内への第１もしくは第２不純物層（７、８）の成長ガスの導入を停止した状態とすることができる。

また、請求項５に示すように、第１の残留不純物除去工程における加熱工程では、温度を１６００〜１７００℃とし、かつ、３０分以下で加熱工程を行うようにすると好ましい。このようにすれば、加熱処理を短時間で行えるため、容器のライフサイクルの短命化を抑制しつつスループット向上を図ることが可能となる。

請求項６に記載の発明では、第２の残留不純物除去工程におけるデポジション工程では、デポジションする不純物層を後工程で成長させる第１不純物層（７）もしくは第２不純物層（８）と同じ濃度で形成することを特徴としている。

このように、後工程で成長させる第１不純物層（７）もしくは第２不純物層（８）と同じ濃度でデポジションする不純物層を形成すれば、後工程での第１不純物層（７）もしくは第２不純物層（８）の形成時にデポジションした不純物層からの不純物の供給によって第１不純物層（７）もしくは第２不純物層（８）の不純物濃度に影響を与えないようにすることもできる。

請求項７に記載の発明では、第２の残留不純物除去工程におけるデポジション工程では、デポジションする不純物層を後工程で成長させる第１不純物層（７）もしくは第２不純物層（８）よりも成長初期時には高い濃度で形成し徐々に濃度を低下させて形成することを特徴としている。

このように、成長初期時にデポジションする不純物層を後工程で成長させる第１不純物層（７）もしくは第２不純物層（８）よりも高くすることにより、混入される不純物の影響を早く無くすことが可能となる。そして、その後濃度を徐々に低下させることにより、請求項６と同様の効果を得ることができる。

このような第２の残留不純物除去工程におけるデポジション工程では、例えば請求項８に記載したように、デポジションする不純物層を５〜１０μｍ／ｈの成長レートで形成すると好ましい。このようにすれば、不純物層のデポジションによる時間が長時間化することを防止できる。例えば、請求項９に記載したように、デポジションする不純物層の形成時間を３０分以下にすると好ましい。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、縦型ＪＦＥＴに対して本発明の一実施形態における半導体装置の製造方法を適用した場合について説明する。

図１は、本実施形態における半導体装置の製造方法により製造された縦型ＪＦＥＴの断面図である。この図に示すように、縦型ＪＦＥＴは、ＳｉＣからなるｎ⁺型基板１を用いて形成されている。ｎ⁺型基板１の主表面は例えば８°のオフ角が付けられたＳｉ面とされており、この主表面には、ＳｉＣからなるｎ^-型ドリフト層２がエピタキシャル成長され、さらにｎ^-型ドリフト層２の表面にｐ⁺型第１ゲート層３が形成されている。ｐ⁺型第１ゲート層３は、例えば１×１０¹⁹ｃｍ^-3〜１×１０²⁰ｃｍ^-3の不純物濃度とされている。

また、ｐ⁺型第１ゲート層３の表面には、例えば１×１０¹⁵ｃｍ^-3〜１×１０¹⁶ｃｍ^-3の不純物濃度とされたｎ^-型またはｐ^-型のｎ^-型／ｐ^-型領域４が形成されていると共に、このｎ^-型／ｐ^-型領域４の表面にｎ^-型／ｐ^-型領域４よりも高い、１×１０¹⁹ｃｍ^-3〜１×１０²⁰ｃｍ^-3の不純物濃度とされたｎ⁺型ソース領域５が形成されている。ｎ^-型／ｐ^-型領域４は、例えば０．２μｍ程度の薄い層として形成されている。このｎ^-型／ｐ^-型領域４は必ずしも必要なものではないが、縦型ＪＦＥＴをオフする際に、マイナス電圧を掛けるとｎ⁺型ソース領域５とｐ⁺型第１ゲート層３が直接接続された状態だと不純物濃度が濃いＰＮジャンクションにマイナス電圧が掛けられることになり、高い耐圧を得られないことから、ＰＮジャンクション間に不純物濃度の薄いｎ^-型／ｐ^-型領域４を配置することで仮想的なＮＩＰ構造を形成し、耐圧を向上させるために備えてある。

また、ｎ⁺型基板１上に上記各不純物層２〜４が形成された半導体基板に対して、ｎ⁺型ソース領域５からｎ^-型／ｐ^-型領域４およびｐ⁺型第１ゲート層３を貫通してｎ^-型ドリフト層２に達するトレンチ６が形成されている。トレンチ６は、底面が主表面と同じＳｉ面とされ、側壁がａ面とされており、このトレンチ６内にｎ^-型チャネル層７とｐ⁺型第２ゲート層８が順に配置されている。ｎ^-型チャネル層７は、例えば１×１０¹⁵ｃｍ^-3〜１×１０¹⁶ｃｍ^-3の不純物濃度とされており、ｐ⁺型第２ゲート層８は、例えば１×１０¹⁸ｃｍ^-3〜１×１０¹⁹ｃｍ^-3の不純物濃度とされている。

そして、ｎ⁺型ソース領域５と電気的に接続されるソース電極９、ｐ⁺型第１ゲート層３と電気的に接続される第１ゲート電極１０およびｐ⁺型第２ゲート層８と電気的に接続される第２ゲート電極１１が基板表面側に備えられ、ｎ⁺型基板１と電気的に接続されるドレイン電極１２が基板裏面側に備えられている。なお、ソース電極９と第１ゲート電極１０および第２ゲート電極１１の間は図示しないが層間絶縁膜にて電気的に分離されており、第１ゲート電極１０と第２ゲート電極１１の電位を独立して制御できるようになっている。また、図１中では第１ゲート電極１０をｐ⁺型第１ゲート層３の側面に配置したように記載してあるが、実際には図１とは別断面においてｎ⁺型ソース領域５およびｎ^-型／ｐ^-型領域４を貫通してｐ⁺型第１ゲート層３に達するトレンチなどが形成されることにより、第１ゲート電極１０がｐ⁺型第１ゲート層３と電気的に接続される構造となっている。

以上のような構造により、本実施形態にかかる半導体装置の製造方法が適用されたＪＦＥＴが構成されている。この縦型ＪＦＥＴでは、製造プロセスにおいて、後述するように導電型が異なるｎ^-型チャネル層７とｐ⁺型第２ゲート層８を同じＣＶＤ装置（結晶成長装置）内で続けて成長させたのち、更に別ロットに対して同じＣＶＤ装置にて繰り返しｎ^-型チャネル層７とｐ⁺型第２ゲート層８を成長させるというプロセスが用いられている。しかしながら、ｎ^-型チャネル層７に対するｐ⁺型第２ゲート層８を形成する際のｐ型不純物の影響やｐ⁺型第２ゲート層８に対するｎ^-型チャネル層７を形成する際のｐ型不純物の影響が抑制され、所望するＪＦＥＴ特性の縦型ＪＦＥＴになっている。このような構造にできる理由について、以下に図１に示す縦型ＪＦＥＴの製造方法と共に説明する。

図２は、縦型ＪＦＥＴにおける各種ＳｉＣ層を成長させるためのＣＶＤ装置２０の断面図である。このＣＶＤ装置２０は、ｎ^-型ドリフト層２、ｐ⁺型第１ゲート層３、ｎ^-型／ｐ^-型領域４およびｎ⁺型ソース領域５の形成にも用いることができるが、本実施形態では、ｎ^-型チャネル層７とｐ⁺型第２ゲート層８を複数のロットに対して繰り返し形成する装置として用いている。

ＣＶＤ装置２０としては、石英容器もしくはステンレス容器の周囲に水冷もしくは空冷装置が備えられたような冷壁型反応炉を用いても、容器の側壁がグラファイトにてコーティングされ、誘導加熱によってＳｉＣ基板と同等の１５００〜１７００℃という高温度になる高温壁型反応炉を用いても構わないが、高温壁型反応炉の方が冷壁型反応炉よりも導電型を代えた不純物層を成長させる際に残留した不純物の影響の問題が厳しく発生する。このため、ここではより厳しい条件となる高温壁型反応炉を用いている。

図２に示すように、ＣＶＤ装置２０は、内部容器としてのカーボン容器２１の周囲を囲むように誘導コイル２２を配置し、カーボン容器２１内に配置されたサセプタ２３の表面にエピタキシャル成長させる基板を配置させられる構造とされている。サセプタ２３の表面に基板を配置したときにＳｉ面を成長表面とする場合の温度（１５００〜１６００℃）よりも僅かに高くできるように誘導コイル２２による温度調整が行えるようになっている。カーボン容器２１の内壁面には成長原料となるＳｉＣコーティング２４が施され、成長雰囲気がカーボンリッチにならないようにされている。

なお、図示しないが、カーボン容器２１にはＳｉＣ原料の前駆体となるシランやプロパン等の原料ガスおよびキャリアガスとなるＨ₂（水素）やＨｅ（ヘリウム）の導入に加え、ｎ型不純物のドーパントとなるＮ（窒素）やｐ型不純物のドーパントとなるＴＭＡの導入、さらには後述する残留した不純物の影響を無くすためのエッチングに用いるエッチングガス（例えばＨＣｌ）の導入を行うことができる導入管２５が備えられている。また、図示しないが、ＣＶＤ装置２０には雰囲気圧力調整装置（真空引き装置）も備えられ、カーボン容器２１内の圧力を１００〜５００ｈＰａの範囲で調整できる。

そして、一般的なエピタキシャル成長により、ｎ⁺型基板１に対してｎ^-型ドリフト層２、ｐ⁺型第１ゲート層３、ｎ^-型／ｐ^-型領域４およびｎ⁺型ソース領域５を形成したのち、さらにフォトリソグラフィ・エッチング工程を経てトレンチ６を形成した半導体基板を図２に示すＣＶＤ装置２０のサセプタ２３内に配置し、ＳｉＣ原料の前駆体となるガスおよびキャリアガスやｎ型もしくはｐ型不純物のドーパントを導入することにより、ｎ^-型チャネル層７とｐ⁺型第２ゲート層８を形成する。

まず、ｎ^-型チャネル層７の形成の際には、誘導コイル２２を調整することにより、成膜時のマイグレーション効果を高めるために温度を１６００℃以上、例えば１６５０℃にすると共に、雰囲気圧力調整装置により雰囲気圧力を２００ｈＰａに調整する。そして、ＳｉＣ原料の前駆体となるガスおよびキャリアガスと共にｎ型不純物のドーパントとしてＮ₂を導入する。これにより、ｎ^-型チャネル層７を０．１〜０．５μｍ程度の厚さで形成する。このとき、Ｃ／Ｓｉ比が０．７となるようにし、Ｎ₂の流速に関しては、要求されるｎ^-型チャネル層７の不純物濃度に応じて図３に示す特性に基づいて調整している。

図３は、４Ｈ−ＳｉＣの８°のオフ角が付けられたＳｉ面およびａ面に対してｎ型層を成長させたときのＮ₂の流速（ｓｃｃｍ）に対する不純物濃度を示した特性図である。

本実施形態の縦型ＪＦＥＴでは、チャネルとして機能するのはｎ^-型チャネル層７のうちトレンチ６の側面、つまりａ面上に成長する部分である。このため、この図に示すように、ｎ^-型チャネル層７のうちトレンチ６の側面上に形成される部分の濃度が１×１０¹⁵ｃｍ^-3〜１×１０¹⁶ｃｍ^-3となるように、Ｎ₂の流速を設定している。

なお、図３に示されるように、ａ面上に成長するｎ型層はＳｉ面に成長するｎ型層の不純物濃度に対して１．５倍の濃度となる。本実施形態の縦型ＪＦＥＴでは、ｎ^-型チャネル層７のうちトレンチ６の側面に成長する部分を正確に測定できるのが好ましいが、トレンチ６の側面の成長する部分の不純物濃度を正確に測ることは難しい。このため、ｎ^-型チャネル層７のうちトレンチ６の側面に成長する部分を測定する場合には、ｎ^-型チャネル層７のうちＳｉ面である底面上に形成される部分の濃度を測定したのち、その濃度を１．５倍にすることにより、ｎ^-型チャネル層７のうちチャネルとして機能する部分の不純物濃度を推定することができる。

続いて、ｐ⁺型第２ゲート層８を形成する。このとき、先にｎ^-型チャネル層７の形成の際に残留したＮ₂を除去する処理を行っても良い。しかしながら、ｎ^-型チャネル層７の不純物濃度はｐ⁺型第２ゲート層８の不純物濃度と比べて十分に低く（１／１０程度）、残留したＮ₂がｐ⁺型第２ゲート層８に混入したとしても、ｐ⁺型第２ゲート層８のキャリア濃度を大きく変動させたり、ｐ⁺型第２ゲート層８をｎ型層に反転させるという問題は生じない。このため、ここでは残留したＮ₂を除去する処理を行うことなく、そのままｐ⁺型第２ゲート層８の形成工程を行っている。

具体的には、ｐ⁺型第２ゲート層８の形成の際にも、誘導コイル２２を調整することにより、成膜時のマイグレーション効果を高めるために温度を１６００℃以上、例えば１６５０℃にする。また、雰囲気圧力調整装置により雰囲気圧力を５００ｈＰａに調整する。そして、ＳｉＣ原料の前駆体となるガスおよびキャリアガスと共にｐ型不純物のドーパントとしてＴＭＡを導入する。このとき、Ｃ／Ｓｉ比が１．０となるようにし、ＴＭＡの流速に関しては１００ｓｃｃｍとなるようにしている。これにより、図４に示すｐ⁺型第２ゲート層８を形成した後の断面図に示されるように、トレンチ６内がｎ^-型チャネル層７およびｐ⁺型第２ゲート層８にて埋め込まれる。

この後、ＣＶＤ装置２０から半導体基板を取り出し、ｎ^-型チャネル層７およびｐ⁺型第２ゲート層８のうちトレンチ６の外に形成されている部分をＣＭＰ（Chemical Mechanical Polishing）にて除去して平坦化することで、ｎ⁺型ソース領域５の表面を露出させる。そして、周知の手法により、図示しないが層間絶縁膜形成工程やソース電極９、第１ゲート電極１０および第２ゲート電極１１の形成工程およびドレイン電極１２の形成工程等を行うことにより、図１に示す縦型ＪＦＥＴが完成する。

一方、ｐ⁺型第２ゲート層８が形成されてＣＶＤ装置２０から半導体基板が外に出されると、次のロットの半導体基板がＣＶＤ装置２０に搬入され、前のロットと同様にｎ^-型チャネル層７およびｐ⁺型第２ゲート層８の形成工程が行われることになる。

このとき、前のロットにおいてｐ⁺型第２ゲート層８を形成してから何ら処理することなく次のロットのｎ^-型チャネル層７の形成工程に移行すると、高いｐ型不純物濃度となるｐ⁺型第２ゲート層８を形成時に残留したｐ型不純物が低いｎ型不純物濃度となるｎ^-型チャネル層７に混入され、所望のＪＦＥＴ特性が得られなくなる。このため、以下のような残留不純物除去処理を行うようにしている。

まず、第１の残留不純物除去処理として、エッチング処理および加熱（ベイキング）処理を行う。ここでいうエッチング処理とは、ＣＶＤ装置２０に備えられたカーボン容器２１の内壁面のＳｉＣコーティング２４の表面を短時間除去するためのものであり、ＨＣｌ等のエッチングガスとＨ₂またはＨｅ等のキャリアガスを導入しながらＳｉＣエピタキシャル成長温度以上に加熱する処理である。また、加熱処理とは、シランやＴＭＡなどのＳｉＣ原料の先駆体となるガスおよび不純物ガスの導入を停止した状態でＳｉＣエピタキシャル成長温度以上に加熱する処理である。

具体的には、図５に示すエッチング処理および加熱処理のプロファイルに示すように、エッチング処理前にまず例えばＡｒ雰囲気などの不活性ガス雰囲気においてＣＶＤ装置２０内を１６００〜１７００℃（例えば１６５０℃）まで昇温させる。そして、エッチングガスＨＣｌと共にＨ₂またはＨｅ等のガスを導入することでＳｉＣコーティング２４のエッチングを行い、これを５分以下、具体的には１〜５分の短時間行う。

引き続き、同じ温度のままＡｒ雰囲気などの不活性ガス雰囲気において３０分以下の加熱処理を行う。このとき、ＳｉＣ原料の先駆体となるガスおよび不純物ガスの導入を停止した状態とされているため、ＳｉＣコーティング２４の表面に不純物が混入しないようにできる。このような第１の残留不純物除去処理では、エッチング処理により主にＳｉＣコーティング２４の表面に残留したｐ型不純物を除去することが可能となり、加熱処理によりカーボン容器２１内の雰囲気中に残留したｐ型不純物を除去することが可能となる。

そして、第２の残留不純物除去処理として、サセプタ２３にダミーウェハ（図示せず）を搭載してサセプタ２３を保護しておき、次に成膜したい不純物層と同じ導電型の不純物をドーピングした不純物層、すなわちｎ型不純物層をＳｉＣコーティング２４表面およびダミーウェハの表面にデポジションする。例えば、通常の不純物層の成長レートよりも早い５〜１０μｍ／ｈ（好ましくは５〜７μｍ／ｈ）の成長レートにて３０分以内、すなわち約２〜３μｍ程度の厚みで、かつ、ｎ^-型チャネル層７と同程度の不純物濃度となるようにデポジションする。この処理は、不純物をドーピングして行うため、所謂空デポジションと違う処理となる。このように不純物がドーピングされたｎ型不純物層を形成すると、ｎ型不純物層の成長初期には残留したｐ型不純物が混入し得るが、徐々にｐ型不純物の混入する量が低下し、最終的にはｐ型不純物の影響が無い状態のｎ型層にてＳｉＣコーティング２４の表面をキャップしたと同様の状態となる。

なお、このような第２の残留不純物除去処理は、すべて同じ濃度でｎ型不純物を導入するようにしても良いが、デポジション初期時に混入されるｐ型不純物の影響を早く無くすために初期時にはｎ型不純物の導入量を大きくし、徐々にｎ型不純物の導入量を減らすような手法を採用することもできる。また、ｎ型層の成膜時間に関しては任意であるが、成膜時間の長時間化を防ぐこと、および、あまり結晶性は求められないものの通常のエピタキシャル成長よりも早い成長レートとしていることから、厚くしすぎると粒子欠陥のリスクが増えることを考慮すると、上述したように３０分以内とするのが好ましい。

このような残留不純物除去処理を行うことにより、ＳｉＣコーティング２４の表面およびＣＶＤ装置２０内に残留したｐ型不純物を除去もしくはｎ型層にて閉じ込めることが可能となる。このため、この後にダミーウェハを取り除き、次のロットの半導体基板をＣＶＤ装置２０に搬入し、前のロットと同様にｎ^-型チャネル層７を成長させたとしても、前のロットにおいてｐ⁺型第２ゲート層８を形成した際に用いたｐ型不純物の影響を十分に抑制してｎ^-型チャネル層７を成長させることが可能となる。

特に、カーボン容器２１の表面のＳｉＣコーティング２４をキャップするようにｎ型層が形成されており、さらにＳｉＣでは熱拡散距離が短いし、外部拡散が生じ難いため、ＳｉＣコーティング２４にｐ型不純物が残留していたとしても、それがｎ^-型チャネル層７に混入されることは殆どない。また、ＳｉＣコーティング２４をキャップする層をｎ^-型チャネル層７と同程度の不純物濃度としたｎ型層としてあるため、ｎ^-型チャネル層７の形成時にｎ型層からのｎ型不純物の供給によってｎ^-型チャネル層７の不純物濃度に影響を与えないようにすることもできる。

そして、このような第１の残留不純物除去工程を高温かつ低時間のエッチング処理および加熱処理によって行っているため、容器のライフサイクルの短命化を抑制しつつスループットを高めることが可能となる。同様に、第２の残留不純物除去工程に関しても、ｎ型層の結晶性が良好であることなどがあまり求められないことから、通常のエピタキシャル成長時よりも成長レートを高めているため、これに関してもスループットを高めることが可能となる。

（他の実施形態）
上記実施形態では、残留不純物除去工程として、第１、第２の残留不純物除去工程の両方を実施する場合について説明したが、これらのうちの少なくとも一方を行うことにより、上記効果を得ることができる。

勿論、第１、第２の残留不純物除去工程の両方を実施すれば、より効果的に残留した不純物を除去することが可能とあるが、先に行われる不純物層の不純物濃度と後で行われる異なる導電型の不純物層の不純物濃度との関係により、いずれか一方のみを選択するか、もしくは両方を実施するかを決めるのが好ましい。すなわち、先に行われる不純物層の不純物濃度と後で行われる導電型の不純物層の不純物濃度の差が大きいほど、残留した不純物による影響を受け易いため、その差が大きければ第１、第２の残留不純物除去工程の両方を実施し、少なければそのうちの一方のみを実施すれば良い。

また、上述した実施形態では、ｐ⁺型第２ゲート層８の形成後にｎ^-型チャネル層７を形成する場合、つまり高濃度のｐ型不純物層の後にそれよりも低濃度のｎ型不純物層を形成する場合について説明したが、高濃度のｎ型不純物層の後にそれよりも低濃度のｐ型不純物層を形成する場合についても本発明を適用することができる。

また、上記実施形態で説明した第１、第２の残留不純物除去工程の時間に関してはｐ⁺型第２ゲート層８やｎ^-型チャネル層７を上記濃度とする場合の例として説明したが、これについても先に形成する高濃度の不純物層の不純物濃度と後で形成する低濃度の不純物層の不純物濃度との関係に基づいて適宜調整すれば良い。すなわち、先に行われる不純物層の不純物濃度と後で行われる導電型の不純物層の不純物濃度の差が大きいほど、第１、第２の残留不純物除去工程の時間を長くすれば良い。

なお、第２の残留不純物除去処理の際にサセプタ２３をダミーウェハで覆うようにしているが、サセプタ２３上に何も設置されないような工程が行われる際には、常にダミーウェハを設置することで、サセプタ２３にダメージが入ることを防止できる。

本発明の第１実施形態にかかる半導体装置の製造方法にて製造される縦型ＪＦＥＴの断面構成を示す図である。 縦型ＪＦＥＴにおける各種ＳｉＣ層を成長させるためのＣＶＤ装置２０の断面図である。 ４Ｈ−ＳｉＣの８°のオフ角が付けられたＳｉ面およびａ面に対してｎ型層を成長させたときのＮ₂の流速（ｓｃｃｍ）に対する不純物濃度を示した特性図である。 ｐ⁺型第２ゲート層８を形成したあとの断面図である。 エッチング処理および加熱処理のプロファイルである。 ショットキーダイオードにおけるｎ^-型層表面からの濃度分布図である。 ショットキーダイオードの両電極間のキャパシタンスを示すグラフである。 ショットキーダイオードの両電極間のコンダクタンスを示すグラフである。 ｐ⁺型第１ゲート層８の表面から基板法線方向においてｐ型不純物の濃度をＳＩＭＳ解析した結果を示す図である。

符号の説明

１ ｎ⁺型基板
２ ｎ^-型ドリフト層
３ ｐ⁺型第１ゲート層
４ ｎ^-型／ｐ^-型領域
５ ｎ⁺型ソース領域
６ トレンチ
７ ｎ^-型チャネル層
８ ｐ⁺型第２ゲート層
９ ソース電極
１０ 第１ゲート電極
１１ 第２ゲート電極
１２ ドレイン電極
２０ ＣＶＤ装置
２１ カーボン容器
２２ 誘導コイル
２３ サセプタ
２４ コーティング
２５ 導入管

Claims (9)

1. 内壁面に成長材料のコーティング（２４）がなされた内部容器（２１）と、半導体基板（１〜５）を搭載するサセプタ（２３）とを有する結晶成長装置（２０）を用意し、第１ロットの前記半導体基板（１〜５）を前記結晶成長装置（２０）内に配置した後、該結晶成長装置（２０）を用いて前記半導体基板（１〜５）に対して第１不純物濃度となる第１導電型の第１不純物層（７）と第２不純物濃度となる第２導電型の第２不純物層（８）とを順に形成したのち、第１ロットとは別ロットとなる第２ロットの前記半導体基板（１〜５）を前記結晶成長装置（２０）内に配置し、繰り返し前記第１不純物層（７）および前記第２不純物層（８）を形成する半導体装置の製造方法において、
   前記第１不純物濃度よりも前記第２不純物濃度の方が高くなるようにする場合における前記第２不純物層（８）を形成してから前記第１不純物層（９）を形成する工程に移行する前の工程、もしくは、前記第１不純物濃度よりも前記第２不純物濃度の方が低くなるようにする場合における前記第１ロットの前記第１不純物層（７）を形成してから前記第２ロットの前記第２不純物層（８）を形成する工程に移行する前の工程として、
   前記第１、第２不純物層（７、８）の成長温度よりも高い温度において前記成長材料のコーティング（２４）の表面をエッチングするエッチング処理と、前記エッチング処理後に前記結晶成長装置（２０）内を前記第１、第２不純物層（７、８）の成長温度よりも高い温度で加熱する加熱処理とを行う第１の残留不純物除去工程と、
   前記第１、第２不純物層（７、８）の成長レートよりも早い成長レートにて、後工程で成長させる前記第１不純物層（７）もしくは前記第２不純物層（８）と同じ導電型の不純物層を前記内部容器（２１）の前記成長材料のコーティング（２４）の表面にデポジションするデポジション工程を行う第２の残留不純物除去工程のいずれか１つ、もしくは、両方を残留不純物除去工程として行うことを特徴とする半導体装置の製造方法。
2. 前記第１の残留不純物除去工程における前記エッチング処理では、ＨＣｌと共にキャリアガスを前記結晶成長装置（２０）内に導入することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１の残留不純物除去工程における前記エッチング処理では、温度を１６００〜１７００℃とし、かつ、５分以下で前記エッチングを行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記第１の残留不純物除去工程における前記加熱工程では、前記結晶成長装置（２０）内への前記第１もしくは第２不純物層（７、８）の成長ガスの導入を停止した状態とすることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
5. 前記第１の残留不純物除去工程における前記加熱工程では、温度を１６００〜１７００℃とし、かつ、３０分以下で前記加熱工程を行うことを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
6. 前記第２の残留不純物除去工程における前記デポジション工程では、デポジションする前記不純物層を後工程で成長させる前記第１不純物層（７）もしくは前記第２不純物層（８）と同じ濃度で形成することを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
7. 前記第２の残留不純物除去工程における前記デポジション工程では、デポジションする前記不純物層を後工程で成長させる前記第１不純物層（７）もしくは前記第２不純物層（８）よりも成長初期時には高い濃度で形成し徐々に濃度を低下させて形成することを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
8. 前記第２の残留不純物除去工程における前記デポジション工程では、デポジションする前記不純物層を５〜１０μｍ／ｈの成長レートで形成することを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置の製造方法。
9. 前記第２の残留不純物除去工程における前記デポジション工程では、デポジションする前記不純物層を３０分以下の時間形成することを特徴とする請求項９に記載の半導体装置の製造方法。

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