JP5920010B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものであり、より特定的には、耐圧が向上可能な半導体装置に関するものである。
近年、半導体装置の高耐圧化、低損失化などを可能とするため、半導体装置を構成する材料としての炭化珪素の採用が進められている。炭化珪素は、従来より半導体装置を構成する材料として広く用いられている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。
炭化珪素を材料として採用した半導体装置としては、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などがある。ＭＯＳＦＥＴは、所定の閾値電圧を境としてチャネル領域における反転層の形成の有無を制御し、電流の導通および遮断をする半導体装置である。たとえば、特開２００５−３２８０１３号公報（特許文献１）には、トレンチ壁面に沿ったチャネル領域が形成されたトレンチゲート型のＭＯＳＦＥＴが記載されている。
特開２００５−３２８０１３号公報
しかしながら、特開２００５−３２８０１３号公報に記載されているＭＯＳＦＥＴでは、十分な耐圧を確保することが困難であった。
本発明は、上記課題に鑑みてなされたものであり、その目的は、耐圧を向上することができる半導体装置を提供することである。
発明者らは、トレンチゲート型のＭＯＳＦＥＴにおいて、ｎ型を有するソース領域と、ｐ型を有するボディ領域と、ｎ型を有するドリフト領域とを含むのメサの形状と電界強度との関係について鋭意研究を行った。その結果、以下のような知見が得られ本発明に想到した。すなわち、メサの隣接する２つの側面（言い換えればゲートトレンチを形成する側壁面のうちの隣接する２つの側壁面）の境界部におけるｐ型を有するボディ領域とｎ型を有するドリフト領域との接合部近傍において、電界が集中する。特に、当該メサの２つの側面の角度が１８０°よりも小さいと、当該メサの側面内における電界強度よりも隣接する２つの側面の境界部における電界強度の方が高くなる。
そこで、本発明に係る半導体装置は、基板と、ゲート絶縁膜と、ゲート電極とを有している。基板は、厚み方向に沿った断面で見て、一方の主表面上に開口し、側壁面を有する凹部が形成され、化合物半導体からなる。ゲート絶縁膜は側壁面上に接触して配置されている。ゲート電極はゲート絶縁膜上に接触して配置されている。基板は、側壁面において露出するように配置された第１導電型のソース領域と、ソース領域から見て一方の主表面とは反対側に配置され、ソース領域に接触し、側壁面において露出する第２導電型のボディ領域とを含む。凹部は、平面的に見て閉じた形状を有しており、凹部内の任意の位置からみて、側壁面は全方向において外向きに凸形状となっている。
本発明に係る半導体装置によれば、凹部は、平面的に見て閉じた形状を有しており、凹部内の任意の位置からみて、側壁面は全方向において外向きに凸形状となっている。これにより、凹部を形成する側壁面のうち隣接する２つの側壁面の角度は１８０°よりも大きくなる。それゆえ、当該隣接する２つの側壁面の境界部における電界強度を緩和することにより、半導体装置の耐圧を向上することができる。
上記の半導体装置において好ましくは、凹部は、平面的に見て多角形形状を有している。これにより、高い集積度でセルを形成することができる。
また、２種類以上の元素で構成されている化合物半導体を用いて凹部を形成すると、凹部を形成する複数の側壁面の各々が極性の異なる面となる場合がある。当該複数の側壁面の極性の異なる場合において、ゲート電極に電圧を印加すると、各々の側壁面に対する電界強度に偏りが生じて、局所的に耐圧が弱い部分が発生する。
上記の半導体装置において好ましくは、多角形の辺に対応する側壁面のうち、少なくとも２つは結晶学的に見て化合物半導体の等価な面を含むように形成されている。結晶学的に等価な面は極性が同じである。それゆえ、ゲート電極に電圧を印加する場合における、各々の側壁面に対する電界強度に偏りを抑制することにより、局所的に耐圧が弱くなる部分が発生することを抑制することができる。
上記の半導体装置において好ましくは、凹部は底壁面を有し、底壁面と側壁面とがなす角度は９０°よりも大きい。これにより、凹部の底壁面と側壁面との境界部における電界集中を緩和することができる。
上記の半導体装置において好ましくは、凹部の側壁面は、面方位｛０−３３−８｝を有する第１の面を含む。これにより、側壁面におけるチャネル抵抗を低減可能である。よってオン抵抗を低減することができる。
上記の半導体装置において好ましくは、凹部の側壁面は、第１の面を微視的に含み、側壁面はさらに、面方位｛０−１１−１｝を有する第２の面を微視的に含む。これにより、側壁面におけるチャネル抵抗をより低減可能である。よってオン抵抗をより低減することができる。
上記の半導体装置において好ましくは、凹部の側壁面の第１の面および第２の面は、面方位｛０−１１−２｝を有する複合面を含む。これにより、側壁面におけるチャネル抵抗をより低減可能である。よってオン抵抗をより低減することができる。
上記の半導体装置において好ましくは、凹部の側壁面は、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する。これにより、側壁面におけるチャネル抵抗をより低減可能である。よってオン抵抗をより低減することができる。
以上の説明から明らかなように、本発明に従った半導体装置によれば、耐圧を向上することが可能である。
本発明の一実施の形態の半導体装置の構造を示す概略断面図である。 本発明の一実施の形態の半導体装置の基板の構造を概略的に示す斜視図である。 本発明の一実施の形態の半導体装置の基板のソース領域の構造を概略的に示す平面図（Ａ）およびセルの構造を概略的に示す平面図（Ｂ）である。 本発明の一実施の形態の半導体装置の第１の凹部の形状を概略的に示す平面図（Ａ）および斜視図（Ｂ）である。 本発明の一実施の形態の半導体装置の第１の凹部の形状を概略的に示す平面図（Ａ）および斜視図（Ｂ）である。 本発明の一実施の形態の半導体装置の製造方法を概略的に示すフローチャートである。 本発明の一実施の形態の半導体装置の製造方法の第１の工程を説明するための概略断面図である。 本発明の一実施の形態の半導体装置の製造方法の第２の工程を説明するための概略断面図である。 本発明の一実施の形態の半導体装置の製造方法の第３の工程を説明するための概略断面図である。 本発明の一実施の形態の半導体装置の製造方法の第４の工程を説明するための概略断面図である。 本発明の一実施の形態の半導体装置の製造方法の第５の工程を説明するための概略断面図（図２の領域ＸＩ−ＸＩにおける断面図）である。 本発明の一実施の形態の半導体装置の製造方法の第６の工程を説明するための概略断面図である。 本発明の一実施の形態の半導体装置の製造方法の第７の工程を説明するための概略断面図である。 本発明の一実施の形態の半導体装置の製造方法の第８の工程を説明するための概略断面図である。 本発明の一実施の形態の基板の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００−１）面の結晶構造を示す図である。 図１６の線ＸＶＩＩ−ＸＶＩＩに沿う（１１−２０）面の結晶構造を示す図である。 図１５の複合面の表面近傍における結晶構造を（１１−２０）面内において示す図である。 図１５の複合面を（０１−１０）面から見た図である。 巨視的に見たチャネル面および（０００−１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０−１１−２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図１７の変形例を示す図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を[]、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
まず、本発明の一実施の形態について説明する。はじめに、図１を参照して、実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。ＭＯＳＦＥＴ１は、化合物半導体からなり、主表面１０Ａを有する基板１０と、ゲート絶縁膜２０と、ゲート電極３０と、層間絶縁膜４０と、オーミック電極５０と、ソースパッド電極６０と、ドレイン電極７０と、ドレインパッド電極８０とを備えている。基板１０は、ベース基板１１と、半導体層１２とを含み、半導体層１２にはドリフト領域１３と、ボディ領域１４と、ソース領域１５と、高濃度第２導電型領域１６とが形成されている。また、基板１０には、主表面１０Ａ側に開口し、第１の側壁面１７Ａおよび第１の底壁面１７Ｂを有する複数の第１の凹部１７（図１１参照）が形成されている。さらに、基板１０には、主表面１０Ａ側に開口し、第２の側壁面１８Ａおよび第２の底壁面１８Ｂを有する第２の凹部１８（図１１参照）が形成されている。
ベース基板１１は、たとえば炭化珪素からなり、Ｎ（窒素）などのｎ型不純物を含むことにより導電型がｎ型（第１導電型）となっている。ドリフト領域１３は、ベース基板１１の主表面１１Ａ上に形成されている。ドリフト領域１３は、ベース基板１１と同様に、たとえばＮ（窒素）などのｎ型不純物を含むことにより導電型がｎ型となっており、その濃度はベース基板１１よりも低くなっている。
ボディ領域１４は、ドリフト領域１３上（ベース基板１１側とは反対側）に接して形成されている。ボディ領域１４は、たとえばＡｌ（アルミニウム）やＢ（ホウ素）などのｐ型不純物を含むことにより導電型がｐ型（第２導電型）となっている。ボディ領域１４は、基板１０の厚み方向に沿った断面（つまり図１における紙面に平行な面）で見て、第１の凹部１７の第１の側壁面１７Ａにおいて露出しており、第１の凹部１７を挟んで対向するように配置されている。なお、ボディ領域１４は、ソース領域１５から見て主表面１０Ａとは反対側に配置されている。
ソース領域１５は、ボディ領域１４上（ドリフト領域１３側とは反対側）に接して形成されている。ソース領域１５は、たとえばＰ（リン）などのｎ型不純物を含むことにより、ベース基板１１およびドリフト領域１３と同様に導電型がｎ型（第１導電型）となっている。また、ソース領域１５に含まれるｎ型不純物の濃度は、ドリフト領域１３よりも高くなっている。ソース領域１５は、基板１０の厚み方向に沿った断面で見て、第１の凹部１７の第１の側壁面１７Ａにおいて露出しており、第１の凹部１７を挟んで対向するように配置されている。
高濃度第２導電型領域１６は、ボディ領域１４およびドリフト領域１３に接触しつつ、半導体層１２内において第１の凹部１７よりも深い領域にまで延在するように形成されている。具体的には、高濃度第２導電型領域１６は、オーミック電極５０に接触し、ボディ領域１４を貫通しつつ、ドリフト領域１３との接触面（つまり高濃度第２導電型領域１６の底面１６Ｂ）が第１の凹部１７の第１の底壁面１７Ｂよりも主表面１０Ａから離れた位置に配置されている。また、高濃度第２導電型領域１６は、ボディ領域１４と同様に、たとえばＡｌ（アルミニウム）などのｐ型不純物を含むことにより導電型がｐ型となっており、その濃度はボディ領域１４よりも高くなっている。
第１の凹部１７は、ソース領域１５およびボディ領域１４を貫通しつつ、ドリフト領域１３に達するように形成されている。具体的には、第１の凹部１７は、第１の底壁面１７Ｂが高濃度第２導電型領域１６の底面１６Ｂよりもオーミック電極５０側に位置するように形成されている。また、第１の凹部１７は、図１に示すように第１の側壁面１７Ａと第１の底壁面１７Ｂとのなす角θが９０°よりも大きくなるように形成されている。言い換えれば、第１の凹部１７は、第１の側壁面１７Ａと基板１０の主表面１０Ａとのなす角が９０°よりも大きくなるように形成されている。
第２の凹部１８は、ソース領域１５を貫通しつつ、ボディ領域１４に達するように形成されている。具体的には、高濃度第２導電型領域１６は、第２の凹部１８の第２の底壁面１８Ｂからドレイン電極７０に向かって伸びるように形成されている。また、図１に示すように第２の側壁面１８Ａと第２の底壁面１８Ｂとのなす角は９０°程度である。第２の凹部１８の第２の側壁面１８Ａにおいてソース領域１５が露出している。
次に、図２および図３を参照して、第１の凹部１７および第２の凹部１８の形状について説明する。図２および図３に示すように、第１の凹部１７および第２の凹部１８の平面形状はたとえば六角形である。第１の凹部１７の第１の側壁面１７Ａには、ソース領域１５、ボディ領域１４およびドリフト領域１３が露出している。第２の凹部１８の壁面にはソース領域１５が露出しており、第２の凹部の１８の第２の底壁面１８Ｂにはボディ領域１４が露出している。
図３（Ａ）を参照して、ソース領域１５の平面構造について説明する。ここで、図３（Ａ）および図３（Ｂ)は基板１０の主表面１０Ａに垂直な方向で見た同じ視野の平面図である。図３（Ａ）において、ソース領域１５の構造を説明するために、ソース領域１５の主表面１０Ａに露出している部分は斜線で示されている。図３（Ｂ)は、セルの構造を説明するための図であるため、ソース領域１５は斜線で示されていない。図３（Ａ）に示すように、第１の凹部１７を挟んで対向するソース領域１５同士は、平面的に見て、ある１つの第１の凹部１７と、当該ある１つ第１の凹部１７と隣り合う他の第１の凹部１７とに挟まれる領域において互いに接続されている。言い換えれば、ソース領域１５は、平面的に見て第１の凹部１７を取り囲むように設けられている。また、ソース領域１５に接してボディ領域１４が形成されている。それゆえ、第１の凹部１７を挟んで対向するボディ領域１４同士は、平面的に見て、ある１つの第１の凹部１７と、当該ある１つ第１の凹部１７と隣り合う他の第１の凹部１７とに挟まれる領域において互いに接続されている。言い換えれば、ボディ領域１４は、平面的に見て第１の凹部１７を取り囲むように設けられている。
図３（Ｂ）を参照して、セルの構造について説明する。図３（Ｂ）に示すように、ＭＯＳＦＥＴ１は、６つの頂点２５を繋いだ仮想の六角形のセル１８Ｃを有している。仮想の六角形のセル１８Ｃの各辺に接して、別の六角形のセル１７Ｃが配置されている。セル１８Ｃの中央部分には第２の凹部１８が形成されており、セル１７Ｃの中央部分には第１の凹部１７が形成されている。セル１８Ｃを取り囲む各頂点２５は、２つのセル１７Ｃの頂点の各々と１つのセル１８Ｃの頂点とが重なった点である。図３（Ａ）および図３（Ｂ）を参照すると、ソース領域１５は、当該仮想の六角形のセル１８Ｃおよびセル１７Ｃの各頂点を含むように形成されている。
また第１の凹部１７は第２の凹部１８を囲むように複数配置されている。実施の形態のＭＯＳＦＥＴ１において、第１の凹部１７は、第２の凹部１８を囲むように、一点鎖線で示された仮想の六角形Ｈの各辺上に配置されている。また、図１を参照すると、第１の凹部１７内にゲート電極３０が形成され、第２の凹部１８内にオーミック電極５０が形成されている。つまり、実施の形態のＭＯＳＦＥＴ１において、オーミック電極５０を有する１つのセル１８Ｃの周りにゲート電極３０を有する６つのセル１７Ｃが形成されている。そして、１つのセル１８Ｃと当該セル１８Ｃの周りに配置された６つのセル１７Ｃとを１つのユニットとすると、実施の形態のＭＯＳＦＥＴ１は、複数のユニットが隙間なく配置されている形状を有している。なお、オーミック電極５０を有するセル１８Ｃは、ソース領域１５に電流を供給するためのコンタクトセルとして機能する。ゲート電極３０を有するセル１７Ｃは、チャネルを通じてソース領域１５からドリフト領域１３に電流を流すためのチャネルセルとして機能する。
図４および図５を参照して、第１の凹部１７の形状について説明する。
図４（Ａ）および図４（Ｂ）に示すように、チャネルセル１７Ｃに形成された第１の凹部１７は平面的に閉じた形状を有している。第１の凹部１７の形状は平面的に見て六角形である。当該平面形状が六角形の第１の凹部１７は、六角形の各辺に対応する６つの第１の側壁面１７Ａ１〜１７Ａ６により形成されている。当該６つの第１の側壁面のうち隣接する２つの第１の側壁面（たとえば第１の側壁面１７Ａ１と第１の側壁面１７Ａ６）により形成される角度θ１〜θ６の各々は１８０°よりも大きい。本実施の形態の場合、隣接する２つの第１の側壁面により形成される角度θ１〜θ６の各々は２４０°である。
また六角形の各辺に対応する６つの第１の側壁面１７Ａ１〜１７Ａ６のうち、少なくとも２つの側壁面は、結晶学的に見て化合物半導体の等価な面を含むように形成されている。具体的には、当該少なくとも２つの第１の側壁面１７Ａが、化合物半導体を形成する原子の分極方向（たとえば炭化珪素の場合はｃ軸方向）に対して、等価な結晶軸方向に傾いた面となっている。
また、図４（Ａ）に示すように、第１の凹部１７内の任意の位置ｘから見て、第１の側壁面１７Ａ１〜１７Ａ６は全方位において外向きに凸形状となっている。言い換えれば、隣接する２つの第１の側壁面１７Ａにより挟まれる角度は、第１の凹部１７内の任意の位置ｘから見ると１８０°よりも小さくなる。
図５（Ａ）および図５（Ｂ）に示すように、チャネルセル１７Ｃに形成された第１の凹部１７の形状は平面的に見て四角形である。当該平面形状が四角形の第１の凹部１７は、４つの第１の側壁面１７Ａ１〜１７Ａ４により形成されている。当該４つの第１の側壁面のうち隣接する２つの第１の側壁面（たとえば第１の側壁面１７Ａ１と第１の側壁面１７Ａ４）により形成される角度θ１〜θ４の各々は１８０°よりも大きい。本実施の形態の場合、隣接する２つの第１の側壁面により形成される角度θ１〜θ４の各々は２７０°である。また、図５（Ａ）に示すように、第１の凹部１７内の任意の位置ｘから見て、第１の側壁面１７Ａ１〜１７Ａ４は全方位において外向きに凸形状となっている。
なお、第１の凹部１７の形状は平面的に見て閉じた形状を有していればよく、たとえば三角形、多角形または円形であっても構わない。また、第１の凹部１７の形状は直線部と曲線部とが繋がって平面的に見て閉じた形状でもあっても構わない。好ましくは、第１の凹部１７の形状は平面的に見て正六角形である。
再び図１を参照して、ゲート絶縁膜２０は、たとえばＳｉＯ2（二酸化珪素）からなり、第１の凹部１７の第１の側壁面１７Ａおよび第１の底壁面１７Ｂ、ならびに基板１０の主表面１０Ａ上に接触して配置されている。
ゲート電極３０は、たとえば不純物が添加されたポリシリコンなどの導電体からなっており、第１の凹部１７内を充填するようにゲート絶縁膜２０上に接触して配置されている。
層間絶縁膜４０は、たとえばＳｉＯ2（二酸化珪素）からなっており、ゲート電極３０上に接触して配置されている。具体的には、層間絶縁膜４０は、ゲート電極３０をオーミック電極５０に対して電気的に絶縁している。
オーミック電極５０は、基板１０の主表面１０Ａ、ソース領域１５、ボディ領域１４および高濃度第２導電型領域１６に接触して形成されている。具体的には、オーミック電極５０は、ソース領域１５に対してオーミック接触することができる材料、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）、ＴｉｘＳｉｙ（チタンシリサイド）、ＡｌｘＳｉｙ（アルミシリサイド）およびＴｉｘＡｌｙＳｉｚ（チタンアルミシリサイド）などからなり、ソース領域１５に対して電気的に接続されている。また、オーミック電極５０は、第２の凹部１８の第２の側壁面１８Ａ上および第２の底壁面１８Ｂ上に接して設けられている。
ドレイン電極７０は、ベース基板１１の主表面１１Ａとは反対側の主表面１１Ｂ上に接触して形成されている。ドレイン電極７０は、たとえばオーミック電極５０と同様の材料からなっており、ベース基板１１に対して電気的に接続されている。
ソースパッド電極６０は、層間絶縁膜４０およびオーミック電極５０上に接触して配置されている。具体的には、ソースパッド電極６０は、たとえばＡｌ（アルミニウム）などの導電体からなり、オーミック電極５０を介してソース領域１５と電気的に接続されている。
ドレインパッド電極８０は、ドレイン電極７０上に接触して配置されている。具体的には、ドレインパッド電極８０は、ソースパッド電極６０と同様にたとえばＡｌ（アルミニウム）などの導電体からなり、ドレイン電極７０を介してベース基板１１に電気的に接続されている。
次に、ＭＯＳＦＥＴ１における第１の凹部１７の第１の側壁面１７Ａの構造について説明する。
チャネル面ＣＨ（図１参照）を含む第１の側壁面１７Ａが特殊面を有することで、チャネル面ＣＨも特殊面を有し得る。図１５に示すように、特殊面を有する第１の側壁面１７Ａは、面Ｓ１（第１の面）を含む。面Ｓ１は面方位｛０−３３−８｝を有し、好ましくは面方位（０−３３−８）を有する。好ましくは第１の側壁面１７Ａは面Ｓ１を微視的に含む。好ましくは第１の側壁面１７Ａはさらに面Ｓ２（第２の面）を微視的に含む。面Ｓ２は面方位｛０−１１−１｝を有し、好ましくは面方位（０−１１−１）を有する。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission Electron Microscope）を用いることができる。
好ましくは第１の側壁面１７Ａは複合面ＳＲを有する。複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic Force Microscopy）により観察し得る。複合面ＳＲは面方位｛０−１１−２｝を有し、好ましくは面方位（０−１１−２）を有する。この場合、複合面ＳＲは｛０００−１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは、チャネル面ＣＨ上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
次に、複合面ＳＲの詳細な構造について説明する。
一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００−１）面から見ると、図１６に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
図１７に示すように、（１１−２０）面（図１６の線ＸＶＩＩ−ＸＶＩＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０−１１−２）面に完全に沿うようには配列されていない。図１７においてはＢ層の原子の位置を通るように（０−１１−２）面が示されており、この場合、Ａ層およびＢ層の各々の原子は（０−１１−２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０−１１−２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
図１８に示すように、複合面ＳＲは、面方位（０−３３−８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０−１１−２）面（図１７）に対応する。
図１９に示すように、複合面ＳＲを（０１−１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図１９においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図１９においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
次に図２０を参照して、第１の側壁面１７Ａの結晶面と、チャネル面ＣＨの移動度ＭＢとの関係について説明する。図２０のグラフにおいて、横軸は、チャネル面ＣＨを有する第１の側壁面１７Ａの巨視的な面方位と（０００−１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは第１の側壁面１７Ａが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
プロット群ＭＣにおける移動度ＭＢは、チャネル面ＣＨの表面の巨視的な面方位が（０−３３−８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０−３３−８）とされることによって、微視的な面方位（０−３３−８）、つまり原子レベルまで考慮した場合の面方位（０−３３−８）が形成される割合が確率的に高くなったためと考えられる。
一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面ＣＨの表面の巨視的な面方位が（０−１１−２）のとき（矢印ＥＸ）に最大となった。この理由は、図１８および図１９に示すように、面方位（０−３３−８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面ＣＨの表面において微視的な面方位（０−３３−８）が占める割合が高くなったためと考えられる。
なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２１に示すグラフにおいて、横軸はチャネル方向と＜０−１１−２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面ＣＨの移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図１５）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
図２２に示すように、第１の側壁面１７Ａは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。この場合、第１の側壁面１７Ａの｛０００−１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０−３３−８}面となる表面がある。より好ましくは、第１の側壁面１７Ａの（０００−１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０−３３−８）面となる表面がある。
より具体的には第１の側壁面１７Ａは、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを含んでもよい。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic Force Microscopy）により観察し得る。
次に、本発明の一実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極３０に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、オーミック電極５０とドレイン電極７０との間に電圧が印加されても、ボディ領域１４とドリフト領域１３との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極３０に閾値電圧以上の電圧が印加されると、ボディ領域１４において第１の凹部１７の第１の側壁面１７Ａに沿うようにキャリアが蓄積し、反転層が形成される。その結果、ソース領域１５とドリフト領域１３とが電気的に接続され、オーミック電極５０とドレイン電極７０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。
次に、本発明の一実施の形態に係る半導体装置の製造方法について、図６〜図１４を参照して説明する。本発明の一実施の形態に係る半導体装置の製造方法においては、上記半導体装置としてのＭＯＳＦＥＴ１を製造することができる。図６を参照して、まず、工程（Ｓ１０）として、基板準備工程が実施される。この工程（Ｓ１０）では、以下に説明する工程（Ｓ１１）および工程（Ｓ１２）が実施されることにより、炭化珪素からなる基板１０が準備される。
まず、工程（Ｓ１１）として、ベース基板準備工程が実施される。この工程（Ｓ１１）では、たとえば４Ｈ−ＳｉＣからなるインゴット（図示しない）をスライスすることにより、図７に示すように炭化珪素からなるベース基板１１が準備される。
次に、工程（Ｓ１２）として、エピタキシャル成長層形成工程が実施される。この工程（Ｓ１２）では、図７を参照して、エピタキシャル成長により、ベース基板１１の主表面１１Ａ上に半導体層１２が形成される。このようにして、ベース基板１１と半導体層１２とを含み、主表面１０Ａを有する基板１０が準備される。なお、上記ベース基板１１および半導体層１２は、化合物半導体からなっていればよく炭化珪素に限られない。上記ベース基板１１および半導体層１２は、たとえば窒化ガリウムからなっていてもよい。
次に、工程（Ｓ２１）として、イオン注入工程が実施される。この工程（Ｓ２１）では、図８を参照して、まず、たとえばＡｌ（アルミニウム）イオンが、半導体層１２内に注入されることにより、ｐ型のボディ領域１４が形成される。次に、たとえばＰ（リン）イオンが、半導体層１２内において、上記Ａｌイオンの注入深さよりも浅く注入されることにより、導電型がｎ型のソース領域１５が形成される。また、半導体層１２において、ボディ領域１４およびソース領域１５のいずれも形成されない領域は、ドリフト領域１３となる。このようにして、図８に示すように、基板１０の主表面１０Ａを含むｎ型のソース領域１５と、ソース領域１５に接触するｐ型のボディ領域１４と、ボディ領域１４に接触するｎ型のドリフト領域１３とが形成される。
次に、工程（Ｓ３０）として、第１の凹部形成工程が実施される。この工程（Ｓ３０）では、図９および図１０を参照して、主表面１０Ａ側に開口する第１の凹部１７が基板１０に形成される。具体的には、図９を参照して、まず、たとえばＰ−ＣＶＤ（Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、基板１０の主表面１０Ａのうち第１の凹部１７を形成すべき領域に開口を有し、ＳｉＯ2（二酸化珪素）からなるマスク９０が形成される。次に、たとえばＳＦ6（六フッ化硫黄）ガスおよび酸素を含む雰囲気中において、誘導接合型反応性イオンエッチング（ＩＣＰ−ＲＩＥ：Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などにより、基板１０のエッチングを進行させる。次に、図１０を参照して、たとえば塩素などのハロゲン系ガスおよび酸素を含む雰囲気中において熱エッチングが施される。そして、上記エッチング処理が完了した後にマスク９０が除去される。このようにして、ソース領域１５、ボディ領域１４およびドリフト領域１３が露出する第１の側壁面１７Ａ、および第１の底壁面１７Ｂを有する第１の凹部１７が基板１０に形成される。
次に、工程（Ｓ４０）として、第２の凹部形成工程が実施される。この工程（Ｓ４０）では、図１１を参照して、たとえばＩＣＰ−ＲＩＥなどにより、基板１０のエッチングを進行させることにより、主表面１０Ａ側に開口し、第２の側壁面１８Ａと第２の底壁面１８Ｂとを有する第２の凹部１８が形成される。
次に、工程（Ｓ４１）として、高濃度第２導電型領域形成工程が実施される。この工程（Ｓ４１）では、図１１を参照して、たとえばＡｌ（アルミニウム）イオンが、半導体層１２内の第２の凹部１８の第２の底壁面１８Ｂを含む領域に注入されることにより、第１の凹部１７よりも深い領域にまで延在するｐ型の高濃度第２導電型領域１６が形成される。
次に、工程（Ｓ４２）として、活性化アニール工程が実施される。この工程（Ｓ４２）では、基板１０を加熱することにより、上記工程（Ｓ２１）および（Ｓ４１）において導入された不純物が活性化され、不純物が導入された領域において所望のキャリアが生成する。
次に、工程（Ｓ５０）として、ゲート絶縁膜形成工程が実施される。この工程（Ｓ５０）では、図１２を参照して、たとえば酸素を含む雰囲気中において基板１０を加熱することにより、基板１０の主表面１０Ａ、第１の凹部１７の第１の側壁面１７Ａおよび第１の底壁面１７Ｂ、ならびに第２の凹部１８の第２の側壁面１８Ａおよび第２の底壁面１８Ｂ上に接触するように、ＳｉＯ2（二酸化珪素）からなるゲート絶縁膜２０が形成される。
次に、工程（Ｓ６０）として、ゲート電極形成工程が実施される。この工程（Ｓ６０）では、図１３を参照して、たとえばＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ法により、第１の凹部１７内を充填するように不純物が添加されたポリシリコン膜が形成される。これにより、ゲート絶縁膜２０上に接触するゲート電極３０が配置される。
次に、工程（Ｓ７０）として、オーミック電極形成工程が実施される。この工程（Ｓ７０）では、まず、オーミック電極５０を形成すべき領域において、ゲート絶縁膜２０が除去され、ソース領域１５、ボディ領域１４および高濃度第２導電型領域１６が露出した領域が形成される。そして、当該領域にたとえばＮｉからなる金属膜が形成される。一方、ベース基板１１の主表面１１Ａとは反対側の主表面１１Ｂ上に、同様にＮｉからなる金属膜が形成される。そして、上記金属膜が加熱されることにより、上記金属膜の少なくとも一部がシリサイド化され、基板１０に対して電気的に接続されたオーミック電極５０およびドレイン電極７０が形成される。
次に、工程（Ｓ８０）として、層間絶縁膜形成工程が実施される。この工程（Ｓ８０）では、図１４を参照して、ゲート絶縁膜２０およびゲート電極３０上に層間絶縁膜４０が形成される。
次に、工程（Ｓ９０）として、パッド電極形成工程が実施される。この工程（Ｓ９０）では、図１を参照して、たとえば蒸着法により、Ａｌ（アルミニウム）などの導電体からなるソースパッド電極６０が、オーミック電極５０および層間絶縁膜４０を覆うように形成される。また、ドレイン電極７０上において、ソースパッド電極６０と同様に、たとえば蒸着法によりＡｌ（アルミニウム）などの導電体からなるドレインパッド電極８０が形成される。上記工程（Ｓ１０）〜（Ｓ９０）が実施されることによりＭＯＳＦＥＴ１が製造され、実施の形態に係る半導体装置の製造方法が完了する。
次に、本発明の一実施の形態に係る半導体装置の作用効果について説明する。
本発明の一実施の形態に係るＭＯＳＦＥＴ１によれば、第１の凹部１７は、平面的に見て閉じた形状を有しており、第１の凹部１７内の任意の位置からみて、第１の側壁面１７Ａは全方向において外向きに凸形状となっている。これにより、第１の凹部１７を形成する第１の側壁面１７Ａのうち隣接する２つの第１の側壁面１７Ａの角度は１８０°よりも大きくなる。それゆえ、当該隣接する２つの第１の側壁面１７Ａの境界部における電界強度を緩和することにより、ＭＯＳＦＥＴ１の耐圧を向上することができる。
また、本発明の一実施の形態のＭＯＳＦＥＴ１の第１の凹部１７は、平面的に見て六角形である。これにより、高い集積度でセルを形成することができる。
さらに、本発明の一実施の形態のＭＯＳＦＥＴ１において、六角形の辺に対応する第１の側壁面１７Ａのうち、少なくとも２つは結晶学的に見て等価な面を含むように形成されている。結晶学的に等価な面は極性が同じである。それゆえ、ゲート電極３０に電圧を印加する場合における、各々の第１の側壁面１７Ａに対する電界強度に偏りを抑制することにより、局所的に耐圧が弱くなる部分が発生することを抑制することができる。
上記の半導体装置において好ましくは、第１の凹部１７は第１の底壁面１７Ｂを有し、第１の底壁面１７Ｂと第１の側壁面１７Ａとがなす角度は９０°よりも大きい。これにより、第１の凹部１７の第１の底壁面１７Ｂと第１の側壁面１７Ａとの境界部における電界集中を緩和することができる。
さらに、本発明の一実施の形態のＭＯＳＦＥＴ１の第１の凹部１７は第１の底壁面１７Ｂを有し、第１の底壁面１７Ｂと第１の側壁面１７Ａとがなす角度は９０°よりも大きい。これにより、第１の凹部１７の第１の底壁面１７Ｂと第１の側壁面１７Ａとの境界部における電界集中を緩和することができる。
さらに、本発明の一実施の形態のＭＯＳＦＥＴ１の第１の凹部１７の第１の側壁面１７Ａは、面方位｛０−３３−８｝を有する第１の面Ｓ１を含む。これにより、第１の側壁面１７Ａにおけるチャネル抵抗を低減可能である。よってオン抵抗を低減することができる。
さらに、本発明の一実施の形態のＭＯＳＦＥＴ１の第１の凹部１７の第１の側壁面１７Ａは、第１の面Ｓ１を微視的に含み、第１の側壁面１７Ａはさらに、面方位｛０−１１−１｝を有する第２の面Ｓ２を微視的に含む。これにより、第１の側壁面１７Ａにおけるチャネル抵抗をより低減可能である。よってオン抵抗をより低減することができる。
さらに、本発明の一実施の形態のＭＯＳＦＥＴ１の第１の凹部１７の第１の側壁面１７Ａの第１の面Ｓ１および第２の面Ｓ２は、面方位｛０−１１−２｝を有する複合面を含む。これにより、第１の側壁面１７Ａにおけるチャネル抵抗をより低減可能である。よってオン抵抗をより低減することができる。
さらに、本発明の一実施の形態のＭＯＳＦＥＴ１の基板１０の第１の凹部１７の第１の側壁面１７Ａは、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する。これにより、第１の側壁面１７Ａにおけるチャネル抵抗をより低減可能である。よってオン抵抗をより低減することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置は、高耐圧が要求される半導体装置において、特に有利に適用され得る。
１ ＭＯＳＦＥＴ、１０ 基板、１１ ベース基板、１０Ａ，１１Ａ，１１Ｂ 主表面、１２ 半導体層、１３ ドリフト領域、１４ ボディ領域、１５ ソース領域、１６ 高濃度第２導電型領域、１６Ｂ 底面、１７ 第１の凹部、１７Ａ 第１の側壁面、１７Ｂ 第１の底壁面、１７Ｃ チャネルセル、１８ 第２の凹部、１８Ａ 第２の側壁面、１８Ｂ 第２の底壁面、１８Ｃ コンタクトセル、２０ ゲート絶縁膜、３０ ゲート電極、３５ 電界緩和領域、４０ 層間絶縁膜、５０ オーミック電極、６０ ソースパッド電極、７０ ドレイン電極、８０ ドレインパッド電極、９０ マスク、Ｓ１ 面（第１の面）、Ｓ２ 面（第２の面）、ＳＱ，ＳＲ 複合面。

Claims (5)

  1. 一方の主表面上に開口し、側壁面を有する凹部が形成され、化合物半導体からなる基板と、
    前記側壁面上に接触して配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に接触して配置されたゲート電極とを備え、
    前記基板は、
    厚み方向に沿った断面で見て、前記側壁面において露出するように配置された第１導電型のソース領域と、
    前記ソース領域から見て前記一方の主表面とは反対側に配置され、前記ソース領域に接触し、前記側壁面において露出する第２導電型のボディ領域とを含み、
    前記凹部は、平面的に見て閉じた形状を有しており、
    前記凹部内の任意の位置からみて、前記側壁面は全方向において外向きに凸形状となっており、
    前記側壁面は、面方位｛０−３３−８｝を有する第１の面を微視的に含み、前記側壁面はさらに、面方位｛０−１１−１｝を有する第２の面を微視的に含み、
    前記第１の面および前記第２の面は、面方位｛０−１１−２｝を有する複合面を構成する、半導体装置。
  2. 前記凹部は、平面的に見て多角形形状を有している、請求項１に記載の半導体装置。
  3. 前記多角形の辺に対応する前記側壁面のうち、少なくとも２つは結晶学的に見て前記化合物半導体の等価な面を含むように形成されている、請求項２に記載の半導体装置。
  4. 前記凹部は底壁面を有し、前記底壁面と前記側壁面とがなす角度は９０°よりも大きい、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記凹部の前記側壁面は、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する、請求項１〜４のいずれか１項に記載の半導体装置。
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