JP2008294109A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2008294109A JP2008294109A JP2007136252A JP2007136252A JP2008294109A JP 2008294109 A JP2008294109 A JP 2008294109A JP 2007136252 A JP2007136252 A JP 2007136252A JP 2007136252 A JP2007136252 A JP 2007136252A JP 2008294109 A JP2008294109 A JP 2008294109A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- type
- semiconductor
- pillar layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】スーパージャンクション構造のトランジスタを高集積化する。
【解決手段】第1導電型の第1の半導体層上に第2の半導体層をエピタキシャル成長により形成し、第2の半導体層に第1導電型及び第2導電型の少なくとも一方の導電型の不純物領域を形成する工程を複数回繰り返して第2の半導体層内に深さ方向に配列された複数の不純物領域を形成する。次いで、第2の半導体層に形成された深さ方向に配列された複数の不純物領域を熱拡散させることにより、第2の半導体層の深さ方向に隣接する不純物領域を結合させて第1のピラー層を形成する。第1のピラー層にその中心領域を深さ方向に貫通するトレンチを形成する。トレンチ内に第1のピラー層と異なる導電型の半導体材料を埋め込むことにより第2のピラー層を形成する。。
【選択図】図1
【解決手段】第1導電型の第1の半導体層上に第2の半導体層をエピタキシャル成長により形成し、第2の半導体層に第1導電型及び第2導電型の少なくとも一方の導電型の不純物領域を形成する工程を複数回繰り返して第2の半導体層内に深さ方向に配列された複数の不純物領域を形成する。次いで、第2の半導体層に形成された深さ方向に配列された複数の不純物領域を熱拡散させることにより、第2の半導体層の深さ方向に隣接する不純物領域を結合させて第1のピラー層を形成する。第1のピラー層にその中心領域を深さ方向に貫通するトレンチを形成する。トレンチ内に第1のピラー層と異なる導電型の半導体材料を埋め込むことにより第2のピラー層を形成する。。
【選択図】図1
Description
本発明は、半導体装置及び半導体装置の製造方法に関するものであり、特に、高耐圧構造の電力用の半導体装置及び半導体装置の製造方法に関するものである。
近年のパワーエレクトロニクス分野における電源機器の小型化・高性能化への要求を受けて、パワー半導体素子では、高耐圧化・大電流化とともに、低損失化・高速化に対する性能改善が注力されている。その中で、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)は、その高速スイッチング性能のため、スイッチング電源分野などでキーデバイスとして定着している。
MOSFETは多数キャリアデバイスであるため、少数キャリア蓄積時間がなくスイッチングが速いという利点を有する。しかし、この反面、伝導度変調がないために高耐圧素子では、IGBT(Insulated Gate Bipolar Transistor)などのバイポーラ素子と比べるとオン抵抗の面で不利になる。これは、MOSFETにおいて高い耐圧を得るためには、n型ベース層を厚くし不純物濃度も低くする必要があるため、高耐圧の素子ほどMOSFETのオン抵抗が増大することに起因する。
パワーMOSFETのオン抵抗は、伝導層(N型ドリフト層)部分の電気抵抗に大きく依存する。そして、このN型ドリフト層の電気抵抗を決定する不純物濃度は、P型ベースとN型ドリフト層とにより形成されるPN接合の耐圧に対応し、上限を有している。従って、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子の材料により決定されるため限界があり、この限界を越えることが既存のパワー素子を超える低オン抵抗素子の実現につながる。
この問題を解決するために、スーパージャンクション構造と呼ばれる、N型ドリフト層(N型ピラー層)にP型ドリフト層(P型ピラー層)を埋め込んだ構造が知られている。具体的には、特許文献1、2において、ドリフト層として、不純物濃度を高めたN型の領域とP型の領域とを交互に配置した並列PN層により形成され、オフ状態のときは、空乏化して耐圧を維持する構造の半導体装置が開示されている。
特許文献1、2に記載されている半導体装置において、N型ピラー層、P型ピラー層を形成する方法としては、N型半導体層をエピタキシャル成長により形成し、レジストパターンを形成し、B等をイオン注入することによりP型半導体領域を形成し、レジストパターンを除去する一連のプロセスを繰り返した後、熱拡散によりP型ピラー層、N型ピラー層を形成する方法が開示されている。
しかしながら、P型ピラー層、N型ピラー層は熱拡散により形成されるため、P型ピラー層、N型ピラー層の幅を狭めることには限界を有しており、この方法により、いわゆるスーパージャンクション構造の半導体素子を作製する場合において、高集積化には限界を有していた。
また、隣接する不純物領域からの熱拡散によりピラーが形成されるため、隣接するP型ピラー層、N型ピラー層に含まれるドーパントとの打ち消しあいにより、オン抵抗が増大するという弊害が生じていいた。
特開2000−40822号
特開2001−168036号
本発明は、いわゆるスーパージャンクション構造を有する半導体装置において、微細化及び高集積化を目的とする。
本発明の一の態様に係る半導体装置は、第1導電型の第1の半導体層と、前記第1の半導体層上に形成され第1導電型ピラー層及び第2導電型ピラー層を面方向に交互に形成してなるドリフト層と、前記ドリフト層上に選択的に形成された第2導電型のベース層と、前記ベース層内に選択的に形成された第1導電型のソース層と、前記第1の半導体層に接続された第1の主電極と、前記ベース層及びソース層に接続された第2の主電極と、前記第1導電型ピラー層、ベース層及びソース層に絶縁膜を介して対向する制御電極とを有する半導体装置において、前記第1導電型ピラー層及び第2導電型ピラー層の一方は、不純物の打込み及び拡散により形成され、前記第1導電型ピラー層及び第2導電型ピラー層の他方は、前記不純物の打込み及び拡散により形成されたピラー層を深さ方向に貫通するように形成されたトレンチ内に埋め込み形成されたものであることを特徴とする。
また、本発明の一の態様に係る半導体装置の製造方法は、第1導電型の第1の半導体層上に第2の半導体層をエピタキシャル成長により形成する工程、及び前記第2の半導体層に第1導電型及び第2導電型の少なくとも一方の導電型の不純物領域を形成する工程を複数回繰り返して前記第2の半導体層内に深さ方向に配列された複数の不純物領域を形成する工程と、前記第2の半導体層に形成された深さ方向に配列された複数の不純物領域を熱拡散させることにより、前記第2の半導体層の深さ方向に隣接する不純物領域を結合させて第1のピラー層を形成する工程と、前記第1のピラー層にその中心領域を深さ方向に貫通するトレンチを形成する工程と、前記トレンチ内に前記第1のピラー層と異なる導電型の半導体材料を埋め込むことにより第2のピラー層を形成する工程とを備えたことを特徴とする。
本発明は、いわゆるスーパージャンクション構造を有する半導体装置において、微細化及び高集積化することができる。
〔第1の実施の形態〕
本発明における一実施の形態を以下に記載する。
本発明における一実施の形態を以下に記載する。
図1は、本発明の第1の実施の形態に係るSJ(スーパージャンクション)MOSFETの概略構成を示す断面図であり、図2〜図10は、同SJMOSFETを製造工程順に示した断面図である。なお、ここでは、第1、第2の導電型がそれぞれN型、P型であるとして、P型ベース層を持つNチャネルMOSFETを例に説明するが、第1、第2の導電型をそれぞれP型、N型としても良い。
図1に示すように、N+型の半導体基板21はドレイン層を形成する。この半導体基板21上に、N−型の半導体層22が形成され、更にその上に、P型ピラー層26、N型ピラー層30、P型ピラー層26、N型ピラー層27が、この順で半導体基板21の主面方向に交互に配列されたSJ構造をなすドリフト層31が形成されている。P型ピラー層26の上には、P型ベース層32が選択的に形成され、このP型ベース層32の上層部にN型領域(ソース)33,35及びP型領域34が選択的に形成されている。
ここで、P型ピラー層26は、半導体層22上に後述するエピタキシャル成長により形成されたN型半導体層23内に、B等のP型不純物を注入する工程を繰り返し、最後に熱拡散により深さ方向に配列された複数の不純物領域を結合して形成されたものである。N型ピラー層27は、隣接するP型ピラー層26間に残ったN型半導体層23である。また、N型ピラー層30は、P型ピラー層26内を深さ方向に貫通するように形成されたトレンチ内にエピタキシャル形成により埋め込み形成されたものである。
N型ピラー層27,30、P型ベース層32及びN型領域33,35の上には、ゲート酸化膜36を介してゲート電極37が形成されている。ゲート電極37は、層間絶縁膜38により覆われている。その上には、ソース電極39が形成されている。ソース電極39は、N型領域33,35及びP型領域34と接続されている。一方、半導体基板21の下面には、ドレイン電極40が形成されている。
次に、図2〜図10を参照しながら、本実施の形態に係る半導体装置の製造方法について説明する。
最初に、図2に示すように、シリコン等の半導体に高濃度のP(リン)等がドープされているN+型の半導体基板21上に、エピタキシャル成長により、P等がドープされたN−型半導体層22を形成する。
次に、図3に示すように、P等がドープされたN型半導体層23をエピタキシャル成長により、約10〔μm〕形成する。
次に、図4に示すように、N型半導体層23の表面において、後にP型ピラーが形成される領域となる部分が開口しているレジストパターン24を形成する。
次に、図5に示すように、B(ボロン)等をイオン注入することにより、P型半導体領域25を形成する。
次に、図6に示すように、レジストパターン24を除去する。
図3から図6のプロセス、即ち、N型半導体層23をエピタキシャル成長により形成した後、レジストパターンを形成し、B等のイオン注入することによりP型半導体領域25を形成し、レジストパターンを除去するといった、一連のプロセスを繰り返すことにより、図7に示すように、N型半導体層23の内部に、P型半導体領域25が深さ方向に沿って複数形成される。尚、これらの複数のP型半導体領域25は、半導体基板21に対し垂直に配列するように形成される。
この後、図8に示すように、熱処理を行なうことにより不純物であるB等を拡散させる。これにより、半導体基板21に対し垂直に隣接するP型半導体領域25同士は接合され、半導体基板21に対し、垂直なP型ピラー層26が形成される。これと同時にP型ピラー層26とP型ピラー層26との間にN型ピラー層27が形成される。尚、この熱処理においては、半導体基板21に対し、隣接するP型ピラー層26同士が接触しないように、熱処理条件を調整し熱処理が行なわれる。
次に、図9に示すように、形成されたP型ピラー層26内において、新たなN型ピラー層を形成するために、この領域に開口を有するレジストパターン28を形成し、RIE(Reactive Ione Etching)により、N−型半導体層22の表面までエッチングを行ない、トレンチ29を形成する。
次に、図10に示すように、レジストパターン28を除去した後、選択性エピタキシャル成長によりトレンチ29の内部にのみN型半導体材料を埋め込むか、又は全面へのエピタキシャル成長により、トレンチ29内部及び表面にN型半導体材料を堆積させた後、表面に堆積したN型半導体材料をCMP(Chemical Mechanical Polish)により除去する。これにより、新たなN型ピラー層30が形成される。以上のプロセスにより、P型ピラー層26、N型ピラー層30、P型ピラー層26、N型ピラー層27が、基板の主面方向に交互に配列されたドリフト層31が形成される。
この後、図1に示すように、本実施の形態における半導体装置が形成される。具体的には、P型ピラー層26の表面近傍に、B等のイオン注入によりP型ベース層32を形成し、更に、P型ベース層32内に、P等のイオン注入によりN型領域33、35を形成すると共に、これらN型領域33,35の間にB等のイオン注入によりP型領域34を形成する。この後更に、ゲート酸化膜36、ゲート電極37、層間絶縁膜38、ソース電極39を形成する。そして、半導体基板21の裏面にはドレイン電極40を形成する。
これにより、微細化及び高集積化されたスーパージャンクション構造の半導体装置を得ることができる。
本実施の形態では、熱拡散により形成されたP型ピラー層26内にトレンチ形成技術によりN型ピラー層30が形成され、P型ピラー層26の間にN型ピラー層27が形成される。これにより、N型ピラー層27、30とP型ピラー層26とのピッチを狭めることができ、スーパージャンクション構造の半導体装置を高集積化することができる。
また、N型ピラー層30は不純物の熱拡散により形成されるのではなく、エピタキシャル成長による埋め込みにより形成される。よって、N型ピラー層30とP型ピラー層26の境界面では、不純物が拡散により低濃度となるといったことはない。このため、ピラー間のピッチを狭めた場合であっても、オン抵抗の値の上昇度合いは低い。
図11に、熱拡散のみによりピラーを形成する方法により作製したスーパージャンクション構造のMOSトランジスタ(比較例)と、本実施の形態における製造方法により作製したスーパージャンクション構造のMOSトランジスタ(実施例)について、ピラー間ピッチとオン抵抗の関係を示す。これより、同じピラー間ピッチにおいては、比較例よりも実施例の方がオン抵抗は低くなる。これは、実施例においては、本実施の形態に基づきN型ピラー層30は、トレンチを形成した後、埋め込むことにより形成しているため、不純物拡散により形成する場合とは異なり、不純物濃度低下によりオン抵抗が高抵抗化しないためである。
以上より、本実施の形態におけるスーパージャンクション構造のMOSトランジスタにおいては、オン抵抗を高抵抗化させることなく、高集積化することができる。
〔第2の実施の形態〕
次に、第2の実施の形態について説明する。本実施の形態は、半導体装置の別の製造方法に関するものである。
次に、第2の実施の形態について説明する。本実施の形態は、半導体装置の別の製造方法に関するものである。
図12に示すように、シリコン等の半導体に高濃度のP(リン)等がドープされているN+型の半導体基板51上に、エピタキシャル成長により、P等がドープされたN−型半導体層52を形成し、更に、その上に、N−型又は不純物のドープされていないアンドープの半導体層53をエピタキシャル成長により、約10〔μm〕形成する。
次に、図13に示すように、半導体層53の表面において、後にP型ピラーが形成される領域となる部分が開口しているレジストパターン54を形成する。
次に、図14に示すように、B(ボロン)等をイオン注入することにより、P型半導体領域55を形成する。
次に、図15に示すように、レジストパターン54を除去する。
図12から図15のプロセス、即ち、半導体層53をエピタキシャル成長により形成した後、レジストパターンを形成し、B等のイオン注入することによりP型半導体領域55を形成し、レジストパターンを除去するといった、一連のプロセスを繰り返すことにより、図16に示すように、半導体層53の内部に、P型半導体領域55が深さ方向に沿って複数形成される。尚、これらの複数のP型半導体領域55は、半導体基板51に対し垂直に配列するように形成される。
この後、図17に示すように、熱処理を行なうことにより不純物であるB等を拡散させる。これにより、半導体基板51に対し垂直に隣接するP型半導体領域55同士は接合され、半導体基板51に対し、垂直なP型ピラー層56が形成される。尚、この熱処理においては、半導体基板51に対し、隣接するP型ピラー層56同士が接触しないように、熱処理条件を調整し熱処理が行なわれる。
次に、図18に示すように、形成されたP型ピラー層56内、及び、形成されたP型ピラー層56の間において、新たなN型ピラー層を形成するため、この領域に開口を有するレジストパターン58を形成し、RIE(Reactive Ione Etching)により、N−型半導体層52の表面までエッチングを行ない、トレンチ59を形成する。
次に、図19に示すように、レジストパターン58を除去した後、選択性エピタキシャル成長によりトレンチ59の内部にのみN型半導体材料を埋め込むか、又は全面へのエピタキシャル成長により、トレンチ59内部及び表面にN型半導体材料を堆積させた後、表面に堆積したN型半導体材料をCMP(Chemical Mechanical Polish)により除去する。これにより、新たなN型ピラー層60が形成される。以上のプロセスにより、P型ピラー層56、N型ピラー層60が、基板の主面方向に交互に配列されたドリフト層61が形成される。
この後、図20に示すように、本実施の形態における半導体装置が形成される。具体的には、P型ピラー層56の表面近傍に、B等のイオン注入によりP型ベース層62を形成し、更に、P型ベース層62内に、P等のイオン注入によりN型領域63、65を形成すると共に、これらN型領域63,65の間にB等のイオン注入によりP型領域64を形成する。この後更に、ゲート酸化膜66、ゲート電極67、層間絶縁膜68、ソース電極69を形成する。
これにより、微細化及び高集積化されたスーパージャンクション構造の半導体装置を得ることができる。
本実施の形態では、N型ピラー層60は、熱拡散により形成されたP型ピラー層56内及びP型ピラー層56の間にトレンチ形成技術により形成されるため、N型ピラー層60と、P型ピラー層56のピッチを狭めることができる。これによりスーパージャンクション構造の半導体装置を高集積化することができる。
また、N型ピラー層60は不純物の熱拡散により形成されるのではなく、エピタキシャル成長による埋め込みにより形成される。よって、N型ピラー層60とP型ピラー層56の境界面では、不純物が拡散により低濃度となるといったことはない。このため、ピラー間のピッチを狭めた場合であっても、オン抵抗の値の上昇度合いは低い。
以上より、スーパージャンクション構造のMOSトランジスタにおいて、オン抵抗を高抵抗化させることなく、高集積化させることが可能となる。
尚、本実施の形態において、N型とP型を入れ替えても、同様の構造の半導体装置を製造することができる。具体的には、図21に示すように、N+型半導体基板71上にN−型半導体層72を形成したものの上に、N型ピラー層76をP等の熱拡散により形成し、その後、P型ピラー層77は、トレンチ開口を形成した後埋め込みにより形成する。この後、P型ピラー層77の表面近傍に、B等のイオン注入によりP型ベース層82を形成し、更に、P型ベース層82内に、B等又はP等のイオン注入によりN型領域83、85、この間にP型領域84を形成する。この後更に、ゲート酸化膜86、ゲート電極87、層間絶縁膜88、ソース電極89を形成することにより作製することができる。
〔第3の実施の形態〕
次に、第3の実施の形態について説明する。本実施の形態は、半導体装置の別の製造方法に関するものである。
次に、第3の実施の形態について説明する。本実施の形態は、半導体装置の別の製造方法に関するものである。
図22に示すように、シリコン等の半導体に高濃度のP(リン)等がドープされているN+型の半導体基板111上に、エピタキシャル成長により、P等がドープされたN−型半導体層112を形成し、更に、その上に、N−型又は不純物のドープされていないアンドープの半導体層113をエピタキシャル成長により、約10〔μm〕形成する。
次に、図23に示すように、半導体層113の表面において、後にP型ピラーが形成される領域となる部分が開口しているレジストパターン114を形成する。
次に、図24に示すように、B(ボロン)等をイオン注入することにより、P型半導体領域115を形成する。
次に、図25に示すように、レジストパターン114を除去する。
次に、図26に示すように、半導体層113の表面において、形成されたP型半導体領域115間であって、後にN型ピラーが形成される領域となる部分が開口しているレジストパターン116を形成する。
次に、図27に示すように、P(ボロン)等をイオン注入することにより、N型半導体領域117を形成する。
次に、図28に示すように、レジストパターン116を除去する。これにより、アンドープの半導体層113の表面近傍に、P型半導体領域115とN型半導体領域117とが交互に配列した状態で形成される。
この後、図22から図28のプロセス、即ち、半導体層53をエピタキシャル成長により形成した後、B等のイオン注入することによりP型半導体領域115を形成し、P等のイオン注入することによりN型半導体領域117を形成するといった、一連のプロセスを繰り返すことにより、図29に示すように、アンドープの半導体層113の内部に、P型半導体領域115及びN型半導体領域117が深さ方向に沿って複数形成される。尚、これらの複数のP型半導体領域115及びN型半導体領域117は、半導体基板111に対し略垂直に配列するように形成される。
この後、図30に示すように、熱処理を行なうことにより不純物であるB等を拡散させる。これにより、半導体基板111に対し垂直に隣接するP型半導体領域115同士は接合され、半導体基板111に対し垂直なP型ピラー層118が形成される。同様に、半導体基板111に対し垂直に隣接するN型半導体領域117同士は接合され、半導体基板111に対し垂直なN型ピラー層119が形成される。
尚、この熱処理においては、半導体基板111に対し、水平に隣接するP型ピラー層118、N型ピラー層119同士が接触した後、各々の層において他の不純物が拡散しないように、熱処理条件を調整し熱処理が行なわれる。
次に、図31に示すように、形成されたP型ピラー層118内、及びN型ピラー層119内において、新たなN型ピラー層及びP型ピラー層を形成するため、この部分に開口を有するレジストパターン120を形成し、RIE(Reactive Ione Etching)により、N−型半導体層112の表面までエッチングを行ない、P型ピラー層118内のトレンチ121及び、N型ピラー層119内のトレンチ122を形成する。
次に、図32に示すように、レジストパターン120を除去した後、選択性エピタキシャル成長によりP型ピラー層118の内部に形成されたトレンチ121の内部にのみN型半導体材料を埋め込むか、又は全面へのエピタキシャル成長により、トレンチ開口121の内部及び表面にN型半導体材料を堆積させた後、表面に堆積したN型半導体材料をCMP(Chemical Mechanical Polish)により除去する。これにより、新たなN型ピラー層123が形成される。この際、N型ピラー層119の内部に形成されたトレンチ122の内部にはレジスト等を形成し、N型半導体材料が堆積されない。
この後、上述のトレンチ122の内部に形成されているレジスト等を除去した後、選択性エピタキシャル成長によりトレンチ122の内部にのみP型半導体材料を埋め込むか、又は全面へのエピタキシャル成長により、トレンチ122の内部及び表面にP型半導体材料を堆積させた後、表面に堆積したP型半導体材料をCMPにより除去する。
以上のプロセスにより、P型ピラー層118、N型ピラー層123、P型ピラー層118、N型ピラー層119、P型ピラー層124、N型ピラー層119と、N型ピラー層とP型ピラー層とが基板の主面方向に交互に配列されたドリフト層125が形成される。
この後、第1、第2の実施の形態と同様に、P型ピラー層118、124の表面近傍に、B等のイオン注入によりP型ベース層を形成し、更に、P型ベース層内に、B等又はP等のイオン注入により、P型領域とその両側にN型領域を形成する。この後更に、ゲート酸化膜、ゲート電極、層間絶縁膜、ソース電極を形成する。
これにより、微細化及び高集積化されたスーパージャンクション構造の半導体装置を得ることができる。
本実施の形態では、N型ピラー層123は、熱拡散により形成されたP型ピラー層118内に形成され、P型ピラー層124は、熱拡散により形成されたN型ピラー層119内に形成される。従って、N型ピラー層、P型ピラー層のピッチを狭めることができ、これによりスーパージャンクション構造の半導体装置を高集積化することができる。
また、N型ピラー層123及びP型ピラー層124は不純物の熱拡散により形成されるのではなく、エピタキシャル成長による埋め込みにより形成される。よって、N型ピラー層123とP型ピラー層118の境界面及び、P型ピラー層124とP型ピラー層119の境界面においては、不純物が拡散することにより濃度が低くなるといったことはない。このため、ピラー間のピッチを狭めた場合であっても、オン抵抗の値の上昇度合いは低い。
以上より、スーパージャンクション構造のMOSトランジスタにおいて、オン抵抗を高抵抗化させることなく、高集積化させることが可能となる。
なお、以上述べた各実施の形態によれば、基板上にトレンチを形成した後にP型又はN型半導体を埋め込む手法よりも、P型又はN型ピラー層を不純物イオンの打込みと熱拡散とで形成し、その後トレンチを形成してN型又はP型半導体を埋め込むという手法を採用しているため、微細化と同時に深さ方向の不純物濃度分布の制御がし易いという利点がある。この利点を利用して、例えば、ソース・ドレイン端近傍における高電界集中を緩和するようにインプラドーズ量を制御してピラー層の上端及び下端での不純物濃度を他の部分よりも低下させるように不純物濃度分布の傾斜プロファイルを形成するということも容易である。これにより、ピラー層の表面のキャリア増加によるアバランシェ耐量を増加させて電界上昇のマージンを増加させることができる。更に、不純物濃度の傾斜プロファイルを形成することで、SJ形成時のプロセスばらつきに起因したチャージアンバランスによる耐圧低下も抑制でき、耐圧マージンを向上させることも容易になる。
以上、上記実施の形態に開示されている複数の構成要件の適宜な組み合わせにより、種々の発明が形成可能である。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要件を適宜追加し組み合わせてもよい。
21・・・半導体基板、22・・・N−型半導体層、23・・・N型半導体層、26・・・P型ピラー層、27・・・N型ピラー層、32・・・P型ベース層、33・・・N型領域、34・・・P型領域、35・・・N型領域、36・・・ゲート酸化膜、37・・・ゲート電極、38・・・層間絶縁膜、39・・・ソース電極
Claims (5)
- 第1導電型の第1の半導体層と、
前記第1の半導体層上に形成され第1導電型ピラー層及び第2導電型ピラー層を面方向に交互に形成してなるドリフト層と、
前記ドリフト層上に選択的に形成された第2導電型のベース層と、
前記ベース層内に選択的に形成された第1導電型のソース層と、
前記第1の半導体層に接続された第1の主電極と、
前記ベース層及びソース層に接続された第2の主電極と、
前記第1導電型ピラー層、ベース層及びソース層に絶縁膜を介して対向する制御電極と
を有する半導体装置において、
前記第1導電型ピラー層及び第2導電型ピラー層の一方は、不純物の打込み及び拡散により形成され、
前記第1導電型ピラー層及び第2導電型ピラー層の他方は、前記不純物の打込み及び拡散により形成されたピラー層を深さ方向に貫通するように形成されたトレンチ内に埋め込み形成されたものである
ことを特徴とする半導体装置。 - 第1導電型の第1の半導体層上に第2の半導体層をエピタキシャル成長により形成する工程、及び前記第2の半導体層に第1導電型及び第2導電型の少なくとも一方の導電型の不純物領域を形成する工程を複数回繰り返して前記第2の半導体層内に深さ方向に配列された複数の不純物領域を形成する工程と、
前記第2の半導体層に形成された深さ方向に配列された複数の不純物領域を熱拡散させることにより、前記第2の半導体層の深さ方向に隣接する不純物領域を結合させて第1のピラー層を形成する工程と、
前記第1のピラー層にその中心領域を深さ方向に貫通するトレンチを形成する工程と、
前記トレンチ内に前記第1のピラー層と異なる導電型の半導体材料を埋め込むことにより第2のピラー層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 前記第2の半導体層は、前記第1のピラー層と異なる導電型であり、
前記第1のピラー層を形成する工程は、面方向に隣接する前記第1のピラー層間に、前記第2の半導体層である前記第1のピラー層とは異なる導電型の第3のピラー層を形成する工程である
ことを特徴とする請求項2記載の半導体装置の製造方法。 - 面方向に隣接する前記第1のピラー層間に前記第2の半導体層を深さ方向に貫通するトレンチを形成する工程と、
この工程で形成されたトレンチ内に前記第1のピラー層と異なる導電型の半導体材料を埋め込むことにより第3のピラー層を形成する工程と
を更に備えたことを特徴とする請求項2記載の半導体装置の製造方法。 - 前記不純物領域を形成する工程は、第1導電型の不純物領域と第2導電型の不純物領域とを面方向に交互に形成する工程であり、
前記第1のピラー層を形成する工程は、第1導電型の第1のピラー層と第2導電型の第1のピラー層を面方向に交互に形成する工程であり、
前記第2のピラー層を形成する工程は、前記第1導電型の第1のピラー層内に第2導電型の第2のピラー層を埋め込み形成すると共に、第2導電型の第1のピラー層内に第1導電型の第2のピラー層を埋め込み形成する工程である
ことを特徴とする請求項2記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007136252A JP2008294109A (ja) | 2007-05-23 | 2007-05-23 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007136252A JP2008294109A (ja) | 2007-05-23 | 2007-05-23 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008294109A true JP2008294109A (ja) | 2008-12-04 |
Family
ID=40168546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007136252A Withdrawn JP2008294109A (ja) | 2007-05-23 | 2007-05-23 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008294109A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2080794A1 (en) | 2007-12-17 | 2009-07-22 | The Pilot Ink Co., Ltd. | Color-change laminate |
-
2007
- 2007-05-23 JP JP2007136252A patent/JP2008294109A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2080794A1 (en) | 2007-12-17 | 2009-07-22 | The Pilot Ink Co., Ltd. | Color-change laminate |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6048317B2 (ja) | 炭化珪素半導体装置 | |
JP6367760B2 (ja) | 絶縁ゲート型スイッチング装置とその製造方法 | |
JP5055813B2 (ja) | Soi横型半導体装置 | |
JP5586887B2 (ja) | 半導体装置及びその製造方法 | |
JP6485382B2 (ja) | 化合物半導体装置の製造方法および化合物半導体装置 | |
CN105321824B (zh) | 半导体装置的制造方法 | |
JP2013258327A (ja) | 半導体装置及びその製造方法 | |
JP2009004668A (ja) | 半導体装置 | |
JP2006066421A (ja) | 半導体装置およびその製造方法 | |
JP2008182054A (ja) | 半導体装置 | |
US10453930B2 (en) | Semiconductor device and method for manufacturing the same | |
JP2011124464A (ja) | 半導体装置及びその製造方法 | |
JP6189045B2 (ja) | 半導体素子の製造方法 | |
JP2007300034A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP5583846B2 (ja) | 半導体装置 | |
JP2003101022A (ja) | 電力用半導体素子 | |
JP2009200300A (ja) | 半導体装置およびその製造方法 | |
JP2017152490A (ja) | 化合物半導体装置およびその製造方法 | |
JP2017224719A (ja) | 半導体装置 | |
JP2011253929A (ja) | 半導体装置の製造方法および半導体装置 | |
CN107534053A (zh) | 半导体装置及其制造方法 | |
JP2017152489A (ja) | 化合物半導体装置およびその製造方法 | |
JP2006287127A (ja) | 半導体装置およびその製造方法 | |
KR101360070B1 (ko) | 반도체 소자 및 그 제조 방법 | |
JP4449407B2 (ja) | 半導体素子およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20100803 |