WO2023211010A1 - 폴디드 채널 영역이 형성된 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법 - Google Patents

폴디드 채널 영역이 형성된 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법 Download PDF

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WO2023211010A1
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power semiconductor
semiconductor device
gate
channel
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PCT/KR2023/004848
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오광훈
김수성
정진영
윤종만
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(주)트리노테크놀로지
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • Silicon carbide (silicon carbide) is attracting attention as a material for power semiconductor devices that can achieve high electric field breakdown strength. Power semiconductor devices made of silicon carbide have the advantage of being able to control large currents due to their high electric field breakdown strength.
  • power semiconductor devices using wide bandgap semiconductors such as silicon carbide (SiC), aluminum nitride (AlN), and gallium nitride (GaN) are equivalent to silicon (Si). It has the advantage of operating at higher temperatures than semiconductor devices, having low on-resistance, and being implemented in a small chip size.
  • the gate driving voltage of the power semiconductor device made of silicon carbide is required to be about 15 to 20 V.
  • This driving voltage is higher than the driving voltage of a power semiconductor device made of silicon, which is about 10V, and there is a problem that the driving circuit of a power semiconductor device made of silicon cannot be used for general purposes.
  • the gate insulating film thickness is applied at the level of 500 angstroms, which is thinner than that of silicon power semiconductor devices, which are at the level of 1000 angstroms.
  • the size of the gate insulation breakdown voltage in silicon carbide power semiconductor devices which is proportional to the thickness of the gate insulation film, is inferior to that of silicon materials, and the gate insulation breakdown voltage also has asymmetry in the forward mode and reverse mode. It also contains problems.
  • the present invention provides a silicon carbide power semiconductor device having an asymmetrical gate protection circuit and a folded channel region capable of solving the asymmetry problem of gate insulation breakdown voltage in forward mode and reverse mode, and a method of manufacturing the same. It is for.
  • a power semiconductor device having a planar gate structure includes a gate protection circuit disposed between a source metal and a gate electrode, wherein the gate protection circuit is an insulating film formed on the upper surface of the semiconductor substrate.
  • the first conductive ion implantation region and the second conductivity type ion implantation region are formed to be alternately connected in multiple stages to the polysilicon layer formed to be insulated by the layer, one end is electrically connected to the source metal, and the other end is connected to the source metal.
  • a power semiconductor device is provided, wherein the magnitudes of the forward protection voltage and reverse protection voltage of the circuit unit are arranged to be different from each other.
  • the channel region of the power semiconductor device is formed as a folded channel region, and the folded channel region has a plurality of repeated trench grooves parallel to the longitudinal direction (Lch) of the channel region in the upper surface layer of the semiconductor substrate. and may be formed to have a concavo-convex shape in the width direction (Wch) of the channel region.
  • the gate protection circuit may be formed in the gate pad area.
  • the floating metal layer may be formed not to be electrically connected to the source metal and the gate electrode.
  • the folded channel region which is formed in an uneven shape by continuously arranging channel regions perpendicular to each other in the width direction of the channel region with a step, is arranged so that adjacent channel regions have planar shapes with different postures, and conduct current.
  • current may flow to the source region formed in the corresponding channel region through a plane in which each channel region is detailed.
  • the source region may be formed in an upper surface layer of the semiconductor substrate in a concavo-convex shape to correspond to the shape of the folded channel region.
  • the trench groove may be formed to have a depth relatively shallower than the thickness of the first conductivity type contact region formed in the first conductivity type body region formed in the upper surface layer of the semiconductor substrate.
  • the trench groove may be formed in the upper surface layer of the JFET region, channel region, and source region of the semiconductor substrate, extending in the channel length direction.
  • the power semiconductor device may be a MOSFET transistor or an insulated gate bipolar transistor.
  • the silicon carbide power semiconductor device has the effect of improving the performance of the device by widening the effective channel width and having low channel resistance.
  • providing an asymmetrical gate protection circuit has the effect of solving the problem of asymmetry of gate insulation voltage in forward mode and reverse mode.
  • Figure 1 is a graph showing the front cross-sectional shape of a silicon carbide MOSFET to which a planar gate structure according to the prior art is applied and the asymmetric characteristics of the gate insulation breakdown voltage in forward mode/reverse mode.
  • Figure 2 is a cross-sectional view taken along the front and side directions A-A' of a silicon carbide MOSFET according to an embodiment of the present invention.
  • Figure 3 is a front and side B-B' cross-sectional view of a silicon carbide MOSFET according to an embodiment of the present invention.
  • FIGS. 5 and 6 are diagrams illustrating a silicon carbide MOSFET equipped with a gate protection circuit according to an embodiment of the present invention.
  • FIG. 7 and 8 are diagrams showing a method of manufacturing a silicon carbide MOSFET according to an embodiment of the present invention.
  • FIG. 1 is a graph showing the front cross-sectional shape of a silicon carbide MOSFET to which a planar gate structure according to the prior art is applied and the asymmetric characteristics of gate insulation breakdown voltage in forward mode/reverse mode.
  • body regions 30 of P conductivity type are formed spaced apart so as to sandwich the JFET region 35, and the upper layer of the body region 30 ( That is, an N+ conductivity type source region 40 is formed in the area adjacent to the upper surface of the semiconductor substrate to be spaced apart from the JFET region 35.
  • a gate electrode 49 is formed on the source region 40 and the JFET region 35 spaced apart from each other so that a channel is formed, and a gate insulating film 47 is interposed for insulation.
  • a source metal 45 is formed on the upper part of the semiconductor substrate to be spaced apart from the gate electrode 49 and electrically connected to the source region 40, and a drain metal (45) is formed on the lower part of the N+ conductivity type silicon carbide substrate 50. 60) is formed.
  • silicon carbide planar MOSFETs are generally very vulnerable to gate over voltage, and the gate insulation breakdown voltage is set to be -5V ⁇ Vgs ⁇ 20V. Therefore, in consideration of the operating characteristics of the silicon carbide MOSFET, an asymmetrical protection circuit needs to be provided to protect the gate.
  • FIG. 2 is a cross-sectional view taken along the front and side directions A-A' of a silicon carbide MOSFET according to an embodiment of the present invention
  • FIG. 3 is a cross-sectional view taken along the front and side directions B-B' of a silicon carbide MOSFET according to an embodiment of the present invention
  • Figure 4 is a front and top cross-sectional view of a silicon carbide MOSFET according to an embodiment of the present invention.
  • FIGS. 5 and 6 are diagrams illustrating a silicon carbide MOSFET equipped with a gate protection circuit according to an embodiment of the present invention
  • FIGS. 7 and 8 illustrate a method of manufacturing a silicon carbide MOSFET according to an embodiment of the present invention. This is the drawing shown. In this specification, for convenience of explanation, as illustrated in FIG. 2, the cross section corresponding to the It will be referred to as a directional cross section.
  • the silicon carbide MOSFET uses an N+ conductivity type silicon carbide substrate 50, and the silicon carbide substrate 50 is made of silicon.
  • An N-conductivity type drift region 20 is formed on the upper surface of the carbide substrate 50 to form a semiconductor substrate, which is an epitaxial substrate.
  • the silicon carbide substrate 50 may be, for example, a 4H-SiC substrate of hexagonal close-packed (HCP) containing nitrogen (N) as an N-type impurity.
  • body regions 30 of P conductivity type are formed spaced apart from each other with the JFET region 35 in between.
  • a contact region 110 of P+ conductivity type is formed in the upper part of the body region 30 (i.e., a region adjacent to the upper surface of the semiconductor substrate) to be spaced apart from the JFET region 35.
  • An N+ conductivity type source region 40 is formed continuously in an upper region of the contact region 110 and an upper region of the body region 30, and is formed to be spaced apart from the JFET region 35 to form a channel region. .
  • a gate electrode 49 is formed to form a channel on the upper part of the source region 40, which is formed to be spaced apart from each other with the JFET region in between, and a gate insulating film 47 is interposed for insulation.
  • a source metal 45 is formed on the upper part of the semiconductor substrate to be spaced apart from the gate electrode 49 and electrically connected to the source region 40, and a drain metal (45) is formed on the lower part of the N+ conductivity type silicon carbide substrate 50. 60) is formed.
  • FIGS. 2(a) and 3(a) where the cross-sectional shape in the front direction is shown, the position between the JFET region 35 and the source region 40 (i.e., in the channel region)
  • a cross-sectional view (AA' cross-sectional view) viewed from the side at position A-A' passing vertically is shown in (b) of FIG. 2
  • the position of the source region 40 formed below the gate electrode 49 is viewed vertically.
  • a cross-sectional view (B-B' cross-sectional view) viewed from the side at the position B-B' passing through is shown in (b) of FIG.
  • a trench groove 120 of a predetermined depth is formed in the upper surface layer of the semiconductor substrate where the source region 40, the contact region 110, etc. are formed. They are formed by being spaced apart.
  • the trench groove 120 may be formed to have a relatively shallow depth than the thickness of the contact region 110 formed in the upper surface layer of the semiconductor substrate.
  • the trench groove 120 is formed to extend in the depth direction of the lateral cross-sectional view (i.e., the longitudinal direction (Lch) of the channel region, shown in the X-axis direction), and as illustrated in FIG. 5, the trench groove 120
  • the extension length is, for example, the distance to the far ends of the source regions 40 formed to be spaced apart from each other with the JFET region 35 in between (i.e., the distance between the ends of the source regions 40 bordered by the channel region).
  • the extension length may be a length corresponding to
  • the width of the trench grooves 120 may be, for example, from 1 um to several um in length, and the spacing between the trench grooves 120 may be correspondingly formed, for example, from 1 um to several um in length. .
  • channel resistance can be relatively reduced.
  • a gate insulating film 47 is formed with a predetermined thickness on the upper surface of the semiconductor substrate in which the trench groove 120 is formed and has a concavo-convex shape, and a gate electrode ( 49) is formed.
  • the gate electrode 49 may be formed of, for example, polysilicon.
  • FIG. 3 which shows the B-B' cross-sectional view at the position including the source region 40, at the bottom of the trench groove 120, a source region of a predetermined thickness to contact the trench groove 120 is formed.
  • (40) is formed in a shape corresponding to the shape of the folded channel area.
  • a lateral cross-sectional view of the A-A' position which is the channel region where the source region 40 is not formed, is shown in (d-1) of FIG.
  • a lateral cross-sectional view is shown in (d-2) of FIG. 7.
  • the gate protection circuit unit 510 is disposed between the gate electrode 49 and the source metal 45.
  • the gate protection circuit unit 510 is insulated by the insulating film layer 830, which is formed together in the gate insulating film 47 forming step, and is formed together in the gate electrode 49 forming step.
  • the polysilicon layer 610 is formed into a built-in diode having a multi-stage bonding structure in which regions implanted with N conductive ions and regions implanted with P conductive ions are alternately joined. One end of the built-in diode is connected to the gate electrode 49, and the other end of the built-in diode is connected to the source metal 45.
  • the insulating film layer 830 may be a gate oxide insulating film or a field oxide (FOX) when forming an edge termination region.
  • the gate protection circuit unit 510 is configured as an asymmetrical protection circuit in consideration of the asymmetrical gate insulation withstand voltage characteristics of the silicon carbide MOSFET.
  • a polysilicon layer 610 is formed on the top of the insulating film layer 830, and the polysilicon layer 610 is formed in a multi-stage shape in which N conductive ion implantation regions and P conductive ion implantation regions are alternately bonded. It is formed by doing
  • the floating metal layer 620 is adjacent to the built-in diode. At least one is formed to short the P conductivity type region and the N conductivity type region.
  • the floating metal layer 620 is formed not to be electrically connected to the gate electrode 49 and the source metal 45.

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Abstract

폴디드 채널 영역이 형성된 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법이 개시된다. 전력 반도체 장치는, 소스 메탈과 게이트 전극의 사이에 배치되는 게이트 보호회로부를 포함하되, 상기 게이트 보호회로부는, 반도체 기판의 상측 표면에 형성된 절연막층에 의해 절연되도록 형성된 폴리실리콘층에 제1 도전형 이온 주입 영역과 제2 도전형 이온 주입 영역이 교대로 다단 접속되도록 형성되고, 일측단은 상기 소스 메탈에 전기적으로 연결되며, 타측단은 상기 게이트 전극에 전기적으로 연결되는 내장 다이오드; 및 상기 내장 다이오드에서 서로 인접하는 제1 도전형 이온 주입 영역과 제2 도전형 이온 주입 영역을 쇼트시키도록 형성되는 하나 이상의 부유 금속층을 포함하여 형성된다.

Description

폴디드 채널 영역이 형성된 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법
본 발명은 폴디드 채널 영역이 형성된 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법에 관한 것이다.
높은 전계 파괴 강도를 얻을 수 있는 전력 반도체 장치의 소재로 실리콘 카바이드(silicon carbide, 탄화규소)가 주목되고 있다. 실리콘 카바이드 소재의 전력 반도체 장치는 전계 파괴 강도가 높아 대전류의 제어를 수행할 수 있는 장점이 있다.
특히, 고전압 및/또는 고전류의 용도에서, 실리콘 카바이드(SiC), 질화 알루미늄(AlN), 질화갈륨(GaN) 등의 광 밴드 갭(Wide bandgap) 반도체를 이용한 전력 반도체 장치는 대응하는 실리콘(Si) 소재의 반도체 장치보다 고온으로 동작하고, 온저항이 낮으며, 칩사이즈가 작게 구현할 수 있는 이점이 있다.
그러나, 실리콘 카바이드 소재의 전력 반도체 장치는 실리콘 소재의 경우와 달리 게이트 절연막 성장시 SiO2/SiC 계면에 SixCyO 형태의 화합물이 형성되어 계면 트랩(interface trap)으로 작용하는 문제점이 있다.
이러한 문제점은 계면 트랩 밀도(interface trapped density)로 나타나며, 높은 계면 트랩 밀도는 전력 반도체 장치의 채널 이동도(channel mobility) 저하로 인한 채널 저항의 증가, 불안정한 문턱 전압, 전력 반도체 장치의 온저항 증가 등을 야기하여, 전력 반도체 장치의 성능을 저하시키는 원인이 되고 있다.
또한, 높은 채널 저항을 낮추기 위해, 실리콘 카바이드 소재의 전력 반도체 장치의 게이트 구동 전압의 구동 전압은 약 15 내지 20V 수준이 요구된다. 이와 같은 구동 전압은 약 10V 수준인 실리콘 소재의 전력 반도체 장치 구동 전압에 비해 높은 수준으로, 실리콘 소재의 전력 반도체 장치의 구동 회로가 범용적으로 활용되지 못하는 문제점도 있다.
또한, 실리콘 카바이드 전력 반도체 장치는 SiO2/SiC의 계면 특성이 게이트 절연막 두께에 반비례하여 저하되기 때문에, 게이트 절연막 두께는 1000 옹스트롬 수준인 실리콘 소재 전력 반도체 장치에 비해 얇은 500 옹스트롬 수준으로 적용되고 있다.
이로 인해, 실리콘 카바이드 전력 반도체 장치는 게이트 절연막 두께에 비례하는 게이트 절연 내압의 크기도 실리콘 소재에 비해 열악하며, 게이트 절연 내압도 순방향 모드(forward mode)와 역방향 모드(reverse mode)에서 비대칭성을 가지는 문제점도 동시에 내포하고 있다.
이 발명의 배경이 되는 기술 부분에 기재된 사항은 발명의 배경 이해를 위한 것으로서, 이 기술이 속하는 분야에서 통상의 지식을 가진 자에게 이미 알려진 종래기술이라고 단정될 수는 없다.
본 발명은 실효적인 채널 폭(effective channel width)을 넓혀 낮은 채널 저항을 가지도록 함으로써 장치의 고성능화를 도모할 수 있는 폴디드 채널 영역이 형성된 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.
본 발명은 비대칭적인(asymmetrical) 게이트 보호회로를 구비하여 순방향 모드와 역방향 모드에서의 게이트 절연 내압의 비대칭성 문제를 해결할 수 있는 폴디드 채널 영역이 형성된 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 플라나 게이트 구조를 가지는 전력 반도체 장치에 있어서, 소스 메탈과 게이트 전극의 사이에 배치되는 게이트 보호회로부를 포함하되, 상기 게이트 보호회로부는, 반도체 기판의 상측 표면에 형성된 절연막층에 의해 절연되도록 형성된 폴리실리콘층에 제1 도전형 이온 주입 영역과 제2 도전형 이온 주입 영역이 교대로 다단 접속되도록 형성되고, 일측단은 상기 소스 메탈에 전기적으로 연결되며, 타측단은 상기 게이트 전극에 전기적으로 연결되는 내장 다이오드; 및 상기 내장 다이오드에서 서로 인접하는 제1 도전형 이온 주입 영역과 제2 도전형 이온 주입 영역을 쇼트(short) 시키도록 형성되는 하나 이상의 부유 금속층을 포함하여 형성되되, 상기 부유 금속층은, 상기 게이트 보호회로부의 순방향 보호 전압과 역방향 보호 전압의 크기가 서로 상이해지도록 배치되는 것을 특징으로 하는 전력 반도체 장치가 제공된다.
상기 전력 반도체 장치의 채널 영역은 폴디드(folded) 채널 영역으로 형성되되, 상기 폴디드 채널 영역은, 상기 반도체 기판의 상측 표층부에 채널 영역의 길이 방향(Lch)에 평행한 다수 개의 트렌치 홈이 반복하도록 이격 형성되어, 채널 영역의 폭 방향(Wch)에서 요철 형상으로 형성될 수 있다.
상기 게이트 보호회로부는 게이트 패드 영역에 형성될 수 있다.
상기 부유 금속층은 상기 소스 메탈 및 상기 게이트 전극과 전기적으로 연결되지 않도록 형성될 수 있다.
채널 영역의 폭 방향에서 서로 수직하는 채널 영역이 단차를 가지도록 연속 배치되어 요철 형상으로 형성된 상기 폴디드 채널 영역은, 인접 배치된 채널 영역들이 서로 다른 자세의 평면 형상을 가지도록 배치되고, 전류 도통시에는 전류는 각각의 채널 영역이 자세된 평면을 통해 해당 채널 영역에 형성된 소스 영역으로 흐를 수 있다.
상기 소스 영역은 상기 폴디드 채널 영역의 형상에 대응되도록 요철 형상으로 상기 반도체 기판의 상측 표층부에 형성될 수 있다.
상기 트렌치 홈은 상기 반도체 기판의 상측 표층부에 형성된 제1 도전형의 바디 영역에 형성된 제1 도전형의 컨택 영역의 두께보다 상대적으로 얕은 깊이로 형성될 수 있다.
상기 트렌치 홈은 상기 반도체 기판의 JFET 영역, 채널 영역 및 소스 영역의 상측 표층부에 채널 길이 방향으로 연장되어 형성될 수 있다.
상기 전력 반도체 장치는 모스펫 트랜지스터이거나, 절연 게이트 바이폴라 트랜지스터일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예에 따른 실리콘 카바이드 전력 반도체 장치는, 실효적인 채널 폭(effective channel width)을 넓혀 낮은 채널 저항을 가지도록 함으로써 장치의 고성능화를 도모하는 효과가 있다.
또한, 비대칭적인(asymmetrical) 게이트 보호회로를 구비하여 순방향 모드와 역방향 모드에서의 게이트 절연 내압의 비대칭성 문제를 해결하는 효과도 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래기술에 따른 플라나 게이트 구조가 적용된 실리콘 카바이드 모스펫의 정면 방향 단면 형상과 순방향 모드/역방향 모드에서의 게이트 절연 내압의 비대칭적 특성을 나타내는 그래프를 도시한 도면.
도 2는 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 정면 방향 및 측면 방향 A-A' 단면도.
도 3은 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 정면 방향 및 측면 방향 B-B' 단면도.
도 4는 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 정면 방향 및 상면 방향 단면도.
도 5 및 도 6은 본 발명의 일 실시예에 따른 게이트 보호회로부가 구비된 실리콘 카바이드 모스펫을 예시한 도면.
도 7 및 도 8은 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 제조 방법을 나타낸 도면.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 다만, 이하에서는 실리콘 카바이드 소재의 모스펫(MOSFET)을 중심으로 설명하지만, 본 발명의 기술적 사상이 절연게이트 바이폴라 트랜지스터(IGBT) 등 여러 형태의 반도체 소자에 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
도 1은 종래기술에 따른 플라나 게이트 구조가 적용된 실리콘 카바이드 모스펫의 정면 방향 단면 형상과 순방향 모드/역방향 모드에서의 게이트 절연 내압의 비대칭적 특성을 나타내는 그래프를 도시한 도면이다.
도 1의 (a)를 참조하면, 실리콘 카바이드 모스펫은 N+ 도전형의 실리콘 카바이드 기판(50)이 사용되고, 실리콘 카바이드 기판(50)은 실리콘 카바이드 기판(50)의 상측 표면에 N- 도전형의 드리프트 영역(20)이 형성되어 에피텍셜 기판(epitaxial substrate)인 반도체 기판으로 형성된다.
반도체 기판의 표면 부위(즉, 드리프트 영역(20)의 상측 표층부)에는 JFET 영역(35)을 사이에 두도록 P 도전형의 바디 영역(30)이 이격하여 형성되고, 바디 영역(30)의 상층부(즉, 반도체 기판의 상측 표면에 인접된 영역)에는 JFET 영역(35)에 이격되도록 N+ 도전형의 소스 영역(40)이 형성된다.
채널이 형성되도록, 서로 이격하여 형성된 소스 영역(40)과 JFET 영역(35)의 상부에는 게이트 전극(49)이 형성되고, 절연을 위해 게이트 절연막(47)이 개재된다.
또한, 반도체 기판의 상부에는 게이트 전극(49)에 이격하며 소스 영역(40)에 전기적으로 연결되도록 소스 메탈(45)이 형성되고, N+ 도전형의 실리콘 카바이드 기판(50)의 하부에는 드레인 메탈(60)이 형성된다.
실리콘 카바이드 모스펫은 게이트 절연막(47)을 성장시킬 때, SiO2/SiC 계면에 SixCyO 형태의 화합물이 형성되고, 이로 인해 채널 이동도(channel mobility) 저하로 인한 채널 저항의 증가, 불안정한 문턱 전압, 전력 반도체 장치의 온저항 증가 등의 문제점이 발생된다. 또한, 높은 채널 저항을 낮추기 위해, 실리콘 소재의 전력 반도체 장치에 비해 높은 구동 전압이 요구되어, 실리콘 소재의 전력 반도체 장치의 구동 회로가 범용적으로 활용되지 못하는 문제점도 있다.
이러한 문제점을 해결하기 위해, 낮은 채널 저항을 가지는 소자 구조가 요구된다.
또한, 실리콘 카바이드 모스펫은 SiO2/SiC의 계면 특성이 게이트 절연막(47)의 두께에 반비례하기 때문에 실리콘 소재의 반도체 장치와는 다르게, 약 500 옹스트롬 수준의 얇은 두께를 적용하고 있으며, 도 1의 (b)에 예시된 바와 같이 게이트 절연 내압이 순방향 모드(forward mode)와 역방향 모드(reverse mode)에서 비대칭성을 가지는 문제점도 있다.
실리콘 카바이드 모스펫은, 순방향 게이트 바이어스(Forward gate bias)의 경우에는 JFET 영역(35) 상부의 게이트 절연막을 통해 전자(Electron)의 FN(Fowler-Nordheim) 터널링 효과에 의한 누설 전류가 흐르고, 역방향 게이트 바이어스(Reverse gate bias)의 경우에는 채널 영역상의 게이트 절연막(47)을 통해 정공(Hole)의 FN 터널링 효과에 의한 전류가 흐른다(관련 논문 : Deep Understanding of Negative Gate Voltage Restriction for SiC MOSFET Under Wide Temperature Range(Ximing Chen, IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL. 36, NO. 8, AUGUST 2021) 참조).
이로 인해, 일반적으로 실리콘 카바이드 플라나 모스펫의 경우 게이트 과도전압(gate over voltage)에 매우 취약하며, -5V<Vgs<20V의 크기를 보증되는 게이트 절연 내압의 크기가 설정되고 있다. 따라서, 이러한 실리콘 카바이드 모스펫의 동작 특성을 고려하여, 게이트 보호를 위한 비대칭적인 (asymmetrical) 보호 회로가 구비될 필요가 있다.
도 2는 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 정면 방향 및 측면 방향 A-A' 단면도이고, 도 3은 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 정면 방향 및 측면 방향 B-B' 단면도이며, 도 4는 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 정면 방향 및 상면 방향 단면도이다. 도 5 및 도 6은 본 발명의 일 실시예에 따른 게이트 보호회로부가 구비된 실리콘 카바이드 모스펫을 예시한 도면이고, 도 7 및 도 8은 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 제조 방법을 나타낸 도면이다. 본 명세서에서는 설명의 편의를 위해, 도 2 등에 예시된 바와 같이 XZ 평면에 해당하는 단면을 정면 방향 단면이라 칭하고, YZ 평면에 해당하는 단면을 측면 방향 단면이라 칭하며, XY 평면에 해당하는 단면을 상면 방향 단면이라 칭하기로 한다.
정면 방향의 단면 형상이 도시된 도 2의 (a) 및 도 3의 (a)를 참조하면, 실리콘 카바이드 모스펫은 N+ 도전형의 실리콘 카바이드 기판(50)이 사용되고, 실리콘 카바이드 기판(50)은 실리콘 카바이드 기판(50)의 상측 표면에 N- 도전형의 드리프트 영역(20)이 형성되어 에피텍셜 기판(epitaxial substrate)인 반도체 기판으로 형성된다. 여기서, 실리콘 카바이드 기판(50)은 예를 들어 질소(N)를 N형 불순물로 포함하는 육방정(Hexagonal Close-Packed, HCP)의 4H-SiC 기판일 수 있다.
반도체 기판의 표면 부위(즉, 드리프트 영역(20)의 상측 표층부)에는 JFET 영역(35)을 사이에 두도록 P 도전형의 바디 영역(30)이 이격하여 형성된다. 바디 영역(30)의 상층부(즉, 반도체 기판의 상측 표면에 인접된 영역)에는 JFET 영역(35)에 이격되도록 P+ 도전형의 컨택 영역(110)이 형성된다. 컨택 영역(110)의 상층부 일 영역과 바디 영역(30)의 상층부 일 영역에 연속하여 N+ 도전형의 소스 영역(40)이 형성되되, JFET 영역(35)에 이격하도록 형성되어 채널 영역이 형성된다.
JFET 영역을 사이에 두고 서로 이격하도록 형성된 소스 영역(40)의 상부에는 채널을 형성하도록 게이트 전극(49)이 형성되고, 절연을 위해 게이트 절연막(47)이 개재된다.
또한, 반도체 기판의 상부에는 게이트 전극(49)에 이격하며 소스 영역(40)에 전기적으로 연결되도록 소스 메탈(45)이 형성되고, N+ 도전형의 실리콘 카바이드 기판(50)의 하부에는 드레인 메탈(60)이 형성된다.
정면 방향의 단면 형상이 도시된 도 2의 (a) 및 도 3의 (a)에 도시된 실리콘 카바이드 모스펫에 대해, JFET 영역(35)과 소스 영역(40)의 사이 위치(즉, 채널 영역의 위치)를 수직으로 지나는 A-A' 위치를 측면 방향에서 본 단면도(A-A' 단면도)가 도 2의 (b)에 도시되어 있고, 게이트 전극(49)의 하부에 형성된 소스 영역(40)의 위치를 수직으로 지나는 B-B' 위치를 측면 방향에서 본 단면도(B-B' 단면도)가 도 3의 (b)에 도시되어 있다.
채널 영역의 위치인 A-A' 단면도가 도시된 도 2의 (b)를 참조하면, 소스 영역(40), 컨택 영역(110) 등이 형성된 반도체 기판의 상측 표층부에는 미리 지정된 깊이의 트렌치 홈(120)들이 이격하여 형성된다. 트렌치 홈(120)은 반도체 기판의 상측 표층부에 형성된 컨택 영역(110)의 두께보다 상대적으로 얕은 깊이로 형성될 수 있다.
트렌치 홈(120)은 측면 방향 단면도의 깊이 방향(즉, 채널 영역의 길이 방향(Lch)이며, 도시된 X축 방향)으로 연장되어 형성되며, 도 5에 예시된 바와 같이 트렌치 홈(120)의 연장 길이는 예를 들어 JFET 영역(35)을 사이에 두고 서로 이격하도록 형성된 소스 영역(40)들의 서로 먼 단부까지의 간격(즉, 소스 영역(40)들이 채널 영역에 의해 경계되는 단부사이의 간격)에 해당하는 길이일 수 있다.
트렌치 홈(120)의 폭은 예를 들어 1um에서 수 um의 길이로 형성될 수 있고, 트렌치 홈(120)들 사이의 간격도 이에 상응하도록 예를 들어 1um에서 수 um의 길이로 형성될 수 있다. 트렌치 홈(120)의 깊이 및/또는 트렌치 홈(120)의 조밀도를 크게 형성함으로써, 채널 저항이 상대적으로 저감되도록 할 수 있다.
트렌치 홈(120)이 형성되어 요철 형상으로 형성된 반도체 기판의 상측 표면에는 미리 지정된 두께로 게이트 절연막(47)이 형성되고, 게이트 절연막(47)의 상부에 소스 영역(40) 등에 절연되도록 게이트 전극(49)이 형성된다. 게이트 전극(49)은 예를 들어 폴리실리콘 등으로 형성될 수 있다.
전술한 바와 같이, 본 실시예에 따른 실리콘 카바이드 모스펫에는 채널 영역의 길이 방향(Lch)에 평행하게 복수 개의 트렌치 홈(120)이 반복하여 이격 형성됨으로써, 서로 수직하는(orthogonal) 채널 영역이 단차를 가지도록 연속하여 배치되는 요철 형상의 폴디드(folded) 채널 영역이 형성된다(도 2 내지 도 5 참조).
여기서, 도 5에 예시된 바와 같이, 인접 배치된 채널 영역들은 동일 평면상에 존재하지 않으며, 도통시 각 평면 상에 존재하는 소스 영역으로 전류가 흐르게 된다.
폴디드 채널 영역은 종래의 플라나 타입의 실리콘 카바이드 모스펫에 구비되는 수평형의 채널 영역에 비해 채널 폭(Channel width, Wch)이 상대적으로 증가되도록 하는 특징이 있다.
예를 들어, 채널 영역이 수직 방향으로 연장되는 길이만큼 채널 폭이 상대적으로 증가될 수 있으므로, 종래의 실리콘 카바이드 모스펫의 채널 폭이 Wch라 할 때 도 2의 (b)에 예시된 폴디드 채널 영역은 Wch + 6L이 되어, 6L만큼 채널 폭이 증가된다.
이와 같이, 폴디드 채널 영역의 깊이 및 배열 간격에 따라 다양하게 채널 폭을 증가시킬 수 있다.
따라서, 본 실시예에 따른 실리콘 카바이드 모스펫은 3차원 구조의 폴디드 채널 영역을 형성하여 채널 폭을 증가시킴으로써 채널 폭에 비례하는 특성을 가지는 온저항, 도통 손실을 감소시킬 수 있는 장점이 있다.
이와 달리, 소스 영역(40)을 포함하는 위치인 B-B' 단면도를 나타낸 도 3의 (b)를 참조하면, 트렌치 홈(120)의 하부에는 트렌치 홈(120)에 접촉하도록 미리 지정된 두께의 소스 영역(40)이 폴디드 채널 영역의 형상에 대응되는 형상으로 형성된다.
이하, 도 7을 참조하여 폴디드 채널 영역을 형성하는 과정을 간략히 설명한다.
우선, 도 7의 (a)에 도시된 바와 같이, 반도체 기판의 상측 표층부에 P 도전형의 이온 주입, N 도전형의 이온 주입 및 활성화를 통해 P 도전형의 바디 영역(30)과 N 도전형의 JFET 영역(35)을 각각 형성하고, 바디 영역(30)의 상층부에 JFET 영역(35)에 이격되도록 P+ 도전형의 컨택 영역(110)을 형성한다(도 7의 (a) 참조).
이어서, 도 7의 (b)에 도시된 바와 같이, 폴디드 채널 영역을 형성하기 위해, 적절한 마스크를 적용하여 반도체 기판의 상측 표층부를 선택적으로 식각하여, 미리 지정된 깊이의 트렌치 홈(120)들을 이격 형성한다.
반도체 기판의 상측 표층부를 요철 형상으로 형성시키는 트렌치 홈(120)들은 도 7의 (d-1) 및 (d-2)에 도시된 바와 같이, 측면 방향 단면도의 깊이 방향(즉, 채널 영역의 길이 방향)으로 연장되어 형성된다. 트렌치 홈(120)의 연장 길이는 예를 들어 JFET 영역(35)을 사이에 두고 서로 이격하도록 형성된 소스 영역(40)들의 서로 먼 단부까지의 간격에 해당하는 길이일 수 있다.
이때, 트렌치 홈(120)이 형성됨으로써 바디 영역(30)의 접합 깊이가 상대적으로 감소되기 때문에, 트렌치 홈(120)의 형성 깊이는 실리콘 카바이드 모스펫의 항복 전압 특성에 영향을 주지 않는 깊이로 미리 지정될 수 있다.
이어서, 도 7의 (c)에 도시된 바와 같이, N+ 도전형의 이온 주입 및 활성화를 통해 컨택 영역(110)의 상층부 일 영역과 바디 영역(30)의 상층부 일 영역에 연속하며, JFET 영역(35)에 이격되는 N+ 도전형의 소스 영역(40)이 형성된다. 이때, 식각된 트렌치 홈(120)의 벽면에도 소스 영역(40)이 형성되도록 하기 위해, 해당 영역에 N+ 도전형의 이온이 경사 주입될 수 있다.
전술한 과정에 의해, 소스 영역(40)이 형성되지 않은 채널 영역인 A-A' 위치의 측면 방향 단면도가 도 7의 (d-1)에 도시되어 있고, 소스 영역(40)이 형성된 B-B' 위치의 측면 방향 단면도가 도 7의 (d-2)에 도시되어 있다.
앞서 설명한 바와 같이, 실리콘 카바이드 모스펫의 게이트 절연 내압은 순방향 모드(forward mode)와 역방향 모드(reverse mode)에서 비대칭성을 가지는 문제점이 있다.
이러한 문제점을 해결하기 위해, 본 실시예에 따른 실리콘 카바이드 모스펫에는 게이트 과도전압(gate over voltage)와 게이트 오실레이션(gate oscillation)으로부터 보호하기 위한 게이트 보호회로부(510)가 구비된다.
게이트 보호회로부(510)는 도 5에 도시된 바와 같이, 게이트 전극(49)과 소스 메탈(45) 사이에 배치된다. 또한, 게이트 보호회로부(510)는 도 6 및 도 8에 도시된 바와 같이 게이트 절연막(47) 형성 단계에서 함께 형성되는 절연막층(830)에 의해 절연되고, 게이트 전극(49) 형성 단계에서 함께 형성된 폴리실리콘층(610)에 N 도전형 이온이 주입된 영역과 P 도전형 이온이 주입된 영역이 교대로 다단 접합된 형상의 내장 다이오드로 형성된다. 내장 다이오드의 일측 단은 게이트 전극(49)에 접속되고, 내장 다이오드의 타측 단은 소스 메탈(45)에 접속된다. 절연막층(830)은 예를 들어 게이트 옥사이드 절연막일 수도 있고, 에지 터미네이션 영역 형성시의 필드 옥사이드(FOX)일 수도 있다.
여기서, 게이트 보호회로부(510)는 실리콘 카바이드 모스펫의 비대칭적인 게이트 절연 내압 특성을 고려하여 비대칭적인(asymmetrical) 보호회로로 구성된다.
설명의 편의를 위해, 도 6의 (b)에 예시된 바와 같이, 실리콘 카바이드 모스펫의 게이트 보호회로부(510)에 포함되는 비대칭 보호회로에서 P/N의 턴온 전압은 1V이고, N/P의 항복 전압은 4V인 것으로 가정하면, 순방향 보호 전압은 26V, 역방향 보호 전압은 -14V로 설정될 수 있다. 즉, 본 실시예에 따른 게이트 보호회로부(510)는 순방향 또는 역방향에 따라 보호 전압이 상이해지는 특징이 있다.
이와 같이, 비대칭적인 보호회로로 구현될 수 있도록 하기 위해, 게이트 전극(49) 및 소스 메탈(45)과 전기적으로 연결되지 않고, 에지 터미네이션 영역의 필드 플레이트와는 다른 목적으로 기능하는 부유 금속층(floating metal layer)(620)이 인접된 P 도전형 영역과 N 도전형 영역을 쇼트(short)시키도록 하나 이상 형성된다.
게이트 보호회로부(510)는 실리콘 카바이드 모스펫의 효율적인 공간 이용을 위해, 도 8에 예시된 바와 같이, 게이트 패드 영역에 배치되거나, 활성 셀 영역(Active cell region)의 유휴 공간에 배치될 수 있다.
이하, 도 8을 참조하여 게이트 보호회로부(510)를 형성하는 과정을 간략히 설명한다.
우선, 도 8의 (a-2)에 도시된 바와 같이, 반도체 기판의 상측 표층부에 P 도전형의 이온 주입 및 활성화를 통해 형성된 P 도전형의 웰 영역(810)의 상부에 절연막층(830)을 형성하고, 절연막층(830)의 상부에 내장 다이오드가 형성된다.
내장 다이오드는 절연막층(830)의 상부에 폴리실리콘층(610)이 형성되고, 폴리실리콘층(610)을 N 도전형 이온 주입 영역과 P 도전형 이온 주입 영역이 교대로 다단 접합된 형상으로 형성함으로써 형성된다.
여기서, 웰 영역(810), 절연막층(830) 및 폴리실리콘층(610) 각각은 도 8의 (a-1)에 도시된 P 도전형의 바디 영역(30), 게이트 절연막(47) 및 게이트 전극(49)을 형성하는 공정 각각에서 함께 형성될 수도 있다.
이어서, 도 8의 (b-2)에 도시된 바와 같이, P 도전형 이온 및 N 도전형 이온 주입에 의해 형성된 내장 다이오드가 비대칭적인 보호 회로로 구성되도록 하기 위해, 부유 금속층(620)이 인접된 P 도전형 영역과 N 도전형 영역을 쇼트(short)시키도록 하나 이상 형성된다. 여기서, 부유 금속층(620)은 게이트 전극(49) 및 소스 메탈(45)과 전기적으로 연결되지 않도록 형성된다.
예를 들어, 부유 금속층(620)은 도 8의 (b-1)에 도시된 소스 메탈(45)을 형성하는 공정에서 함께 형성될 수도 있다.
이제까지, 실리콘 카바이드 전력 반도체 장치가 모스펫인 경우를 예로 들어 설명하였으나, 절연게이트 바이폴라 트랜지스터(IGBT) 등 여러 형태의 전력 반도체 소자에 본 발명의 기술적 사상이 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
전술한 바와 같이, 본 발명의 실시예들에 따른 실리콘 카바이드 전력 반도체 장치는, 채널 이동도를 높여 낮은 채널 저항을 가지도록 함으로써 장치의 고성능화를 도모할 수 있고, 비대칭적인(asymmetrical) 게이트 보호회로를 구비하여 순방향 모드와 역방향 모드에서의 게이트 절연 내압의 비대칭성 문제를 해결하는 특징이 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 플라나 게이트 구조를 가지는 전력 반도체 장치에 있어서,
    소스 메탈과 게이트 전극의 사이에 배치되는 게이트 보호회로부를 포함하되,
    상기 게이트 보호회로부는,
    반도체 기판의 상측 표면에 형성된 절연막층에 의해 절연되도록 형성된 폴리실리콘층에 제1 도전형 이온 주입 영역과 제2 도전형 이온 주입 영역이 교대로 다단 접속되도록 형성되고, 일측단은 상기 소스 메탈에 전기적으로 연결되며, 타측단은 상기 게이트 전극에 전기적으로 연결되는 내장 다이오드; 및
    상기 내장 다이오드에서 서로 인접하는 제1 도전형 이온 주입 영역과 제2 도전형 이온 주입 영역을 쇼트시키도록 형성되는 하나 이상의 부유 금속층을 포함하여 형성되되,
    상기 부유 금속층은, 상기 게이트 보호회로부의 순방향 보호 전압과 역방향 보호 전압의 크기가 서로 상이해지도록 배치되는 것을 특징으로 하는 전력 반도체 장치.
  2. 제1항에 있어서,
    상기 전력 반도체 장치의 채널 영역은 폴디드(folded) 채널 영역으로 형성되되,
    상기 폴디드 채널 영역은,
    상기 반도체 기판의 상측 표층부에 채널 영역의 길이 방향(Lch)에 평행한 다수 개의 트렌치 홈이 반복하도록 이격 형성되어, 채널 영역의 폭 방향(Wch)에서 요철 형상으로 형성되는 것을 특징으로 하는 전력 반도체 장치.
  3. 제1항에 있어서,
    상기 게이트 보호회로부는 게이트 패드 영역에 형성되는 것을 특징으로 하는 전력 반도체 장치.
  4. 제1항에 있어서,
    상기 부유 금속층은 상기 소스 메탈 및 상기 게이트 전극과 전기적으로 연결되지 않는 것을 특징으로 하는 전력 반도체 장치.
  5. 제2항에 있어서,
    채널 영역의 폭 방향에서 서로 수직하는 채널 영역이 단차를 가지도록 연속 배치되어 요철 형상으로 형성된 상기 폴디드 채널 영역은, 인접 배치된 채널 영역들이 서로 다른 자세의 평면 형상을 가지도록 배치되고, 전류 도통시에는 전류가 각각의 채널 영역이 자세된 평면을 통해 해당 채널 영역에 형성된 소스 영역으로 흐르는 것을 특징으로 하는 전력 반도체 장치.
  6. 제5항에 있어서,
    상기 소스 영역은 상기 폴디드 채널 영역의 형상에 대응되도록 요철 형상으로 상기 반도체 기판의 상측 표층부에 형성되는 것을 특징으로 하는 전력 반도체 장치.
  7. 제2항에 있어서,
    상기 트렌치 홈은 상기 반도체 기판의 상측 표층부에 형성된 제1 도전형의 바디 영역에 형성된 제1 도전형의 컨택 영역의 두께보다 상대적으로 얕은 깊이로 형성되는 것을 특징으로 하는 전력 반도체 장치.
  8. 제2항에 있어서,
    상기 트렌치 홈은 상기 반도체 기판의 JFET 영역, 채널 영역 및 소스 영역의 상측 표층부에 채널 길이 방향으로 연장되어 형성되는 것을 특징으로 하는 전력 반도체 장치.
  9. 제1항에 있어서,
    상기 전력 반도체 장치는 모스펫 트랜지스터인 것을 특징으로 하는 전력 반도체 장치.
  10. 제1항에 있어서,
    상기 전력 반도체 장치는 절연 게이트 바이폴라 트랜지스터인 것을 특징으로 하는 전력 반도체 장치.
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