WO2023199570A1 - 半導体装置とその製造方法 - Google Patents

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type
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semiconductor device
high concentration
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秀史 高谷
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株式会社デンソー
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the technology disclosed in this specification relates to a semiconductor device and a manufacturing method thereof.
  • JP 2003-309261A and JP 2017-152488A disclose semiconductor devices in which p-type layers and n-type layers are alternately and repeatedly arranged in the plane direction of a semiconductor substrate. When this semiconductor device is turned off, the plurality of p-type layers and the plurality of n-type layers are depleted, and the voltage between the source and drain is maintained.
  • a semiconductor device disclosed in this specification includes a semiconductor substrate provided with a trench on an upper surface, a gate insulating film that covers the inner surface of the trench, and a semiconductor device disposed within the trench, and is separated from the semiconductor substrate by the gate insulating film. and an insulated gate electrode.
  • the semiconductor substrate includes an n-type source layer in contact with the gate insulating film on a side surface of the trench, and a p-type body layer in contact with the gate insulating film on the side surface of the trench located below the source layer. , a plurality of p-type deep layers, each extending from the body layer to below the bottom surface of the trench, and extending along a first direction when the semiconductor substrate is viewed from above.
  • a plurality of layers are arranged at corresponding intervals among a plurality of intervals defined between the p-type deep layers, and are in contact with the gate insulating film on the side surface of the trench located below the body layer.
  • An n-type high concentration layer that is in contact with at least a part of the lower surface of a corresponding p-type deep layer among the plurality of p-type deep layers and has a higher concentration of n-type impurities than the drift layer.
  • the n-type high concentration layer is provided so as to be in contact with at least a part of the lower surface of the p-type deep layer, the depletion layer spreads from the p-type deep layer toward the drift layer when turned on. can be suppressed. Therefore, in the semiconductor device described above, a wide current path is ensured, so that it can have a characteristic of low on-resistance. Further, the n-type high concentration layer is partially provided so as to be in contact with the lower surface of the p-type deep layer. Therefore, in the semiconductor device described above, a decrease in breakdown voltage is also suppressed. The semiconductor device described above can achieve both low on-resistance and high breakdown voltage.
  • a method for manufacturing a semiconductor device disclosed in this specification includes a deep layer forming step of forming a plurality of p-type deep layers and a plurality of n-type deep layers in an n-type epitaxial layer, the plurality of p-type deep layers each extends along a first direction when the epitaxial layer is viewed from above and is spaced apart from each other in a second direction perpendicular to the first direction, and each of the plurality of a deep layer forming step in which each of the n-type deep layers is arranged at a corresponding interval among a plurality of intervals defined between the adjacent p-type deep layers; and the plurality of p-type deep layers.
  • n-type high concentration layer that is in contact with at least a part of the lower surface of the corresponding p-type deep layer and has a higher concentration of n-type impurity than the epitaxial layer; You can prepare. Note that the chronological order of the deep layer forming step and the n-type high concentration layer forming step is not particularly limited.
  • this semiconductor device manufacturing method a semiconductor device that has both low on-resistance and high breakdown voltage can be manufactured.
  • FIG. 2 is a cross-sectional perspective view of the semiconductor device 10 (a diagram showing an xz cross section that does not include the p-type deep layer 36).
  • FIG. 2 is a cross-sectional perspective view of the semiconductor device 10 with the source electrode 22 and the interlayer insulating film 20 omitted (a diagram showing an xz cross section not including the p-type deep layer 36).
  • This is an enlarged xy section including the p-type trench lower layer 35, the p-type deep layer 36, and the n-type deep layer 37, when the semiconductor substrate 12 is viewed from above.
  • 3 is an enlarged cross-sectional view of the semiconductor device 10 showing the arrangement of a deep layer 37.
  • FIG. 2 is an enlarged cross-sectional view of the semiconductor device 10 shown in FIG.
  • FIG. 2 is a cross-sectional perspective view of the semiconductor device 10 (a diagram showing an xz cross section including a p-type deep layer 36).
  • FIG. 7 is an enlarged yz cross-sectional view of a modification of the semiconductor device 10 including a p-type deep layer 36, an n-type deep layer 37, and an n-type high concentration layer.
  • FIG. 7 is an enlarged yz cross-sectional view of a modification of the semiconductor device 10 including a p-type deep layer 36, an n-type deep layer 37, and an n-type high concentration layer.
  • FIG. 7 is an enlarged yz cross-sectional view of a modification of the semiconductor device 10 including a p-type deep layer 36, an n-type deep layer 37, and an n-type high concentration layer.
  • FIG. 2 is an explanatory diagram of a method for manufacturing the semiconductor device 10.
  • FIG. 2 is an explanatory diagram of a method for manufacturing the semiconductor device 10.
  • FIG. 2 is an explanatory diagram of a method for manufacturing the semiconductor device 10.
  • FIG. 2 is an explanatory diagram of a method for manufacturing the semiconductor device 10.
  • FIG. 1 is an explanatory diagram of a method for manufacturing the semiconductor device 10.
  • FIG. 2 is an explanatory diagram of a method for manufacturing the semiconductor device 10.
  • FIG. 2 is an explanatory diagram of a method for manufacturing the semiconductor device 10.
  • FIG. 2 is an explanatory diagram of a method for manufacturing the semiconductor device 10.
  • the semiconductor device 10 shown in FIGS. 1 to 5 is a type of power device called a MOSFET (metal-oxide-semiconductor field effect transistor), and has a semiconductor substrate 12.
  • MOSFET metal-oxide-semiconductor field effect transistor
  • the thickness direction of the semiconductor substrate 12 is referred to as the z direction
  • one direction parallel to the upper surface 12a of the semiconductor substrate 12 is referred to as the x direction, which is a direction perpendicular to the x direction and the z direction.
  • the y direction is made of silicon carbide (SiC).
  • the semiconductor substrate 12 may be made of other semiconductor materials such as silicon and gallium nitride.
  • a plurality of trenches 14 are provided on the upper surface 12a of the semiconductor substrate 12. As shown in FIG. 2, the plurality of trenches 14 extend in the y direction on the upper surface 12a. The plurality of trenches 14 are arranged at intervals in the x direction.
  • each trench 14 is covered with a gate insulating film 16.
  • a gate electrode 18 is arranged within each trench 14 .
  • Each gate electrode 18 is insulated from the semiconductor substrate 12 by a gate insulating film 16.
  • the upper surface of each gate electrode 18 is covered with an interlayer insulating film 20.
  • a source electrode 22 is provided on the top of the semiconductor substrate 12 .
  • the source electrode 22 covers each interlayer insulating film 20.
  • Source electrode 22 is insulated from gate electrode 18 by interlayer insulating film 20 .
  • the source electrode 22 is in contact with the upper surface 12a of the semiconductor substrate 12 at a position where the interlayer insulating film 20 is not present.
  • a drain electrode 24 is provided at the bottom of the semiconductor substrate 12 .
  • the drain electrode 24 is in contact with the entire lower surface 12b of the semiconductor substrate 12.
  • the semiconductor substrate 12 includes a plurality of source layers 30, a plurality of contact layers 32, a body layer 34, a plurality of p-type trench lower layers 35, a plurality of p-type deep layers 36, and a plurality of p-type deep layers 36. It has an n-type deep layer 37, a drift layer 38, a plurality of n-type high concentration layers 39, and a drain layer 40.
  • Each source layer 30 is an n-type layer with a high concentration of n-type impurities. Each source layer 30 is arranged in a range that partially includes the upper surface 12a of the semiconductor substrate 12. Each source layer 30 is in ohmic contact with the source electrode 22. Each source layer 30 is in contact with the gate insulating film 16 at the top of the side surface of the trench 14 . Each source layer 30 faces the gate electrode 18 with the gate insulating film 16 in between. Each source layer 30 extends long in the y direction along the side surface of the trench 14. That is, each source layer 30 extends parallel to the longitudinal direction of the trench 14 when looking at the semiconductor substrate 12 from above, and extends from one end of the trench 14 in the longitudinal direction to the other end. ing.
  • Each contact layer 32 is a p-type layer with a high concentration of p-type impurities. Each contact layer 32 is arranged in a range that partially includes the upper surface 12a of the semiconductor substrate 12. Each contact layer 32 is arranged between two corresponding source layers 30. Each contact layer 32 is in ohmic contact with the source electrode 22. Each contact layer 32 extends long in the y direction. That is, each contact layer 32 extends parallel to the longitudinal direction of the trench 14 when looking at the semiconductor substrate 12 from above, and extends from one end of the trench 14 in the longitudinal direction to the other end. ing.
  • the body layer 34 is a p-type layer with a lower concentration of p-type impurities than the contact layer 32.
  • the body layer 34 is arranged below the plurality of source layers 30 and the plurality of contact layers 32.
  • the body layer 34 is in contact with the plurality of source layers 30 and the plurality of contact layers 32 from below.
  • the body layer 34 is in contact with the gate insulating film 16 on the side surface of the trench 14 located below the source layer 30 .
  • the body layer 34 faces the gate electrode 18 with the gate insulating film 16 interposed therebetween.
  • Each p-type trench lower layer 35 is a p-type layer disposed below the corresponding trench 14. As described later, each p-type trench lower layer 35 may be formed in a common ion implantation process with the body layer 34. In this case, the p-type impurity concentration profiles in the depth direction of each p-type trench lower layer 35 and the body layer 34 are the same, and the depth from the bottom surface of the corresponding trench 14 to the lower surface of each p-type trench lower layer 35 is , corresponds to the depth from the upper surface 12a of the semiconductor substrate 12 to the lower surface of the body layer 34. In this example, each p-type trench lower layer 35 is in contact with the gate insulating film 16 covering the bottom surface of the corresponding trench 14. As shown in FIG. 3, when the semiconductor substrate 12 is viewed from above, each p-type trench lower layer 35 extends long along the longitudinal direction (the y direction in this example) of the corresponding trench 14. It extends continuously from one longitudinal end to the other.
  • Each p-type deep layer 36 is a p-type layer that protrudes downward from the lower surface of the body layer 34.
  • the p-type impurity concentration of each p-type deep layer 36 is higher than the p-type impurity concentration of the body layer 34 and lower than the p-type impurity concentration of the contact layer 32.
  • each p-type deep layer 36 extends long in the x direction, with respect to the longitudinal direction of the trench 14 (in this example, the y direction). Orthogonal.
  • the p-type deep layers 36 are spaced apart from each other in the y direction.
  • the p-type deep layer 36 has a long shape in the z direction in the yz cross section.
  • each p-type deep layer 36 in the z direction i.e., the height of the p-type deep layer 36
  • the dimension of the p-type deep layer 36 in the y direction i.e., the width of the p-type deep layer 36.
  • Each p-type deep layer 36 extends from the lower surface of the body layer 34 to a depth below the bottom surface of each trench 14.
  • Each p-type deep layer 36 is in contact with the gate insulating film 16 on the side surface of the trench 14 located below the body layer 34 . Further, as shown in FIG. 3, each p-type deep layer 36 is in contact with a p-type trench lower layer 35 disposed below the trench 14 so as to intersect therewith.
  • Each n-type deep layer 37 is an n-type layer that protrudes downward from the lower surface of the body layer 34.
  • the n-type impurity concentration in each n-type deep layer 37 is higher than the n-type impurity concentration in the drift layer 38.
  • the n-type impurity concentration of each n-type deep layer 37 is lower than the p-type impurity concentration of each p-type deep layer 36.
  • each n-type deep layer 37 may have the same concentration of n-type impurity as the drift layer 38.
  • each n-type deep layer 37 is arranged at a corresponding interval among a plurality of intervals defined by adjacent p-type deep layers 36. As shown in FIGS.
  • each n-type deep layer 37 extends long in the x direction, and is orthogonal to the longitudinal direction of the trench 14 (in this example, the y direction). are doing.
  • Each n-type deep layer 37 is in contact with the side surfaces of the p-type deep layer 36 on both sides thereof.
  • the n-type deep layer 37 has a long shape in the z direction in the yz cross section. That is, the dimension of the n-type deep layer 37 in the z direction (i.e., the height of the n-type deep layer 37) is larger than the dimension of the n-type deep layer 37 in the y direction (i.e., the width of the n-type deep layer 37).
  • the height of the n-type deep layer 37 is equal to the height of the p-type deep layer 36. Note that in this specification, taking into account variations in the ion implantation process, if the difference in the height of the p-type deep layer 36 with respect to the height of the n-type deep layer 37 is within 3%, the height of the n-type deep layer 37 is It is said that the height of the p-type deep layer 36 is the same as that of the p-type deep layer 36.
  • the width of the n-type deep layer 37 is approximately equal to the width of the p-type deep layer 36. As shown in FIGS. 1, 2, and 5, each n-type deep layer 37 extends from the lower surface of the body layer 34 to below the bottom surface of each trench 14.
  • Each n-type deep layer 37 is in contact with the gate insulating film 16 at the side surface of the trench 14 located below the body layer 34 . Further, as shown in FIG. 3, each n-type deep layer 37 is in contact with a p-type trench lower layer 35 disposed below the trench 14 so as to cross.
  • the drift layer 38 is an n-type layer disposed below the plurality of p-type deep layers 36 and the plurality of n-type deep layers 37.
  • the n-type impurity concentration in the drift layer 38 is lower than the n-type impurity concentration in the n-type deep layer 37 .
  • the drift layer 38 is in contact with the n-type deep layer 37 from below.
  • Each n-type high concentration layer 39 is an n-type layer in contact with the entire lower surface of the corresponding p-type deep layer 36.
  • the n-type impurity concentration in each n-type high concentration layer 39 is higher than the n-type impurity concentration in the drift layer 38.
  • the n-type impurity concentration in each n-type high concentration layer 39 may be lower than the n-type impurity concentration in the n-type deep layer 37.
  • Each n-type high concentration layer 39 is arranged between the drift layer 38 and the p-type deep layer 36, and separates the drift layer 38 and the p-type deep layer 36 from each other.
  • Each n-type high concentration layer 39 is partially provided so as to be in contact with the lower surface of the p-type deep layer 36, and is not provided so as to cover at least a portion of the lower surface of the n-type deep layer 37.
  • each n-type high concentration layer 39 does not extend continuously between adjacent p-type deep layers 36, but is separated below the n-type deep layer 37. Therefore, the n-type deep layer 37 and the drift layer 38 are in contact with each other in the region between the adjacent n-type high concentration layers 39.
  • each n-type high concentration layer 39 extends long along the longitudinal direction (y direction in this example) of the corresponding p-type deep layer 36.
  • each n-type high concentration layer 39 is also in contact with the lower surface of the p-type trench lower layer 35 that intersects with the corresponding p-type deep layer 36, and the drift layer 38 and the p-type trench lower layer 35 are in contact with each other. is located between. Note that adjacent n-type high concentration layers 39 may be connected under the p-type trench lower layer 35. In this example, the n-type high concentration layer 39 extends in the y direction along the lower surface of the p-type trench lower layer 35, and may be formed to separate the drift layer 38 and the p-type trench lower layer 35.
  • the drain layer 40 is an n-type layer that has a higher concentration of n-type impurities than the drift layer 38 and the n-type deep layer 37.
  • the drain layer 40 is in contact with the drift layer 38 from below.
  • the drain layer 40 is arranged in a range that includes the lower surface 12b of the semiconductor substrate 12. Drain layer 40 is in ohmic contact with drain electrode 24 .
  • the semiconductor device 10 is used with a higher potential applied to the drain electrode 24 than to the source electrode 22.
  • a potential equal to or higher than the gate threshold is applied to each gate electrode 18, a channel is formed in the body layer 34 near the gate insulating film 16.
  • the source layer 30 and the n-type deep layer 37 are connected by the channel. Therefore, electrons flow from the source layer 30 to the drain layer 40 via the channel, the n-type deep layer 37, and the drift layer 38. That is, the semiconductor device 10 is turned on.
  • the potential of each gate electrode 18 is lowered from a value above the gate threshold to a value below the gate threshold, the channel disappears and the flow of electrons stops. That is, the semiconductor device 10 is turned off.
  • a depletion layer spreads from the p-type deep layer 36 toward the drift layer 38 when the semiconductor device 10 is turned on.
  • the depletion layer spreads toward the drift layer 38 below the n-type deep layer 37, there is a concern that the current path will become narrower and the on-resistance will increase. This increase in on-resistance is called the JFET effect.
  • the semiconductor device 10 since the n-type high concentration layer 39 is provided in contact with the lower surface of the p-type deep layer 36, the depletion layer is prevented from spreading from the p-type deep layer 36 toward the drift layer 38. It will be done.
  • the semiconductor device 10 can have a characteristic of low on-resistance.
  • the thickness of the n-type high concentration layer 39 may be larger than the thickness of the depletion layer generated by the built-in potential in the pn junction between the p-type deep layer 36 and the n-type high concentration layer 39.
  • the JFET effect can be satisfactorily suppressed.
  • the n-type high concentration layer 39 is partially provided under the p-type deep layer 36, is not provided under at least a portion of the n-type deep layer 37, and is not provided under the semiconductor substrate 12. It is not formed continuously in the plane direction. In this way, since the n-type high concentration layer 39 is partially provided, a decrease in breakdown voltage of the semiconductor device 10 is also suppressed.
  • the semiconductor device 10 can achieve both low on-resistance and high breakdown voltage.
  • the n-type high concentration layer 39 is selectively arranged at both ends in the width direction of the lower surface of the corresponding p-type deep layer 36, and It does not touch the entire area. Even in this modification, when the semiconductor device 10 is turned on, it is possible to suppress the depletion layer from expanding from the p-type deep layer 36 toward the drift layer 38 below the n-type deep layer 37. Furthermore, since a portion of the p-type deep layer 36 is in contact with the drift layer 38, when the semiconductor device 10 is turned off, a depletion layer spreads well from the p-type deep layer 36 to the drift layer 38. Therefore, in this modification, the withstand voltage can be improved.
  • the width of the n-type high concentration layer 39 is larger than the width of the corresponding p-type deep layer 36, so that the n-type high concentration layer 39 is larger than the width of the corresponding p-type deep layer 36.
  • it is in contact with the n-type deep layer 37 adjacent to the corresponding p-type deep layer 36 . According to this example, when the semiconductor device 10 is turned on, the expansion of the depletion layer from the p-type deep layer 36 toward the drift layer 38 can be effectively suppressed.
  • the p-type deep layer 36 extends below the n-type deep layer 37.
  • the n-type high concentration layer 39 is in contact with not only the entire lower surface of the p-type deep layer 36 but also the side surface of the p-type deep layer 36 located below the n-type deep layer 37 .
  • the breakdown voltage of the semiconductor device 10 is improved.
  • the n-type high concentration layer 39 is also arranged on the side surface of the p-type deep layer 36, even if the p-type deep layer 36 extends below the n-type deep layer 37, the semiconductor device 10 is turned on.
  • the trade-off between on-resistance and breakdown voltage can be further improved. Note that in this modification as well, as shown in FIG. 6, the n-type high concentration layer 39 is not provided on a part of the lower surface of the p-type deep layer 36, and the p-type deep layer 36 and the drift layer 38 are in contact with each other. may be formed.
  • the semiconductor device 10 is manufactured from a semiconductor substrate entirely composed of the drain layer 40.
  • an n-type epitaxial layer 50 is formed on the drain layer 40 using an epitaxial growth technique.
  • an n-type layer 60 is formed by introducing n-type impurities into a predetermined depth range away from the surface of the epitaxial layer 50 using ion implantation technology. A portion of the epitaxial layer 50 below the n-type layer 60 becomes the drift layer 38.
  • a mask 52 having an opening is patterned on the epitaxial layer 50.
  • n-type impurities are introduced into the upper part of the drift layer 38 through the opening of the mask 52 to form an n-type heavily doped layer 39.
  • p-type impurities are introduced into a portion of the n-type layer 60 through the opening of the mask 52 using ion implantation technology to form a plurality of p-type deep layers 36. .
  • a portion of the n-type layer 60 on which the plurality of p-type deep layers 36 are not formed becomes the plurality of n-type deep layers 37 .
  • the step of forming a plurality of p-type deep layers 36 and a plurality of n-type deep layers 37 among the steps illustrated in FIGS. 10 to 13 is an example of a deep layer forming step. After forming the plurality of p-type deep layers 36, the mask 52 is removed.
  • the mask 52 serves both as an ion implantation mask for forming the n-type high concentration layer 39 and an ion implantation mask for forming the p-type deep layer 36. Therefore, the number of steps can be reduced and manufacturing costs can be held down.
  • the n-type high concentration layer 39 may be formed after the p-type deep layer 36 is formed.
  • the n-type high concentration layer 39 of the modified example shown in FIG. I can do it.
  • the opening width of the ion implantation mask for forming the n-type high concentration layer 39 is wider than the opening width of the ion implantation mask for forming the p-type deep layer 36 without also using the mask 52. By increasing also the n-type high concentration layer 39 of the modified example shown in FIG. 7 can be formed.
  • the source layer 30 and the contact layer 32 are formed by introducing n-type impurities and p-type impurities into the surface layer of the epitaxial layer 50 using ion implantation technology.
  • trenches 14 extending from the surface of the epitaxial layer 50 to the n-type deep layer 37 and the p-type deep layer 36 are formed using etching technology.
  • the depth of the trench 14 is adjusted so as not to exceed the n-type deep layer 37 and the p-type deep layer 36.
  • the trench 14 intersects the plurality of p-type deep layers 36 and the plurality of n-type deep layers 37 when the epitaxial layer 50 is viewed from above.
  • the body layer 34 and the p-type trench lower layer 35 are formed by introducing p-type impurities into the surface of the epitaxial layer 50 in multiple stages using ion implantation technology.
  • the body layer 34 is formed above the n-type deep layer 37 and the p-type deep layer 36 and below the source layer 30 and the contact layer 32.
  • P-type trench lower layer 35 is formed below the bottom surface of trench 14 .
  • the semiconductor device 10 is completed by forming the trench 14, the gate insulating film 16, the gate electrode 18, the interlayer insulating film 20, the source electrode 22, and the drain electrode 24.

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Abstract

半導体装置１０は、複数のｐ型ディープ層３６と、複数のｎ型ディープ層３７と、ｎ型のドリフト層３８と、ｎ型高濃度層３９と、を有している。ｎ型高濃度層は、複数のｐ型ディープ層のうちの対応するｐ型ディープ層の下面の少なくとも一部に接しており、ドリフト層よりもｎ型不純物の濃度が高い。

Description

半導体装置とその製造方法 関連出願の相互参照
　本出願は、２０２２年４月１４日に出願された日本特許出願番号２０２２－０６６８３４号の関連出願であり、この日本特許出願に基づく優先権を主張するものであり、この日本特許出願に記載された全ての内容を、本明細書を構成するものとして援用する。
　本明細書に開示の技術は、半導体装置とその製造方法に関する。
　特開２００３－３０９２６１号公報及び特開２０１７－１５２４８８号公報には、半導体基板の面方向においてｐ型層とｎ型層が交互に繰り返し配置された半導体装置が開示されている。この半導体装置がオフすると、複数のｐ型層と複数のｎ型層が空乏化され、ソース－ドレイン間の電圧が保持される。
　このような複数のｐ型層と複数のｎ型層を有する半導体装置では、オン抵抗と耐圧の間にトレードオフの関係がある。本明細書では、オン抵抗と耐圧の間に存在するトレードオフを改善する技術を提案する。
　本明細書が開示する半導体装置は、上面にトレンチが設けられた半導体基板と、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極と、を備えることができる。前記半導体基板が、前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース層と、前記ソース層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接するｐ型のボディ層と、複数のｐ型ディープ層であって、各々が、前記ボディ層から前記トレンチの底面よりも下側まで伸びており、上側から前記半導体基板を見たときに、第１方向に沿って伸びているとともに前記第１方向に対して直交する第２方向に相互に間隔を開けて配置されている、複数のｐ型ディープ層と、複数のｎ型ディープ層であって、各々が、隣り合う前記ｐ型ディープ層の間に画定される複数の間隔のうちの対応する間隔に配置されており、前記ボディ層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接している、複数のｎ型ディープ層と、前記複数のｐ型ディープ層と前記複数のｎ型ディープ層の下側に配置されており、前記複数のｎ型ディープ層に接しているｎ型のドリフト層と、前記複数のｐ型ディープ層のうちの対応するｐ型ディープ層の下面の少なくとも一部に接しており、前記ドリフト層よりもｎ型不純物の濃度が高い、ｎ型高濃度層と、を有することができる。
　上記半導体装置では、ｎ型高濃度層がｐ型ディープ層の下面の少なくとも一部に接するように設けられているので、オンしたときにｐ型ディープ層からドリフト層に向けて空乏層が広がることが抑えられる。このため、上記半導体装置では、電流経路が広く確保されるので、低オン抵抗という特性を有することができる。また、ｎ型高濃度層は、ｐ型ディープ層の下面に接するように部分的に設けられている。このため、上記半導体装置では、耐圧の低下も抑えられている。上記半導体装置は、低オン抵抗と高耐圧を両立するこができる。
　本明細書が開示する半導体装置の製造方法は、ｎ型のエピタキシャル層に複数のｐ型ディープ層と複数のｎ型ディープ層を形成するディープ層形成工程であって、前記複数のｐ型ディープ層の各々が、上側から前記エピタキシャル層を見たときに第１方向に沿って伸びているとともに前記第１方向に対して直交する第２方向に相互に間隔を開けて配置されており、前記複数のｎ型ディープ層の各々が、隣り合う前記ｐ型ディープ層の間に画定される複数の間隔のうちの対応する間隔に配置されている、ディープ層形成工程と、前記複数のｐ型ディープ層のうちの対応するｐ型ディープ層の下面の少なくとも一部に接しており、前記エピタキシャル層よりもｎ型不純物の濃度が高いｎ型高濃度層を形成するｎ型高濃度層形成工程と、を備えることができる。なお、ディープ層形成工程とｎ型高濃度層形成工程の時系列の順序は特に限定されるものではない。
　この半導体装置の製造方法によると、低オン抵抗と高耐圧を両立した半導体装置を製造することができる。
半導体装置１０の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。 ソース電極２２と層間絶縁膜２０を省略した半導体装置１０の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。 ｐ型トレンチ下層３５、ｐ型ディープ層３６及びｎ型ディープ層３７を含む拡大ｘｙ断面であって、半導体基板１２を上から見たときのｐ型トレンチ下層３５、ｐ型ディープ層３６及びｎ型ディープ層３７の配置を示す半導体装置１０の拡大断面図。 トレンチ１４、ｐ型ディープ層３６及びｎ型ディープ層３７を含む拡大ｘｙ断面であって、半導体基板１２を上から見たときのトレンチ１４、ｐ型ディープ層３６及びｎ型ディープ層３７の配置を示す半導体装置１０の拡大断面図。 半導体装置１０の断面斜視図（ｐ型ディープ層３６を含むｘｚ断面を示す図）。 ｐ型ディープ層３６、ｎ型ディープ層３７、及び、ｎ型高濃度層を含む半導体装置１０の変形例の拡大ｙｚ断面図。 ｐ型ディープ層３６、ｎ型ディープ層３７、及び、ｎ型高濃度層を含む半導体装置１０の変形例の拡大ｙｚ断面図。 ｐ型ディープ層３６、ｎ型ディープ層３７、及び、ｎ型高濃度層を含む半導体装置１０の変形例の拡大ｙｚ断面図。 半導体装置１０の製造方法の説明図。 半導体装置１０の製造方法の説明図。 半導体装置１０の製造方法の説明図。 半導体装置１０の製造方法の説明図。 半導体装置１０の製造方法の説明図。 半導体装置１０の製造方法の説明図。 半導体装置１０の製造方法の説明図。 半導体装置１０の製造方法の説明図。
　以下、図面を参照して各実施形態を説明する。図示明瞭化を目的として、繰り返し配置されている構成要素についてはその一部のみに符号を付す。
　図１～図５に示す半導体装置１０は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）と称される種類のパワーデバイスであり、半導体基板１２を有している。以下では、半導体基板１２の厚み方向をｚ方向といい、半導体基板１２の上面１２ａに平行な一方向（ｚ方向に直交する一方向）をｘ方向といい、ｘ方向及びｚ方向に直交する方向をｙ方向という。半導体基板１２は、炭化シリコン（ＳｉＣ）により構成されている。なお、半導体基板１２がシリコン、窒化ガリウム等の他の半導体材料により構成されていてもよい。半導体基板１２の上面１２ａには、複数のトレンチ１４が設けられている。図２に示すように、複数のトレンチ１４は、上面１２ａにおいて、ｙ方向に沿って長く伸びている。複数のトレンチ１４は、ｘ方向に間隔を開けて配置されている。
　図１、２、５に示すように、各トレンチ１４の内面（すなわち、側面と底面）は、ゲート絶縁膜１６によって覆われている。各トレンチ１４内に、ゲート電極１８が配置されている。各ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。図１、５に示すように、各ゲート電極１８の上面は、層間絶縁膜２０によって覆われている。半導体基板１２の上部に、ソース電極２２が設けられている。ソース電極２２は、各層間絶縁膜２０を覆っている。ソース電極２２は、層間絶縁膜２０によってゲート電極１８から絶縁されている。ソース電極２２は、層間絶縁膜２０が存在しない位置で、半導体基板１２の上面１２ａに接している。半導体基板１２の下部に、ドレイン電極２４が設けられている。ドレイン電極２４は、半導体基板１２の下面１２ｂの全体に接している。
　図１、２、５に示すように、半導体基板１２は、複数のソース層３０、複数のコンタクト層３２、ボディ層３４、複数のｐ型トレンチ下層３５、複数のｐ型ディープ層３６、複数のｎ型ディープ層３７、ドリフト層３８、複数のｎ型高濃度層３９、及び、ドレイン層４０を有している。
　各ソース層３０は、ｎ型不純物の濃度が高いｎ型層である。各ソース層３０は、半導体基板１２の上面１２ａを部分的に含む範囲に配置されている。各ソース層３０は、ソース電極２２にオーミック接触している。各ソース層３０は、トレンチ１４の側面の最上部において、ゲート絶縁膜１６に接している。各ソース層３０は、ゲート絶縁膜１６を介してゲート電極１８に対向している。各ソース層３０はトレンチ１４の側面に沿ってｙ方向に長く伸びている。即ち、各ソース層３０は、上側から半導体基板１２を見たときに、トレンチ１４の長手方向に対して平行に伸びており、トレンチ１４の長手方向の一方の端部から他方の端部まで伸びている。
　各コンタクト層３２は、ｐ型不純物の濃度が高いｐ型層である。各コンタクト層３２は、半導体基板１２の上面１２ａを部分的に含む範囲に配置されている。各コンタクト層３２は、対応する２つのソース層３０の間に配置されている。各コンタクト層３２は、ソース電極２２にオーミック接触している。各コンタクト層３２は、ｙ方向に長く伸びている。即ち、各コンタクト層３２は、上側から半導体基板１２を見たときに、トレンチ１４の長手方向に対して平行に伸びており、トレンチ１４の長手方向の一方の端部から他方の端部まで伸びている。
　ボディ層３４は、コンタクト層３２よりもｐ型不純物の濃度が低いｐ型層である。ボディ層３４は、複数のソース層３０及び複数のコンタクト層３２の下側に配置されている。ボディ層３４は、複数のソース層３０及び複数のコンタクト層３２に対して下側から接している。ボディ層３４は、ソース層３０の下側に位置するトレンチ１４の側面で、ゲート絶縁膜１６に接している。ボディ層３４は、ゲート絶縁膜１６を介してゲート電極１８に対向している。
　各ｐ型トレンチ下層３５は、対応するトレンチ１４の下側に配置されているｐ型層である。後述するように、各ｐ型トレンチ下層３５は、ボディ層３４と共通のイオン注入工程で形成されてもよい。この場合、各ｐ型トレンチ下層３５とボディ層３４のｐ型不純物の深さ方向の濃度プロファイルは一致しており、対応するトレンチ１４の底面から各ｐ型トレンチ下層３５の下面までの深さは、半導体基板１２の上面１２ａからボディ層３４の下面までの深さと一致する。この例では、各ｐ型トレンチ下層３５は、対応するトレンチ１４の底面を被覆するゲート絶縁膜１６に接している。図３に示すように、半導体基板１２を上側から見たときに、各ｐ型トレンチ下層３５は、対応するトレンチ１４の長手方向（この例ではｙ方向）に沿って長く伸びており、トレンチ１４の長手方向の一方端から他方端まで連続して伸びている。
　各ｐ型ディープ層３６は、ボディ層３４の下面から下側に突出しているｐ型層である。各ｐ型ディープ層３６のｐ型不純物の濃度は、ボディ層３４のｐ型不純物の濃度よりも高く、コンタクト層３２のｐ型不純物の濃度よりも低い。図４に示すように、半導体基板１２を上側から見たときに、各ｐ型ディープ層３６は、ｘ方向に長く伸びており、トレンチ１４の長手方向（この例では、ｙ方向）に対して直交している。各ｐ型ディープ層３６は、ｙ方向に相互に間隔を開けて配置されている。ｐ型ディープ層３６は、ｙｚ断面において、ｚ方向に長い形状を有している。即ち、ｐ型ディープ層３６のｚ方向における寸法（即ち、ｐ型ディープ層３６の高さ）は、ｐ型ディープ層３６のｙ方向における寸法（即ち、ｐ型ディープ層３６の横幅）よりも大きい。各ｐ型ディープ層３６は、ボディ層３４の下面から各トレンチ１４の底面よりも下側の深さまで伸びている。各ｐ型ディープ層３６は、ボディ層３４の下側に位置するトレンチ１４の側面でゲート絶縁膜１６に接している。また、図３に示すように、各ｐ型ディープ層３６は、トレンチ１４の下側に配置されているｐ型トレンチ下層３５に交差するように接している。
　各ｎ型ディープ層３７は、ボディ層３４の下面から下側に突出しているｎ型層である。各ｎ型ディープ層３７のｎ型不純物の濃度は、ドリフト層３８のｎ型不純物の濃度よりも高い。各ｎ型ディープ層３７のｎ型不純物の濃度は、各ｐ型ディープ層３６のｐ型不純物濃度よりも低い。なお、この例に代えて、各ｎ型ディープ層３７は、ドリフト層３８のｎ型不純物の濃度と同一濃度であってもよい。図１、２、５に示すように、各ｎ型ディープ層３７は、隣り合うｐ型ディープ層３６によって画定される複数の間隔のうちの対応する間隔に配置されている。図４に示すように半導体基板１２を上側から見たときに、各ｎ型ディープ層３７は、ｘ方向に長く伸びており、トレンチ１４の長手方向（この例では、ｙ方向）に対して直交している。各ｎ型ディープ層３７は、その両側のｐ型ディープ層３６の側面に接している。ｎ型ディープ層３７は、ｙｚ断面において、ｚ方向に長い形状を有している。即ち、ｎ型ディープ層３７のｚ方向における寸法（即ち、ｎ型ディープ層３７の高さ）は、ｎ型ディープ層３７のｙ方向における寸法（即ち、ｎ型ディープ層３７の横幅）よりも大きい。本実施形態では、ｎ型ディープ層３７の高さは、ｐ型ディープ層３６の高さに等しい。なお、本明細書では、イオン注入工程のバラツキを考慮し、ｎ型ディープ層３７の高さに対するｐ型ディープ層３６の高さの差が３％以内であれば、ｎ型ディープ層３７の高さとｐ型ディープ層３６の高さが同一であるという。ｎ型ディープ層３７の横幅は、ｐ型ディープ層３６の横幅と略等しい。図１、２、５に示すように、各ｎ型ディープ層３７は、ボディ層３４の下面から各トレンチ１４の底面よりも下側まで伸びている。各ｎ型ディープ層３７は、ボディ層３４の下側に位置するトレンチ１４の側面でゲート絶縁膜１６に接している。また、図３に示すように、各ｎ型ディープ層３７は、トレンチ１４の下側に配置されているｐ型トレンチ下層３５に交差するように接している。
　ドリフト層３８は、複数のｐ型ディープ層３６及び複数のｎ型ディープ層３７の下側に配置されているｎ型層である。ドリフト層３８のｎ型不純物の濃度は、ｎ型ディープ層３７のｎ型不純物の濃度よりも低い。ドリフト層３８は、ｎ型ディープ層３７に対して下側から接している。
　各ｎ型高濃度層３９は、対応するｐ型ディープ層３６の下面の全体に接するｎ型層である。各ｎ型高濃度層３９のｎ型不純物の濃度は、ドリフト層３８のｎ型不純物の濃度よりも高い。各ｎ型高濃度層３９のｎ型不純物の濃度は、ｎ型ディープ層３７のｎ型不純物の濃度よりも低くてもよい。各ｎ型高濃度層３９は、ドリフト層３８とｐ型ディープ層３６の間に配置されており、ドリフト層３８とｐ型ディープ層３６を隔てている。各ｎ型高濃度層３９は、ｐ型ディープ層３６の下面に接するように部分的に設けられており、ｎ型ディープ層３７の下面の少なくとも一部を覆うように設けられていない。換言すると、各ｎ型高濃度層３９は、隣り合うｐ型ディープ層３６の間を連続して延びておらず、ｎ型ディープ層３７の下側で分断されている。このため、ｎ型ディープ層３７とドリフト層３８は、隣り合うｎ型高濃度層３９の間の領域で接している。半導体基板１２を上側から見たときに、各ｎ型高濃度層３９は、対応するｐ型ディープ層３６の長手方向（この例ではｙ方向）に沿って長く伸びており、ｐ型ディープ層３６の長手方向の一方端から他方端まで連続して伸びている。また、図５に示すように、各ｎ型高濃度層３９は、対応するｐ型ディープ層３６と交差するｐ型トレンチ下層３５の下面にも接しており、ドリフト層３８とｐ型トレンチ下層３５の間に配置されている。なお、隣り合うｎ型高濃度層３９は、ｐ型トレンチ下層３５の下側で接続されていてもよい。この例では、ｎ型高濃度層３９は、ｐ型トレンチ下層３５の下面に沿ってｙ方向に延びており、ドリフト層３８とｐ型トレンチ下層３５を隔てるように形成されていてもよい。
　ドレイン層４０は、ドリフト層３８及びｎ型ディープ層３７よりもｎ型不純物の濃度が高いｎ型層である。ドレイン層４０は、ドリフト層３８に対して下側から接している。ドレイン層４０は、半導体基板１２の下面１２ｂを含む範囲に配置されている。ドレイン層４０は、ドレイン電極２４にオーミック接触している。
　次に、半導体装置１０の動作について説明する。半導体装置１０は、ドレイン電極２４にソース電極２２よりも高い電位が印加された状態で使用される。各ゲート電極１８にゲート閾値以上の電位が印加されると、ゲート絶縁膜１６の近傍のボディ層３４にチャネルが形成される。チャネルによって、ソース層３０とｎ型ディープ層３７が接続される。このため、ソース層３０からチャネル、ｎ型ディープ層３７、及び、ドリフト層３８を経由してドレイン層４０へ電子が流れる。すなわち、半導体装置１０がオンする。各ゲート電極１８の電位をゲート閾値以上の値からゲート閾値未満の値へ引き下げると、チャネルが消失し、電子の流れが停止する。すなわち、半導体装置１０がオフする。
　ｎ型高濃度層３９が設けられていない場合、半導体装置１０がオンしたときに、ｐ型ディープ層３６からドリフト層３８に向けて空乏層が広がる。特に、ｎ型ディープ層３７の下側のドリフト層３８に向けて空乏層が広がると、電流経路が狭くなってオン抵抗が増加することが懸念される。このようなオン抵抗の増加をＪＦＥＴ効果という。一方、半導体装置１０では、ｐ型ディープ層３６の下面に接するようにｎ型高濃度層３９が設けられているので、ｐ型ディープ層３６からドリフト層３８に向けて空乏層が広がることが抑えられる。このため、電流の導通経路が広く確保されるので、半導体装置１０は低オン抵抗という特性を有することができる。なお、ｎ型高濃度層３９の厚みは、ｐ型ディープ層３６とｎ型高濃度層３９の間のｐｎ接合におけるビルトインポテンシャルによって生成される空乏層の厚みよりも大きくてもよい。ＪＦＥＴ効果を良好に抑えることができる。また、ｎ型高濃度層３９は、ｐ型ディープ層３６の下側に部分的に設けられており、ｎ型ディープ層３７の下側の少なくとも一部には設けられておらず、半導体基板１２の面方向に連続して形成されていない。このように、ｎ型高濃度層３９が部分的に設けられているので、半導体装置１０の耐圧の低下も抑えられている。半導体装置１０は、低オン抵抗と高耐圧を両立するこができる。
　図６に示す変形例では、ｎ型高濃度層３９が、対応するｐ型ディープ層３６の下面のうちの幅方向における両端部に選択的に配置されており、ｐ型ディープ層３６の下面の全域に接していない。この変形例であっても、半導体装置１０がオンしたときに、ｐ型ディープ層３６からｎ型ディープ層３７の下側のドリフト層３８に向けて空乏層が広がるのを抑えることができる。さらに、ｐ型ディープ層３６の一部がドリフト層３８に接しているので、半導体装置１０がオフしたときには、ｐ型ディープ層３６からドリフト層３８に空乏層が良好に広がる。このため、この変形例では、耐圧が向上し得る。
　図７に示す変形例では、ｎ型高濃度層３９の横幅が、対応するｐ型ディープ層３６の横幅よりも大きく、これにより、ｎ型高濃度層３９が、対応するｐ型ディープ層３６の下面の全域に加えて、対応するｐ型ディープ層３６に隣接するｎ型ディープ層３７に接している。この例によると、半導体装置１０がオンしたときに、ｐ型ディープ層３６からドリフト層３８に向けて空乏層が広がるのを良好に抑えることができる。
　図８に示す変形例では、ｐ型ディープ層３６がｎ型ディープ層３７の下側に延びている。ｎ型高濃度層３９は、ｐ型ディープ層３６の下面の全域に加えて、ｎ型ディープ層３７よりも下側にあるｐ型ディープ層３６の側面にも接している。ｐ型ディープ層３６がｎ型ディープ層３７の下側に延びていると、半導体装置１０の耐圧が向上する。また、ｐ型ディープ層３６の側面にもｎ型高濃度層３９が配置されているので、ｐ型ディープ層３６がｎ型ディープ層３７の下側に延びていても、半導体装置１０がオンしたときに、ｐ型ディープ層３６からｎ型ディープ層３７の下側のドリフト層３８に向けて空乏層が広がるのを抑えることができる。この変形例では、オン抵抗と耐圧の間に存在するトレードオフをさらに改善することができる。なお、この変形例でも、図６に示すように、ｐ型ディープ層３６の下面の一部においてｎ型高濃度層３９が設けられておらず、ｐ型ディープ層３６とドリフト層３８が接するように形成されていてもよい。
　次に、半導体装置１０の製造方法について説明する。半導体装置１０は、全体がドレイン層４０によって構成された半導体基板から製造される。まず、図９に示すように、エピタキシャル成長技術を利用して、ドレイン層４０上にｎ型のエピタキシャル層５０を形成する。
　次に、図１０に示すように、イオン注入技術を利用して、エピタキシャル層５０の表面から離れた所定深さ範囲にｎ型不純物を導入することによりｎ型層６０を形成する。ｎ型層６０よりも下側にあるエピタキシャル層５０の一部はドリフト層３８となる。
　次に、図１１に示すように、エピタキシャル層５０上に、開口を有するマスク５２をパターニングする。
　次に、図１２に示すように、イオン注入技術を利用して、マスク５２の開口を介してドリフト層３８の上部にｎ型不純物を導入し、ｎ型高濃度層３９を形成する。
　次に、図１３に示すように、イオン注入技術を利用して、マスク５２の開口を介してｎ型層６０の一部にｐ型不純物を導入し、複数のｐ型ディープ層３６を形成する。複数のｐ型ディープ層３６が形成されなかったｎ型層６０の一部が複数のｎ型ディープ層３７となる。本明細書では、図１０～図１３に例示される工程のうちの複数のｐ型ディープ層３６と複数のｎ型ディープ層３７を形成する工程がディープ層形成工程の一例である。複数のｐ型ディープ層３６を形成した後に、マスク５２を除去する。
　この例では、マスク５２が、ｎ型高濃度層３９を形成するためのイオン注入用のマスクとｐ型ディープ層３６を形成するためのイオン注入用のマスクを兼用している。このため、工程数が削減され、製造コストを抑えることができる。なお、ｐ型ディープ層３６を形成した後に、ｎ型高濃度層３９を形成してもよい。また、ｎ型高濃度層３９を形成するときに、エピタキシャル層５０の上面に対して所定の角度から斜めイオン注入することで、図６に示す変形例のｎ型高濃度層３９を形成することができる。なお、マスク５２を兼用せずに、ｎ型高濃度層３９を形成するためのイオン注入用のマスクの開口幅が、ｐ型ディープ層３６を形成するためのイオン注入用のマスクの開口幅よりも大きくすることにより、図７に示す変形例のｎ型高濃度層３９を形成することができる。
　次に、図１４に示すように、イオン注入技術を利用して、エピタキシャル層５０の表層部にｎ型不純物及びｐ型不純物を導入することによってソース層３０とコンタクト層３２を形成する。
　次に、図１５に示すように、エッチング技術を利用して、エピタキシャル層５０の表面からｎ型ディープ層３７及びｐ型ディープ層３６に達するトレンチ１４を形成する。トレンチ１４の深さは、ｎ型ディープ層３７及びｐ型ディープ層３６を超えないように調整される。トレンチ１４は、上側からエピタキシャル層５０を見たときに、複数のｐ型ディープ層３６と複数のｎ型ディープ層３７に交差している。
　次に、図１６に示すように、イオン注入技術を利用して、エピタキシャル層５０の表面に向けてｐ型不純物を多段で導入することによってボディ層３４とｐ型トレンチ下層３５を形成する。ボディ層３４は、ｎ型ディープ層３７及びｐ型ディープ層３６よりも上側であって、ソース層３０とコンタクト層３２よりも下側に形成される。ｐ型トレンチ下層３５は、トレンチ１４の底面の下側に形成される。
　その後、トレンチ１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０、ソース電極２２、及び、ドレイン電極２４を形成することで、半導体装置１０が完成する。
　以上、実施形態について詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

Claims (12)

  1. 　半導体装置（１０）であって、
    　上面にトレンチ（１４）が設けられた半導体基板（１２）と、
    　前記トレンチの内面を覆うゲート絶縁膜（１６）と、
    　前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（１８）と、を備えており、
    　前記半導体基板が、
    　　前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース層（３０）と、
    　　前記ソース層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接するｐ型のボディ層（３４）と、
    　　複数のｐ型ディープ層（３６）であって、各々が、前記ボディ層から前記トレンチの底面よりも下側まで伸びており、上側から前記半導体基板を見たときに、第１方向に沿って伸びているとともに前記第１方向に対して直交する第２方向に相互に間隔を開けて配置されている、複数のｐ型ディープ層と、
    　　複数のｎ型ディープ層（３７）であって、各々が、隣り合う前記ｐ型ディープ層の間に画定される複数の間隔のうちの対応する間隔に配置されており、前記ボディ層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接している、複数のｎ型ディープ層と、
    　　前記複数のｐ型ディープ層と前記複数のｎ型ディープ層の下側に配置されており、前記複数のｎ型ディープ層に接しているｎ型のドリフト層（３８）と、
    　　前記複数のｐ型ディープ層のうちの対応するｐ型ディープ層の下面の少なくとも一部に接しており、前記ドリフト層よりもｎ型不純物の濃度が高い、ｎ型高濃度層（３９）と、を有している、半導体装置。
  2. 　前記ｎ型高濃度層は、対応する前記ｐ型ディープ層の下面のうちの前記第２方向における両端部に少なくとも接している、請求項１に記載の半導体装置。
  3. 　前記ｎ型高濃度層は、対応する前記ｐ型ディープ層の下面の全体に接している、請求項２に記載の半導体装置。
  4. 　前記ｎ型高濃度層の前記第２方向における幅が、前記ｐ型ディープ層の前記第２方向における幅よりも大きく、これにより、前記ｎ型高濃度層は前記ｐ型ディープ層に隣接する前記ｎ型ディープ層に接している、請求項３に記載の半導体装置。
  5. 　前記複数のｐ型ディープ層は、前記複数のｎ型ディープ層よりも下側に延びている、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記ｎ型高濃度層は、前記複数のｎ型ディープ層よりも下側にある前記ｐ型ディープ層の側面にも接している、請求項５に記載の半導体装置。
  7. 　前記ｎ型高濃度層は、前記複数のｎ型ディープ層よりもｎ型不純物の濃度が低い、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　半導体装置（１０）の製造方法であって、
    　ｎ型のエピタキシャル層（５０）に複数のｐ型ディープ層（３６）と複数のｎ型ディープ層（３７）を形成するディープ層形成工程であって、前記複数のｐ型ディープ層の各々が、上側から前記エピタキシャル層を見たときに第１方向に沿って伸びているとともに前記第１方向に対して直交する第２方向に相互に間隔を開けて配置されており、前記複数のｎ型ディープ層の各々が、隣り合う前記ｐ型ディープ層の間に画定される複数の間隔のうちの対応する間隔に配置されている、ディープ層形成工程と、
    　前記複数のｐ型ディープ層のうちの対応するｐ型ディープ層の下面の少なくとも一部に接しており、前記エピタキシャル層よりもｎ型不純物の濃度が高いｎ型高濃度層を形成するｎ型高濃度層形成工程と、
    　を備えている、半導体装置の製造方法。
  9. 　前記ディープ層形成工程において前記複数のｐ型ディープ層を形成するためのイオン注入用のマスクと前記ｎ型高濃度層形成工程において前記ｎ型高濃度層を形成するためのイオン注入用のマスクが共通である、請求項８に記載の半導体装置の製造方法。
  10. 　前記ｎ型高濃度層形成工程において前記ｎ型高濃度層を形成するためのイオン注入用のマスクの前記第２方向における開口幅が、前記ディープ層形成工程において前記複数のｐ型ディープ層を形成するためのイオン注入用のマスクの前記第２方向における開口幅よりも大きい、請求項８に記載の半導体装置の製造方法。
  11. 　前記ｎ型高濃度層形成工程では、斜めイオン注入技術を利用して前記ｎ型高濃度層を形成する、請求項８～１０のいずれか一項に記載の半導体装置の製造方法。
  12. 　前記ｎ型高濃度層は、前記複数のｎ型ディープ層よりもｎ型不純物の濃度が低い、請求項８～１１のいずれか一項に記載の半導体装置の製造方法。
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