CN216450645U - 半导体结构 - Google Patents

Abstract

本申请技术方案提供一种半导体结构，其中所述半导体结构包括：衬底，所述衬底包括第一外延层；掺杂柱，分立的位于所述第一外延层中；第一JFET区，位于部分所述掺杂柱上；第二JFET区，位于相邻所述掺杂柱之间的部分所述第一外延层上；阱区，位于所述第一JFET区和所述第二JFET区上；源区，自所述阱区表面延伸至所述阱区中；掺杂区，位于相邻所述源区之间且延伸至所述掺杂柱的表面；栅极结构，位于所述源区和所述阱区中并延伸至所述第一JFET区和所述第二JFET区之间，且所述栅极结构的整个或部分底部与所述掺杂柱邻接。本申请技术方案可以降低栅极结构底部的电场，减少栅漏电荷以及降低衬底电阻。

Description

半导体结构

技术领域

本申请涉及半导体制造领域，尤其涉及一种半导体结构。

背景技术

随着功率MOSFET技术的不断发展，出现了沟槽型MOSFET(Trench MOSFET)。沟槽型MOSFET的最大优点在于其能够增加平面器件的沟道密度，以提高器件的电流处理能力。然而，目前的沟槽型MOSFET的栅极结构底部承受较高的电场，且栅漏电荷(Qgd)较大，同时衬底电阻较高。

实用新型内容

本申请要解决的技术问题是提供一种半导体结构及其形成方法，可以降低栅极结构底部的电场，减少栅漏电荷，还可以降低衬底电阻。

为解决上述技术问题，本申请提供了一种半导体结构，包括：衬底，所述衬底包括第一外延层；掺杂柱，分立的位于所述第一外延层中，且与所述第一外延层的表面共面，其中所述掺杂柱的厚度小于或等于所述第一外延层的厚度，且厚度差为0μm～11μm；第一JFET区，位于部分所述掺杂柱上；第二JFET区，位于相邻所述掺杂柱之间的部分所述第一外延层上；阱区，位于所述第一JFET区和所述第二JFET区上；源区，自所述阱区表面延伸至所述阱区中；掺杂区，位于相邻所述源区之间且延伸至所述掺杂柱的表面栅极结构，位于所述源区和所述阱区中并延伸至所述第一JFET区和所述第二JFET区之间，且所述栅极结构的整个或部分底部与所述掺杂柱邻接。

在本申请实施例中，所述掺杂柱沿所述栅极结构的延伸方向及垂直于所述栅极结构的延伸方向分布，所述第一JFET区在所述栅极结构的延伸方向横跨或者不横跨所述掺杂柱，所述第二JFET区与所述栅极结构的延伸方向相同。

在本申请实施例中，所述第一JFET区和所述第二JFET区的表面共面。

在本申请实施例中，所述源区的深度为0.2μm-0.4μm；所述掺杂区的深度为1.2μm-1.5μm；所述阱区的深度为0.8μm-1.0μm；所述第一JFET区和所述第二JFET区的厚度为0.3μm-0.4μm。

在本申请实施例中，所述栅极结构包括栅氧化层和位于所述栅氧化层表面的栅极层。

在本申请实施例中，所述栅极层的深度为1.1μm-1.5μm。

在本申请实施例中，所述第一外延层、所述第一JFET区、所述第二JFET区及所述源区的掺杂类型相同；所述掺杂柱、所述掺杂区及所述阱区的掺杂类型相同；其中所述第一JFET区的掺杂浓度大于或等于所述第二JFET区的掺杂浓度。

在本申请实施例中，所述第一外延层和所述掺杂柱的掺杂浓度为5×10¹⁵/cm³至2.5×10¹⁶/cm³，所述第一JFET区和所述第二JFET区的掺杂浓度为3×10¹⁶/cm³至2×10¹⁷/cm³。

在本申请实施例中，所述的半导体结构还包括：层间介电层，位于所述栅极结构和部分所述源区表面；源接触层，位于所述层间介电层之间，且所述源接触层和所述层间介电层的表面共面；源金属，位于所述层间介电层和所述源接触层的表面。

与现有技术相比，本申请技术方案具有如下有益效果：

本申请技术方案通过在第一外延层中形成掺杂柱，且在部分所述掺杂区上形成第一JFET区，在相邻所述掺杂柱之间的部分外延层上形成第二JFET区，在相邻源区之间形成延伸至掺杂柱表面的掺杂区，且掺杂柱邻接栅极结构的整个或部分底部，其中所述第一JFET区和第二JFET区可以改善漏极源极导通电阻RDS(on)，且所述掺杂柱能够降低栅氧化层的电场，从而提高栅氧化层的可靠性，减少栅漏电荷。

所述掺杂柱为分立的且沿所述栅极结构的延伸方向及垂直于所述栅极结构的延伸方向分布，能够阻止基面错位缺陷的扩散，改善导电性。同时，所述掺杂柱可以在第一外延层中形成超级结，因此可以增加第一外延层的掺杂浓度，进而提高衬底电阻。

附图说明

以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：

图1为一种沟槽型MOSFET的结构示意图；

图2至图26为本申请实施例的半导体结构的形成方法中各步骤的结构示意图。

具体实施方式

以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。

参考图1，一种沟槽型MOSFET，包括外延层10，外延层10中形成有栅极结构20，相邻栅极结构20之间还形成有阱区30，阱区30中形成有源区40，源区40邻接栅极结构20的侧壁，源区40和阱区30中还形成有掺杂区50，源区40和掺杂区50均自阱区30的表面延伸至阱区30中。这种沟槽型MOSFET虽然能够提高器件的电流处理能力，但是在栅极结构20的底部具有较高的电场，栅漏电荷Qgd较大。

基于此，本申请技术方案的半导体结构及其形成方法在第一外延层中形成掺杂柱，并在部分掺杂柱上形成第一JFET区，在相邻掺杂柱之间的部分第一外延层上形成第二JFET区，且掺杂柱邻接栅极结构的整个或部分底部，其中第一JFET区和第二JFET区能够进一步改善漏极源极导通电阻RDS(on)；掺杂柱能够降低栅氧化层的电场，进而提高栅氧化层的可靠性，同时还可以阻止基面错位(BPD，Basa1 Plane Dis1ocation)缺陷的扩散，改善导电性；掺杂柱的存在可以形成超结效应，因此可以通过增加第一外延层的掺杂浓度来降低衬底电阻。

以下结合附图和具体的实施例对本申请技术方案的半导体结构进行详细说明。

参考图23，本申请实施例提供一种半导体结构，包括：衬底，所述衬底包括第一外延层100。所述第一外延层100中可以掺杂杂质离子。例如，可采用氮、砷、锑或磷等离子注入。所述第一外延层100可以为N型碳化硅，掺杂浓度可以为5×10¹⁵/cm³至2.5×10¹⁶/cm³。本申请实施例的第一外延层100的掺杂浓度较大，因此可以降低衬底电阻。对于不同器件，对所述第一外延层100的厚度及掺杂浓度的要求不同。作为示例，对于650V器件，所述第一外延层100的厚度可以在5μm～7μm，掺杂浓度为1.2×10¹⁶/cm³至2.5×10¹⁶/cm³；对于1200V器件，所述第一外延层100的厚度可以在9.5μm～12.5μm，掺杂浓度为8×10¹⁵/cm³至1.1×10¹⁶/cm³；对于1700V器件，所述第一外延层100的厚度可以在13μm～16μm，掺杂浓度为5×10¹⁵/cm³至7×10¹⁵/cm³。对于其他器件，也可以根据实际情况对所述第一外延层100的厚度和掺杂浓度进行确定。在一些实施例中，所述衬底还可以包括位于所述第一外延层100下方的碳化硅衬底110。

掺杂柱210，分立的位于所述第一外延层100中。所述掺杂柱210的掺杂类型和所述第一外延层100的掺杂类型不同。在一些实施例中，所述第一外延层100为N型掺杂，所述掺杂柱210为P型掺杂。所述掺杂柱210和所述第一外延层100的掺杂浓度接近以形成超级结。所述掺杂柱210的掺杂浓度可以为5×10¹⁵/cm³至2.5×10¹⁶/cm³。所述掺杂柱210的厚度小于或等于所述第一外延层100的厚度，且厚度差为0μm～11μm。参考图2，所述掺杂柱210沿栅极结构的延伸方向(y方向)及垂直于所述栅极结构的延伸方向(x方向)分布，这种分布方式可以阻止BPD缺陷的扩展，进而改善器件的导电性。

参考图23和图24，图24为图23在I-I处的剖视图。所述半导体结构还包括第一JFET区220，所述第一JFET区220位于部分所述掺杂柱210上。所述第一JFET区220呈连续结构并在栅极结构的延伸方向横跨所述掺杂柱210，也即部分所述第一JFET区220位于所述掺杂柱210上，其余部分位于相邻掺杂柱210之间的第一外延层100上。此时所述第一JFET区220通过底部与所述第一外延层100邻接。

参考图25，在另一些实施例中，所述第一JFET区220呈不连续的分立结构，且仅位于部分所述掺杂柱210上。所述第一JFET区220和所述掺杂柱210在栅极结构延伸方向上的宽度相等。此时，所述第一JFET区220通过侧壁与所述第一外延层100邻接。

所述第一JFET区220与第一外延层100的掺杂类型相同而与所述掺杂柱210的掺杂类型相反。作为示例，所述第一JFET区220为N型掺杂，且掺杂浓度为3×10¹⁶/cm³至2×10¹⁷/cm³。在一些实施例中，所述第一JFET区220的厚度可以为0.3μm-0.4μm。

继续参考图23，在相邻所述掺杂柱210之间的部分第一外延层100上还包括第二JFET区230。所述第一JFET区220和所述第二JFET区230的设置可以进一步改善RDS(on)。所述第二JFET区230的延伸方向与栅极结构的延伸方向相同。所述第二JFET区230为连续结构，例如呈长条状。所述第一JFET区220和所述第二JFET区230的表面共面。作为示例所述第二JFET区230的厚度为0.3μm-0.4μm。所述第二JFET区230与所述第一JFET区220的掺杂类型相同，且所述第一JFET区220的掺杂浓度可以等于所述第二JFET区230的掺杂浓度。由于所述第一JFET区220和所述第一外延层100之间有掺杂柱210的阻隔，因此所述第一JFET区220的掺杂还可以大于所述第二JFET区230的掺杂浓度，以进一步提高对RDS(on)的改善效果。作为示例，所述第二JFET区230为N型掺杂，且所述第二JFET区230的掺杂浓度为3×10¹⁶/cm³至2×10¹⁷/cm³。

所述第一JFET区220和所述第二JFET区230上包括阱区240。所述阱区240的深度可以为0.8μm-1.0μm。所述阱区240可以为P型轻掺杂。例如，可采用铝离子对阱区240进行掺杂，使阱区240的掺杂浓度为5×10¹⁶/cm³至5×10²⁰/cm³。

所述源区250自所述阱区240表面延伸至所述阱区240中，且所述源区250与所述阱区240的掺杂类型相反，而与所述第一JFET区220、所述第二JFET区230的掺杂类型相同。作为示例，所述源区250为N型掺杂，且掺杂浓度为1×10¹⁸/cm³至1×10²¹/cm³。在一些实施例中，所述源区250的深度为0.2μm-0.4μm，其中所述源区250的深度是指自所述阱区240的表面至所述源区250的底面之间的距离。由于所述源区250和所述阱区240的表面共面，因而所述源区250的深度也即自所述源区250的表面至所述源区250的底面之间的距离，而所述阱区240的深度也可以是指自所述源区250的表面至所述阱区240的底面之间的距离。

本申请实施例的半导体结构还包括掺杂区260。所述掺杂区260位于相邻所述源区250之间且延伸至所述掺杂柱210的表面，且所述掺杂区260与所述源区250的表面共面。使所述掺杂区260延伸至所述掺杂柱210表面，可以避免所述掺杂柱210成为浮结。所述掺杂区260与所述掺杂柱210及所述阱区240的掺杂类型相同，例如为P型掺杂。在一些实施例中，所述掺杂区260的掺杂浓度为3×10¹⁷/cm³至1×10²¹/cm³。所述掺杂区260的深度为1.2μm-1.5μm，其中所述掺杂区260的深度是指自所述掺杂区260的表面至所述掺杂区260的底面之间的距离，也即所述掺杂区260的表面至所述掺杂柱210表面的距离。

继续参考图23，所述半导体结构还包括栅极结构，所述栅极结构位于所述源区240和所述阱区240中并延伸至所述第一JFET区220和所述第二JFET区230之间，且所述栅极结构的整个底部与所述掺杂柱210邻接，或者所述栅极结构的部分底部与所述掺杂柱210邻接。所述栅极结构可以包括栅氧化层310和位于所述栅氧化层310表面的栅极层320。所述栅氧化层310的材料可以包括氧化物、氮氧化物等。所述栅氧化层310的厚度可以在350埃-550埃之间。所述栅极层320的材料可以包括多晶硅，所述栅极层320的深度可以为1.1μm-1.5μm。所述栅极层320的深度是指自所述栅极层320的表面至所述栅极层320的底面之间的距离。

在本申请实施例中，由于所述掺杂柱210覆盖部分或全部所述栅极结构的底部，因此使得栅氧化层的电场降低，因此可以显著提高栅氧化层的可靠性。进一步地，由于所述掺杂柱210在所述第一外延层100中形成超级结，因此可以增加所述第一外延层100的掺杂浓度，进而大幅度降低衬底电阻。

参考图26，所述半导体结构还可以包括：层间介电层330，所述层间介电层330位于所述栅极结构和部分所述源区250表面；源接触层410，位于所述层间介电层330之间且所述源接触层410和所述层间介电层330的表面共面源金属420，位于所述层间介电层330和所述源接触层410的表面。

以下结合附图和具体的实施例对本申请实施例的半导体结构的形成方法进行详细说明。

本申请实施例的半导体结构的形成方法包括如下步骤：

步骤S1：提供衬底，所述衬底包括第一外延层，所述第一外延层中形成有分立的掺杂柱，且所述掺杂柱和所述第一外延层的表面共面，其中所述掺杂柱的厚度小于或等于所述第一外延层的厚度，且厚度差为0μm～11μm；

步骤S2：在所述第一外延层和所述掺杂柱的表面形成第二外延层；

步骤S3：在所述第二外延层中形成第一JFET区，且所述第一JFET区位于部分所述掺杂柱上；

步骤S4：在所述第二外延层中形成第二JFET区，且所述第二JFET区位于相邻所述掺杂柱之间的部分所述第一外延层上；

步骤S5：在高于所述第一JFET区和所述第二JFET区的第二外延层中形成阱区；

步骤S6：形成自所述第一JFET区和所述第二JFET区上的阱区表面延伸至所述阱区中的源区；

步骤S7：形成自相邻所述源区之间的阱区表面延伸至所述掺杂柱表面的掺杂区；

步骤S8：刻蚀部分所述源区、所述阱区、所述第一JFET区和所述第二JFET区，并在相应位置形成栅极结构，且所述栅极结构的整个或部分底部与所述掺杂柱邻接。

参考图2和图3，其中图2为步骤S1获得的半导体结构的俯视图，图3中的(a)图和(b)图为图2在A-A处的两种截面示意图。在步骤S1中，提供的衬底包括第一外延层100。所述第一外延层100的材料可以包括N型碳化硅，其中的掺杂离子可以是氮、砷、锑或磷等，掺杂浓度可以在5×10¹⁵/cm³至2.5×10¹⁶/cm³。在一些实施例中，所述第一外延层100的下方还形成碳化硅衬底110。

所述第一外延层100中形成有分立的掺杂柱210，且所述掺杂柱210沿栅极结构的延伸方向(y方向)及垂直于栅极结构的延伸方向(x方向)分布。与连续的结构相比，这种分立的结构可以阻止BPD缺陷的扩散，改善导电性。所述掺杂柱210与所述第一外延层100的掺杂浓度非常接近，有利于形成超级结。在一些实施例中，所述掺杂柱210为P型的碳化硅，且掺杂浓度可以为5×10¹⁵/cm³至2.5×10¹⁶/cm³。

参考图3，所述掺杂柱210和所述第一外延层100的表面共面，其中所述掺杂柱210的厚度等于所述第一外延层100的厚度(如a图)，或者所述掺杂柱210的厚度小于所述第一外延层100的厚度(如b图)。所述掺杂柱210和所述第一外延层100的厚度差为0μm～11μm。采用较厚的掺杂柱210，可以在所述第一外延层100中形成超结结构，进而可以通过增加所述第一外延层100的掺杂浓度来降低衬底电阻。一般来讲，所述第一外延层100的掺杂浓度可以为1×10¹⁴/cm³至1×10¹⁶/cm³，通过引入所述掺杂柱210后，所述第一外延层100的掺杂浓度可以增加至5×10¹⁵/cm³至2.5×10¹⁶/cm³，进而大幅度降低衬底电阻。

参考图4，当所述第一外延层100和所述掺杂柱210的厚度相等时，所述第一外延层100和所述掺杂柱210的形成方法可以包括：提供碳化硅衬底110；在部分所述碳化硅衬底110上形成所述掺杂柱210的图形掩膜200；在未覆盖所述图形掩膜的碳化硅衬底110上形成所述第一外延层100；去除所述图形掩膜200，并在相应位置形成所述掺杂柱210。

参考图5，在另一些实施例中，当所述第一外延层100和所述掺杂柱210的厚度相等时，所述第一外延层100和所述掺杂柱210的形成方法可以包括：提供碳化硅衬底110；在所述碳化硅衬底110上形成所述第一外延层100；刻蚀所述第一外延层100形成第一沟槽120，且所述第一沟槽120贯穿所述第一外延层100；在所述第一沟槽120中形成所述掺杂柱210。所述掺杂柱210可以通过外延生长P型碳化硅的方法形成。

参考图6，当所述第一外延层100的厚度小于所述掺杂柱210的厚度时，所述第一外延层100和所述掺杂柱210的形成方法可以包括：提供碳化硅衬底110；在所述碳化硅衬底110上形成所述第一外延层100的第一部分100a；在部分所述第一外延层100的第一部分100a上形成所述掺杂柱210的图形掩膜200；在未覆盖所述图形掩膜200的所述第一外延层100的第一部分100a上形成所述第一外延层100的第二部分100b；去除所述图形掩膜200，并在相应位置形成所述掺杂柱210。

参考图7，当所述第一外延层100的厚度小于所述掺杂柱210的厚度时，所述第一外延层100和所述掺杂柱210还可以通过如下方法形成：提供碳化硅衬底110；在所述碳化硅衬底110上形成所述第一外延层100；刻蚀所述第一外延层100形成第二沟槽120，且所述第二沟槽120不贯穿所述第一外延层100；在所述第二沟槽120中形成所述掺杂柱210。所述掺杂柱210可以通过外延生长P型碳化硅的方法形成。

参考图8和图9，图9为图8在B-B处的剖视图。在所述第一外延层100和所述掺杂柱210的表面形成第二外延层120。所述第二外延层120的厚度、材料及掺杂浓度均可参照所述第一外延层100。

参考图10至图12，其中图10和图11为俯视结构示意图，为了示意所述第二外延层120中的膜层变化，所以省略图10和图11中的第二外延层120。图12为图10和图11在C-C处的剖视图，并示出了所述第二外延层120。在所述第二外延层120中形成第一JFET区220，且所述第一JFET区220位于部分所述掺杂柱210上。

参考图10，在一些实施例中，所述第一JFET区220在所述栅极结构的延伸方向(y方向)横跨所述掺杂柱210，也即部分所述第一JFET区220位于所述掺杂柱210上，其余所述第一JFET区220位于相邻所述掺杂柱210之间的第一外延层100上。参考图11，在另一些实施例中，所述第一JFET区220在所述栅极结构的延伸方向(y方向)不横跨所述掺杂柱210，也即所述第一JFET区220分立的位于所述掺杂柱210上，且所述第一JFET区220和所述掺杂柱210在栅极结构延伸方向(y方向)的宽度相等。所述第一JFET区220与所述掺杂柱210的一侧侧壁可以共面也可以不共面。

所述第一JFET区220的形成工艺可以包括：在所述第一外延层100的表面形成图案化的第一氧化层(未示出)，所述第一氧化层露出需要离子注入的区域并起掩膜的作用，所述第一氧化层的厚度可以在1.2μm-2.0μm；进行离子注入工艺，离子注入的温度可以控制在20℃-40℃或500℃-600℃，注入的离子类型可以和所述第一外延层100的掺杂离子类型相同，例如可以注入N型离子，掺杂浓度为3×10¹⁶/cm³至2×10¹⁷/cm³；去除所述第一氧化层。

图13是在图10的基础上增加了第二JFET区230得到的结构示意图，图14是图13中D-D处的剖视图，且图14示出了第二外延层120。在所述第二外延层120中形成第二JFET区230，且所述第二JFET区230位于相邻所述掺杂柱210之间的所述第一外延层100上。形成方法可以包括：在所述第二外延层120的表面形成图案化的第二氧化层(未示出)，所述第二氧化层暴露出离子注入区域，所述第二氧化层可以与所述第一氧化层的厚度相同；进行离子注入，离子注入的温度可以为20℃-40℃或500℃-600℃，注入的离子类型可以和所述第一外延层100的掺杂离子类型相同，例如可以注入N型离子，且离子注入的掺杂浓度小于或等于所述第一JFET区220的掺杂浓度，例如为3×10¹⁶/cm³至2×10¹⁷/cm³；去除所述第二氧化层。

形成的所述第二JFET区230与栅极结构的延伸方向相同，且与所述第一JFET区220的表面共面。

参考图15和图16，其中图16为图15中E-E处的剖视图。在高于所述第一JFET区220和所述第二JFET区230的第二外延层120中形成阱区240。形成所述阱区240的方法可以包括：在所述第二外延层120的表面形成第三氧化层(未示出)，所述第三氧化层的厚度为1.6μm-2.0μm；在所述第三氧化层表面进行离子注入，离子注入时的温度可以为500℃-600℃，注入的离子类型与所述掺杂柱210的掺杂类型相同，例如注入的离子类型为P型，掺杂离子例如为铝离子，掺杂浓度可以为3×10¹⁷/cm³至1×10²¹/cm³；去除所述第三氧化层。

参考图17和图18其中图18为图17中F-F处的剖视图。形成自所述第一JFET区220和所述第二JFET区230上的阱区240表面延伸至所述阱区240中的源区250。形成所述源区250的方法包括：在所述阱区240的表面形成图案化的第四氧化层(未示出)，所述第四氧化层露出离子注入的区域，所述第四氧化层的厚度例如可以是1μm；进行离子注入，离子注入时的温度可以为500℃-600℃，注入离子的类型与所述第一外延层100、第二外延层120、所述第一JFET区220及所述第二JFET区230的掺杂离子的类型相同，离子注入的浓度为3×10¹⁶/cm³至2×10¹⁷/cm³；去除所述第四氧化层。

参考图19和图20，其中图20为图19中G-G处的剖视图。形成自相邻所述源区250之间的阱区240表面延伸至所述掺杂柱210表面的掺杂区260。所述掺杂区260的形成工艺可以包括：在所述源区250表面形成第五氧化层(未示出)，所述第五氧化层的厚度可以为1.2μm-1.6μm；以所述第五氧化层为掩膜，进行离子注入，离子注入的温度可以为500℃-600℃，离子注入的类型可以与所述掺杂柱210、所述阱区260的掺杂类型相同，掺杂离子例如可以是铝离子，掺杂浓度可以为3×10¹⁷/cm³至1×10²¹/cm³；去除所述第五氧化层。

在形成栅极结构之前，还可以进行如下工艺：通过碳化光刻胶或者沉积碳粉等工艺在所述源区250和所述掺杂区260的表面形成碳层；在1600℃-1800℃下及氩气气氛中进行退火，以激活之前掺杂的所有掺杂离子，由于所述源区250和所述掺杂区260的表面会在退火过程中与气氛中的微量氧气或氮氧化物发生反应，因此所述碳层可以起到隔离保护的作用；然后去除所述碳层。

参考图21和图22，其中图22为图21中H-H处的剖视图。刻蚀部分所述源区250、所述阱区240、所述第一JFET区220和所述第二JFET区230，停止在所述第一外延层100和所述掺杂柱210的表面，形成第三沟槽301。在一些实施例中，还可以对所述第三沟槽301的内壁进行修复，例如可以在所述第三沟槽301的内壁沉积介质层进行修复。

参考图23，在所述第三沟槽301的侧壁和底部形成栅氧化层310，形成所述栅氧化层310的工艺可以是高温氧化、化学气相沉积、物理气相沉积等沉积工艺。所述栅氧化层310的材料可以包括氧化硅、氮化硅和氮氧化物中的至少一种，例如SiO₂，Si₃N₄等的组合。形成所述栅氧化层310后，可以在例如NO或N₂O等气体在1200℃-1350℃下进行高温退火。然后，在所述栅氧化层310表面形成填满所述第三沟槽301的栅极层320。形成所述栅极层320的工艺可以包括：通过沉积工艺在所述第三沟槽301中及所述源区250、所述掺杂区260的表面形成栅极材料层；采用化学机械研磨或物理机械研磨等工艺研磨所述栅极材料层，使所述栅极材料层与所述源区250、所述掺杂区260的表面共面，形成栅极层320。

参考图26，所述半导体结构的形成方法还可以包括：在所述栅极结构和部分所述源区250表面形成层间介电层330。形成所述层间介电层330的工艺可以包括：采用化学气相沉积、物理气相沉积或原子层沉积等沉积工艺在所述栅极结构、源区250及掺杂区260的表面沉积层间介电材料；刻蚀所述层间介电材料，以暴露所述掺杂区260及与所述掺杂区260相邻的部分源区250的表面，形成层间介电层330。所述层间介电层330的材料可以包括磷硅酸盐玻璃材料(PSG)、等离子体增强正硅酸乙酯材料(PE-TEOS)或者硼磷硅玻璃材料(BPSG)等。所述层间介电层330的厚度可以在0.5μm-1.5μm。

在一些实施例中，所述半导体结构的形成方法还可以包括：在层间介电层330之间形成源接触层410。所述源接触层410可以形成欧姆接触。形成所述源接触区410的方法可以包括：采用物理气相沉积、化学气相沉积或者原子层沉积等沉积工艺在层间介电层330、所述源区250及所述掺杂区260的表面形成源接触材料层；然后在700℃-850℃下进行第一次退火处理；刻蚀去除所述层间介电层330表面的源接触材料层，仅保留所述源区250、所述掺杂区260表面的源接触材料层；在1000℃-1100℃下进行第二次退火处理，形成所述源接触层410，且所述源接触层410的表面和所述层间介电层330的顶面共面。所述源接触层410的材料可以包括镍。所述源接触层410的厚度可以为500埃-1000埃。

在一些实施例中，形成所述源接触层410之后，还可以形成接触孔。

继续参考图26，所述半导体结构的形成方法还可以包括：在所述层间介电层330和所述源接触层410的表面形成源金属420。所述源金属420例如包括铝。所述源金属420的厚度可以是2.5μm-4.5μm。

综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。

应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。

类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”或者“包括着”，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。

还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。

此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

Claims (8)

1.一种半导体结构，其特征在于，包括：

衬底，所述衬底包括第一外延层；

掺杂柱，分立的位于所述第一外延层中，且与所述第一外延层的表面共面，其中所述掺杂柱的厚度小于或等于所述第一外延层的厚度，且厚度差为0μm～11μm；

第一JFET区，位于部分所述掺杂柱上；

第二JFET区，位于相邻所述掺杂柱之间的部分所述第一外延层上；

阱区，位于所述第一JFET区和所述第二JFET区上；

源区，自所述阱区表面延伸至所述阱区中；

掺杂区，位于相邻所述源区之间且延伸至所述掺杂柱的表面；

栅极结构，位于所述源区和所述阱区中并延伸至所述第一JFET区和所述第二JFET区之间，且所述栅极结构的整个或部分底部与所述掺杂柱邻接。

2.根据权利要求1所述的半导体结构，其特征在于，所述掺杂柱沿所述栅极结构的延伸方向及垂直于所述栅极结构的延伸方向分布，所述第一JFET区在所述栅极结构的延伸方向横跨或者不横跨所述掺杂柱，所述第二JFET区与所述栅极结构的延伸方向相同。

3.根据权利要求1所述的半导体结构，其特征在于，所述第一JFET区和所述第二JFET区的表面共面。

4.根据权利要求1所述的半导体结构，其特征在于，所述源区的深度为0.2μm-0.4μm；所述掺杂区的深度为1.2μm-1.5μm；所述阱区的深度为0.8μm-1.0μm；所述第一JFET区和所述第二JFET区的厚度为0.3μm-0.4μm。

5.根据权利要求1所述的半导体结构，其特征在于，所述栅极结构包括栅氧化层和位于所述栅氧化层表面的栅极层。

6.根据权利要求5所述的半导体结构，其特征在于，所述栅极层的深度为1.1μm-1.5μm。

7.根据权利要求1所述的半导体结构，其特征在于，所述第一外延层、所述第一JFET区、所述第二JFET区及所述源区的掺杂类型相同；所述掺杂柱、所述掺杂区及所述阱区的掺杂类型相同；其中所述第一JFET区的掺杂浓度大于或等于所述第二JFET区的掺杂浓度。

8.根据权利要求1所述的半导体结构，其特征在于，还包括：

层间介电层，位于所述栅极结构和部分所述源区表面；

源接触层，位于所述层间介电层之间，且所述源接触层和所述层间介电层的表面共面；

源金属，位于所述层间介电层和所述源接触层的表面。

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