CN112185816A - 一种高能效屏蔽栅沟槽mosfet及其制造方法 - Google Patents
一种高能效屏蔽栅沟槽mosfet及其制造方法 Download PDFInfo
- Publication number
- CN112185816A CN112185816A CN202010815193.1A CN202010815193A CN112185816A CN 112185816 A CN112185816 A CN 112185816A CN 202010815193 A CN202010815193 A CN 202010815193A CN 112185816 A CN112185816 A CN 112185816A
- Authority
- CN
- China
- Prior art keywords
- etching
- substrate
- forming
- depositing
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000000151 deposition Methods 0.000 claims abstract description 25
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 14
- 238000002513 implantation Methods 0.000 claims abstract description 13
- 230000000873 masking effect Effects 0.000 claims abstract description 9
- 238000001259 photo etching Methods 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 4
- 239000010703 silicon Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 29
- 239000007943 implant Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- MXSJNBRAMXILSE-UHFFFAOYSA-N [Si].[P].[B] Chemical compound [Si].[P].[B] MXSJNBRAMXILSE-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
本发明涉及电子产品设计技术领域，具体涉及一种高能效屏蔽栅沟槽MOSFET及其制造方法，其技术要点在于：所述高能效屏蔽栅沟槽MOSFET的制造方法：S1：选用N型衬底，并在衬底表面淀积刻蚀掩蔽层，再在刻蚀掩蔽层通过刻蚀形成深槽结构；S2：在沟槽底部注入Phosphor；S3：在沟槽内形成栅氧化层，并淀积Poly1，利用Poly1标记光刻、刻蚀形成需要的区域；S4：在衬底表面淀积氧化硅，并对平坦衬底表面；S5：在衬底表面通过刻蚀形成cell区；S6：在cell区表面淀积Poly2，Poly2回刻至硅表面；S7：在深槽形成P+区域；S8：在衬底表面形成N+区域。通过多次次不同注入能量和注入剂量的匹配形成第二层线性变掺杂浓度的外延层，以得到在高频下具有低导通电阻RDSON、大电流密度和高UIS能力的MOSFET。
Description
技术领域
本发明涉及电子产品设计技术领域，具体涉及一种高能效屏蔽栅沟槽 MOSFET及其制造方法。
背景技术
VDMOS器件由于其驱动功率低，开关速度快，大电流等特性，在航空、航天、核工业等极端环境下有着广泛的应用。长期以来，VDMOS器件漏源击穿电压与通态电阻之间的矛盾是一大研究难点。相比于平面MOSFET结构，由于槽栅MOSFET(UMOS)有效消除了JFET区，则有着更小的导通电阻，在中低压器件中应用较为广泛。
目前，已有许多优化器件漏源通态电阻的方法，如选择最合适的沟道宽度与深度，优化体区注入浓度或建构双外延层结构等。在高压平面VDMOS器件中，还有工艺上较复杂的超结结构能有效解决漏源击穿电压与通态电阻之间的矛盾。这些方法虽然在一定程度上优化了导通电阻，但是并不能完全解决上述技术问题。
发明内容
因此，本发明要解决的技术问题在于克服现有技术中形成的缺陷，从而提供一种高能效屏蔽栅沟槽MOSFET及其制造方法。
本发明的上述技术目的是通过以下技术方案得以实现的：
一种高能效屏蔽栅沟槽MOSFET的制造方法，包含以下步骤：
S1：选用N型衬底，并在衬底表面淀积刻蚀掩蔽层，再在刻蚀掩蔽层通过刻蚀形成深槽结构；
S2：在沟槽底部注入Phosphor；
S3：在沟槽内形成栅氧化层，并淀积Poly1，利用Poly1标记光刻、刻蚀形成需要的区域；
S4：在衬底表面淀积一层氧化硅，并对衬底表面进行平坦化；
S5：在衬底表面通过刻蚀形成cell区；
S6：在cell区表面淀积Poly2，进行Poly2回刻至硅表面；
S7：在深槽形成P+区域；
S8：在衬底表面形成N+区域；
S9：在深槽表面淀积IDL层，并运用CONT Mask利用光刻、刻蚀工艺形成接触孔；
S10：再次淀积4um厚的METAL层金属，引出金属电极；
S11：然后进行背金工艺形成背面drain电极。
优选的，所述S1中淀积刻蚀掩蔽层的方法包括：先在衬底表面淀积氧化硅，然后再淀积Si3N4和TEOS的复合层。
优选的，所述S2中，Phosphor注入能量还可以在30-140Kev之间，其注入剂量可以为8E11-1E14之间，注入角度为0-30°。
优选的，所述S3中栅氧化层的形成包括：先通过热氧在沟槽内生长 300A-1000A的SAC氧化层，并通过湿法刻蚀将氧化层去除，在通过热氧生长为 500-1500的栅氧化层，所述S3中淀积的Poly1中掺杂有phosphor，且Poly1 的电阻率在1Ω～20Ω之间。
优选的，所述S4中，淀积氧化硅的工艺为LPCVD，且S4中淀积后氧化硅的厚度在10000A-20000A之间。
优选的，所述S5中使用IPO标记通过光刻、刻蚀形成cell区，且IPO的厚度在1000A-5000A之间
优选的，所述S6中淀积在cell区表面的Poly2中掺杂有phosphor，且Poly2 的电阻率在1Ω～20Ω之间。
优选的，所述S7中，通过在深槽中注入硼，并高温扩散以形成P+区域。
优选的，所述S8中IDL层为淀积在Poly2外侧的NSG+BPSG的结合。
本发明另外一个目的在于提供一种高能效屏蔽栅沟槽MOSFET，使用上述所述的高能效屏蔽栅沟槽MOSFET的制造方法制备得到。
本发明技术方案，具有如下优点：
采用N型衬底，并通过多次不同注入能量和注入剂量的匹配形成第二层线性变掺杂浓度的外延层，以得到在高频下具有低导通电阻RDSON(导通电阻)、大电流密度和高UIS能力的MOSFET。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的一种实施方式的高能效屏蔽栅沟槽MOSFET的截面示意图；
图2为本发明的一种实施方式的高能效屏蔽栅沟槽MOSFET的另一角度的截面示意图；
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
文中部分词语的定义：
TEOS：正硅酸乙酯
TrenchMask：沟槽掩膜版
Phosphor：磷
Poly1：多晶1
Poly2：多晶2
LPCVD：低压力化学气相沉积法
CMP工艺：化学机械抛光
ILD：层间介质隔离
NSG：硅化玻璃
BPSG：硼磷硅玻璃
Drain：漏极
RDSON：导通电阻
一种高能效屏蔽栅沟槽MOSFET的制造方法，请参阅图1和图2，包含以下步骤，
S1：选用N型衬底，并在衬底表面淀积刻蚀掩蔽层，再在刻蚀掩蔽层通过刻蚀形成深槽结构。
在一实施方式中，淀积刻蚀掩蔽层的方法包括：先在衬底表面淀积氧化硅，然后再淀积Si3N4和TEOS的复合层。具体的，淀积氧化硅的厚度为200A-1000A。
在一实施方式中，形成深槽结构的步骤包括：先运用TrenchMask通过光刻、刻蚀所需要的区域，运用干法刻蚀工艺进行深沟槽刻蚀窗口，再次进行Si刻蚀，从而形成深槽结构。
S2：在沟槽底部注入Phosphor。
在一实施方式中，Phosphor注入的能量为30Kev，注入剂量为8E11，注入角度为0°。在其他实施方式中，Phosphor注入能量还可以在30-140Kev之间，其注入剂量可以为8E11-1E14之间，注入角度为0-30°。
S3：在沟槽内形成栅氧化层，并淀积Poly1，利用Poly1标记光刻、刻蚀形成需要的区域。
具体的，在一实施方式中，先通过热氧在沟槽内生长300A-1000A的SAC 氧化层，并通过湿法刻蚀将氧化层去除，在通过热氧生长为500-1500的栅氧化层；
然后在栅氧化层上淀积Poly1，在一实施方式中，淀积的Poly1中掺杂有phosphor，且Poly1的电阻率在1Ω～20Ω之间。
S4：在衬底表面淀积一层氧化硅，并对衬底表面进行平坦化。
在一实施方式中，淀积氧化硅的工艺为LPCVD，并且这里，氧化硅的厚度在10000A-20000A之间。在一实施方式中，对衬底表面平坦化的工艺为CMP工艺。
S5：在衬底表面通过刻蚀形成cell区。
在一实施方式中，使用IPO标记通过光刻、刻蚀形成cell区IPO的厚度在 1000A-5000A之间。
S6：在cell区表面淀积Poly2，进行Poly2回刻至硅表面。
在一实施方式中，淀积在cell区表面的Poly2中掺杂有phosphor，且Poly2 的电阻率在1Ω～20Ω之间。
S7：在深槽形成P+区域。
具体的，在一实施方式中，在深槽中注入硼，并通过高温扩散以形成P+区域。这里，扩散温度范围为900℃～1200℃范围，时间在30min～120min之内。
S8：在衬底表面形成N+区域。
具体的，在一实施方式中，利用N+光刻版通过光刻、刻蚀形成所需要的区域，并注入Phosphor离子，从而形成N+区域。
S9：在深槽表面淀积IDL层，并运用CONT Mask利用光刻、刻蚀工艺形成接触孔。
具体的，IDL层为淀积在Poly2外侧的NSG+BPSG的结合，两者的厚度大于 1.2μm。
S10：再次淀积4um厚的METAL层金属，引出金属电极。
S11：然后进行背金工艺形成背面drain电极。
本申请的另外一个目的在于提供一种高能效屏蔽栅沟槽MOSFET，请参阅图1和图2，本实施方式中的高能效屏蔽栅沟槽MOSFET使用上述制造方法进行制造。
本申请所提供的高能效屏蔽栅沟槽MOSFET的制造方法，其通过选用N型衬底，再通过不同注入能量和注入剂量的匹配形成第二层线性变掺杂浓度的外延层，从而使得制造得出的MOSFET在高频下具有低导通电阻RDSON、大电流密度和高UIS能力。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
Claims (10)
1.一种高能效屏蔽栅沟槽MOSFET的制造方法，其特征在于：包含以下步骤：
S1：选用N型衬底，并在衬底表面淀积刻蚀掩蔽层，再在刻蚀掩蔽层通过刻蚀形成深槽结构；
S2：在沟槽底部注入Phosphor；
S3：在沟槽内形成栅氧化层，并淀积Poly1，利用Poly1标记光刻、刻蚀形成需要的区域；
S4：在衬底表面淀积一层氧化硅，并对衬底表面进行平坦化；
S5：在衬底表面通过刻蚀形成cell区；
S6：在cell区表面淀积Poly2，进行Poly2回刻至硅表面；
S7：在深槽形成P+区域；
S8：在衬底表面形成N+区域；
S9：在深槽表面淀积IDL层，并运用CONTMask利用光刻、刻蚀工艺形成接触孔；
S10：再次淀积4um厚的METAL层金属，引出金属电极；
S11：然后进行背金工艺形成背面drain电极。
2.根据权利要求1所述的高能效屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述S1中淀积刻蚀掩蔽层的方法包括：先在衬底表面淀积氧化硅，然后再淀积Si3N4和TEOS的复合层。
3.根据权利要求1所述的高能效屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述S2中，Phosphor注入能量还可以在30-140Kev之间，其注入剂量可以为8E11-1E14之间，注入角度为0-30°。
4.根据权利要求1所述的高能效屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述S3中栅氧化层的形成包括：先通过热氧在沟槽内生长300A-1000A的SAC氧化层，并通过湿法刻蚀将氧化层去除，在通过热氧生长为500-1500的栅氧化层，所述S3中淀积的Poly1中掺杂有phosphor，且Poly1的电阻率在1Ω～20Ω之间。
5.根据权利要求1所述的高能效屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述S4中，淀积氧化硅的工艺为LPCVD，且S4中淀积后氧化硅的厚度在10000A-20000A之间。
6.根据权利要求1所述的高能效屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述S5中使用IPO标记通过光刻、刻蚀形成cell区，且IPO的厚度在1000A-5000A之间。
7.根据权利要求1所述的高能效屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述S6中淀积在cell区表面的Poly2中掺杂有phosphor，且Poly2的电阻率在1Ω～20Ω之间。
8.根据权利要求1所述的高能效屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述S7中，通过在深槽中注入硼，并高温扩散以形成P+区域。
9.根据权利要求1所述的高能效屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述S8中IDL层为淀积在Poly2外侧的NSG+BPSG的结合。
10.一种高能效屏蔽栅沟槽MOSFET，其特征在于：使用权利要求1-9任一所述的高能效屏蔽栅沟槽MOSFET的制造方法制备得到。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010815193.1A CN112185816B (zh) | 2020-08-14 | 2020-08-14 | 一种高能效屏蔽栅沟槽mosfet及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010815193.1A CN112185816B (zh) | 2020-08-14 | 2020-08-14 | 一种高能效屏蔽栅沟槽mosfet及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112185816A true CN112185816A (zh) | 2021-01-05 |
| CN112185816B CN112185816B (zh) | 2022-04-08 |
Family
ID=73919277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010815193.1A Active CN112185816B (zh) | 2020-08-14 | 2020-08-14 | 一种高能效屏蔽栅沟槽mosfet及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112185816B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113299739A (zh) * | 2021-05-21 | 2021-08-24 | 江苏东海半导体科技有限公司 | 一种功率器件外延结构及其制造方法 |
Citations (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595484A1 (en) * | 1992-10-22 | 1994-05-04 | National Semiconductor Corporation | NMOS LDD PMOS HALO IC process for CMOS transistors |
| CN101015059A (zh) * | 2004-07-15 | 2007-08-08 | 飞兆半导体公司 | 减小电容和开关损失的肖特基二极管结构及其制造方法 |
| CN101101877A (zh) * | 2007-07-20 | 2008-01-09 | 哈尔滨工程大学 | 一种沟槽栅功率半导体器件制造方法 |
| CN101127306A (zh) * | 2006-08-18 | 2008-02-20 | 台湾茂矽电子股份有限公司 | 沟槽式功率半导体装置及其制作方法 |
| CN101221899A (zh) * | 2007-01-12 | 2008-07-16 | 联华电子股份有限公司 | 修整硬掩模层的方法、形成晶体管栅极的方法和堆叠结构 |
| CN101536163A (zh) * | 2005-06-10 | 2009-09-16 | 飞兆半导体公司 | 电荷平衡场效应晶体管 |
| JP2011035410A (ja) * | 1997-10-31 | 2011-02-17 | Siliconix Inc | 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ |
| US20130200451A1 (en) * | 2012-02-02 | 2013-08-08 | Hamza Yilmaz | Nano mosfet with trench bottom oxide shielded and third dimensional p-body contact |
| CN103855018A (zh) * | 2012-12-04 | 2014-06-11 | 上海华虹宏力半导体制造有限公司 | 沟槽底部进行离子注入调节bv和改善导通电阻的方法 |
| CN104051509A (zh) * | 2013-03-14 | 2014-09-17 | 万国半导体股份有限公司 | 带有掩埋浮动p-型屏蔽的新型双栅极沟槽igbt |
| CN105448741A (zh) * | 2015-12-31 | 2016-03-30 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽型mosfet工艺方法 |
| CN106711047A (zh) * | 2016-12-05 | 2017-05-24 | 西安龙腾新能源科技发展有限公司 | 低压超结mosfet自对准工艺方法 |
| US20170213908A1 (en) * | 2014-07-25 | 2017-07-27 | United Silicon Carbide, Inc. | Self-aligned shielded-gate trench mos-controlled silicon carbide switch with reduced miller capacitance and method of manufacturing the same |
| US20170271441A1 (en) * | 2010-10-31 | 2017-09-21 | Jun Hu | Dual-gate trench igbt with buried floating p-type shield |
| CN108364870A (zh) * | 2018-01-23 | 2018-08-03 | 西安龙腾新能源科技发展有限公司 | 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法 |
| CN108389858A (zh) * | 2018-02-05 | 2018-08-10 | 华润微电子（重庆）有限公司 | 集成esd保护二极管的屏蔽栅沟槽mosfet器件及其制造方法 |
| US20180254344A1 (en) * | 2017-03-02 | 2018-09-06 | International Business Machines Corporation | Vertical transistor with reduced gate-induced-drain-leakage current |
| CN109904152A (zh) * | 2019-01-24 | 2019-06-18 | 江苏东海半导体科技有限公司 | 集成肖特基二极管的沟槽mosfet的制备方法 |
| CN109979987A (zh) * | 2017-12-28 | 2019-07-05 | 深圳尚阳通科技有限公司 | 一种屏蔽栅功率器件及制造方法 |
| CN110676321A (zh) * | 2018-07-03 | 2020-01-10 | 无锡华润华晶微电子有限公司 | 沟槽mosfet及其制造方法 |
| CN111244177A (zh) * | 2019-12-31 | 2020-06-05 | 江苏东海半导体科技有限公司 | 一种沟槽型mos器件的结构、制作工艺以及电子装置 |
| CN111312823A (zh) * | 2020-03-10 | 2020-06-19 | 江苏捷捷微电子股份有限公司 | 超低导通电阻分离栅mosfet器件及其制造方法 |
-
2020
- 2020-08-14 CN CN202010815193.1A patent/CN112185816B/zh active Active
Patent Citations (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595484A1 (en) * | 1992-10-22 | 1994-05-04 | National Semiconductor Corporation | NMOS LDD PMOS HALO IC process for CMOS transistors |
| JP2011035410A (ja) * | 1997-10-31 | 2011-02-17 | Siliconix Inc | 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ |
| CN101015059A (zh) * | 2004-07-15 | 2007-08-08 | 飞兆半导体公司 | 减小电容和开关损失的肖特基二极管结构及其制造方法 |
| CN101536163A (zh) * | 2005-06-10 | 2009-09-16 | 飞兆半导体公司 | 电荷平衡场效应晶体管 |
| CN101127306A (zh) * | 2006-08-18 | 2008-02-20 | 台湾茂矽电子股份有限公司 | 沟槽式功率半导体装置及其制作方法 |
| CN101221899A (zh) * | 2007-01-12 | 2008-07-16 | 联华电子股份有限公司 | 修整硬掩模层的方法、形成晶体管栅极的方法和堆叠结构 |
| CN101101877A (zh) * | 2007-07-20 | 2008-01-09 | 哈尔滨工程大学 | 一种沟槽栅功率半导体器件制造方法 |
| US20170271441A1 (en) * | 2010-10-31 | 2017-09-21 | Jun Hu | Dual-gate trench igbt with buried floating p-type shield |
| US20130200451A1 (en) * | 2012-02-02 | 2013-08-08 | Hamza Yilmaz | Nano mosfet with trench bottom oxide shielded and third dimensional p-body contact |
| CN103247681A (zh) * | 2012-02-02 | 2013-08-14 | 万国半导体股份有限公司 | 沟槽底部氧化物屏蔽以及三维p-本体接触区的纳米mosfet |
| US20140319605A1 (en) * | 2012-02-02 | 2014-10-30 | Alpha And Omega Semiconductor Incorporated | Nano mosfet with trench bottom oxide shielded and third dimensional p-body contact |
| CN103855018A (zh) * | 2012-12-04 | 2014-06-11 | 上海华虹宏力半导体制造有限公司 | 沟槽底部进行离子注入调节bv和改善导通电阻的方法 |
| CN104051509A (zh) * | 2013-03-14 | 2014-09-17 | 万国半导体股份有限公司 | 带有掩埋浮动p-型屏蔽的新型双栅极沟槽igbt |
| US20170213908A1 (en) * | 2014-07-25 | 2017-07-27 | United Silicon Carbide, Inc. | Self-aligned shielded-gate trench mos-controlled silicon carbide switch with reduced miller capacitance and method of manufacturing the same |
| CN105448741A (zh) * | 2015-12-31 | 2016-03-30 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽型mosfet工艺方法 |
| CN106711047A (zh) * | 2016-12-05 | 2017-05-24 | 西安龙腾新能源科技发展有限公司 | 低压超结mosfet自对准工艺方法 |
| US20180254344A1 (en) * | 2017-03-02 | 2018-09-06 | International Business Machines Corporation | Vertical transistor with reduced gate-induced-drain-leakage current |
| CN109979987A (zh) * | 2017-12-28 | 2019-07-05 | 深圳尚阳通科技有限公司 | 一种屏蔽栅功率器件及制造方法 |
| CN108364870A (zh) * | 2018-01-23 | 2018-08-03 | 西安龙腾新能源科技发展有限公司 | 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法 |
| CN108389858A (zh) * | 2018-02-05 | 2018-08-10 | 华润微电子（重庆）有限公司 | 集成esd保护二极管的屏蔽栅沟槽mosfet器件及其制造方法 |
| CN110676321A (zh) * | 2018-07-03 | 2020-01-10 | 无锡华润华晶微电子有限公司 | 沟槽mosfet及其制造方法 |
| CN109904152A (zh) * | 2019-01-24 | 2019-06-18 | 江苏东海半导体科技有限公司 | 集成肖特基二极管的沟槽mosfet的制备方法 |
| CN111244177A (zh) * | 2019-12-31 | 2020-06-05 | 江苏东海半导体科技有限公司 | 一种沟槽型mos器件的结构、制作工艺以及电子装置 |
| CN111312823A (zh) * | 2020-03-10 | 2020-06-19 | 江苏捷捷微电子股份有限公司 | 超低导通电阻分离栅mosfet器件及其制造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113299739A (zh) * | 2021-05-21 | 2021-08-24 | 江苏东海半导体科技有限公司 | 一种功率器件外延结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112185816B (zh) | 2022-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6534367B2 (en) | Trench-gate semiconductor devices and their manufacture | |
| KR100727452B1 (ko) | 자기-정렬 트렌치를 갖는 모스-게이트 디바이스의 성형방법 | |
| CN101258582B (zh) | 功率场效应晶体管及其制造方法 | |
| US6660591B2 (en) | Trench-gate semiconductor devices having a channel-accommodating region and their methods of manufacture | |
| CN111799322B (zh) | 面向高频应用的双沟槽型SiC MOSFET结构及制造方法 | |
| US6087224A (en) | Manufacture of trench-gate semiconductor devices | |
| CN113851523B (zh) | 一种屏蔽栅mosfet及制作方法 | |
| CN112185816B (zh) | 一种高能效屏蔽栅沟槽mosfet及其制造方法 | |
| EP4325579A1 (en) | Mosfet device and manufacturing method therefor | |
| CN102709190A (zh) | Ldmos场效应晶体管及其制作方法 | |
| CN112435928B (zh) | 一种屏蔽栅功率器件及其制备方法 | |
| CN111276540A (zh) | 沟槽栅功率mosfet及其制造方法 | |
| CN115513297A (zh) | 碳化硅平面mosfet器件及其制造方法 | |
| CN112133750A (zh) | 深沟槽功率器件及其制备方法 | |
| CN113299753A (zh) | 屏蔽栅沟槽场效应晶体管结构及其制备方法 | |
| US6228698B1 (en) | Manufacture of field-effect semiconductor devices | |
| CN108133963B (zh) | 场效应管及其制作方法 | |
| US6878997B2 (en) | Compensation component and method for fabricating the component | |
| CN112635315A (zh) | 沟槽氧化层和沟槽栅的制备方法及半导体器件 | |
| CN112310188A (zh) | 横向变掺杂终端结构及其制造方法 | |
| CN117766403B (zh) | 一种优化电位分布的sgt器件及其制作方法 | |
| CN215183977U (zh) | 屏蔽栅沟槽场效应晶体管结构 | |
| CN113394298A (zh) | 一种超低比导通电阻的ldmos器件及其制造方法 | |
| CN114023809A (zh) | 半导体结构及其形成方法 | |
| CN111952180A (zh) | 一种具有平衡电流密度umos及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: No. 88, Zhongtong East Road, Shuofang street, Xinwu District, Wuxi City, Jiangsu Province Applicant after: Jiangsu Donghai Semiconductor Co.,Ltd. Address before: No. 88, Zhongtong East Road, Shuofang street, Xinwu District, Wuxi City, Jiangsu Province Applicant before: WUXI ROUM SEMICONDUCTOR TECHNOLOGY Co.,Ltd. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |