CN111952180A - 一种具有平衡电流密度umos及其制作方法 - Google Patents
一种具有平衡电流密度umos及其制作方法 Download PDFInfo
- Publication number
- CN111952180A CN111952180A CN202010815889.4A CN202010815889A CN111952180A CN 111952180 A CN111952180 A CN 111952180A CN 202010815889 A CN202010815889 A CN 202010815889A CN 111952180 A CN111952180 A CN 111952180A
- Authority
- CN
- China
- Prior art keywords
- etching
- umos
- layer
- current density
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 31
- 238000000151 deposition Methods 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 230000000873 masking effect Effects 0.000 claims abstract description 11
- 238000001259 photo etching Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052796 boron Inorganic materials 0.000 claims abstract description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims abstract description 4
- 239000010931 gold Substances 0.000 claims abstract description 4
- 229910052737 gold Inorganic materials 0.000 claims abstract description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 238000004026 adhesive bonding Methods 0.000 claims description 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- -1 phosphorus ions Chemical class 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims description 2
- 239000003292 glue Substances 0.000 claims 1
- 238000000407 epitaxy Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 34
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- MXSJNBRAMXILSE-UHFFFAOYSA-N [Si].[P].[B] Chemical compound [Si].[P].[B] MXSJNBRAMXILSE-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
本发明涉及功率器件技术领域，具体涉及一种具有平衡电流密度UMOS及其制作方法，旨在解决现有技术中不能平衡电流密度的问题，其技术要点在于：S1：选用N型衬底+N‑外延层，并在外延层表面淀积刻蚀掩蔽层，再在刻蚀掩蔽层通过刻蚀形成深槽结构；S2：在沟槽内形成栅氧化层，并淀积多晶电极，并刻蚀所需要的区域，形成槽栅结构及平面栅结构栅极，然后注入Boron形成P+区域；S3：在外延层表面形成N+区域；S4：在深槽表面淀积ILD层，并运用CONTMask利用光刻、刻蚀工艺形成接触孔；S5：再次淀积3～4um厚的METAL层金属，引出金属电极；S6：然后进行背金工艺形成背面drain电极。上述具有平衡电流密度UMOS的制造方法，其通过选用N型外延，均衡UMOS的电流密度和UIS能力的提升。
Description
技术领域
本发明涉及电子器件技术领域，具体涉及一种具有平衡电流密度UMOS及其制作方法。
背景技术
VDMOS器件由于其驱动功率低，开关速度快，大电流等特性，在航空、航天、核工业等极端环境下有着广泛的应用。长期以来，VDMOS器件漏源击穿电压与通态电阻之间的矛盾是一大研究难点。相比于平面MOSFET结构，由于槽栅MOSFET(UMOS)有效消除了JFET区，则有着更小的导通电阻，在中低压器件中应用较为广泛。目前，已有许多优化器件漏源通态电阻的方法，如选择最合适的沟道宽度与深度，优化体区注入浓度或建构双外延层结构等。在高压平面VDMOS器件中，还有工艺上较复杂的超结结构能有效解决漏源击穿电压与通态电阻之间的矛盾。
上述的方法在一定程度上优化了导通电阻，但是操作过程比较复杂，且耗费成本较高。
发明内容
因此，本发明要解决的技术问题在于克服现有技术中为了均衡电流密度导致操作过程复杂，耗费成本高形成的缺陷，从而提供一种具有平衡电流密度UMOS及其制作方法。
本发明的上述技术目的是通过以下技术方案得以实现的：
一种具有平衡电流密度UMOS的制作方法，包含以下步骤：
S1：选用N型衬底+N-外延层，并在外延层表面淀积刻蚀掩蔽层，再在刻蚀掩蔽层通过刻蚀形成深槽结构；
S2：在沟槽内形成栅氧化层，并淀积多晶电极，并刻蚀所需要的区域，形成槽栅结构及平面栅结构栅极，然后注入Boron形成P+区域；
S3：在外延表面形成N+区域；
S4：在深槽表面淀积ILD层，并运用CONT Mask利用光刻、刻蚀工艺形成接触孔；
S5：再次淀积3～4um厚的METAL层金属，引出金属电极；
S6：然后进行背金工艺形成背面drain电极。
优选的，所述S1中淀积刻蚀掩蔽层的方法为在外延层表面沉积SiO2，所述S1中形成深槽结构的步骤包括：先运用Trench Mask通过光刻、刻蚀所需要的区域，运用干法刻蚀工艺进行深沟槽刻蚀窗口，再次进行Si刻蚀，从而形成深槽结构。
优选的，所述S2中形成栅氧化层的步骤包括：先通过热氧在沟槽内生长100～500A的SAC氧化层，并通过湿法刻蚀将氧化层去除，再通过热氧生长为500～1500A的栅氧化层。
优选的，所述S2刻蚀所需要的区域的方法为：运用特殊的一层CT光刻版，通过涂胶、曝光、显影，从而刻开所需要的区域。
优选的，所述S3中形成N+区域的步骤包括利用N+光刻版通过涂胶、曝光、显影在衬底表面显影出需要刻蚀的区域，并在刻蚀完成的区域注入Phosphor离子。
优选的，所述S4中ILD层为淀积在Poly2外侧的NSG+BPSG的结合，两者的厚度大于1.2μm。
本发明的另外一个目的在于提供一种具有平衡电流密度的UMOS，使用上述所述的具有平衡电流密度UMOS的制作方法制备得到。
上述所述具有平衡电流密度UMOS的制作方法，其通过选用N型外延层，均衡UMOS的电流密度，并使得UIS能力的提升。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的一种实施方式的具有平衡电流密度UMOS的剖面示意图；
图2为本发明的一种实施方式的具有平衡电流密度UMOS的另一角度的剖面示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
文中部分英文释义：UMOS：低压沟槽金属氧化物半导体场效应管
Trench Mask：沟槽掩膜版
Phosphor：磷
ILD：层间介质隔离
NSG：硅化玻璃
BPSG：硼磷硅玻璃
Drain：漏极
一种具有平衡电流密度UMOS的制作方法，请参阅图1和图2，包含以下步骤，
S1：选用N型衬底+N-外延层，并在外延层表面淀积刻蚀掩蔽层，再在刻蚀掩蔽层通过刻蚀形成深槽结构。
在一实施方式中，淀积刻蚀掩蔽层的方法为在外延表面沉积SiO2。
在一实施方式中，形成深槽结构的步骤包括：先运用Trench Mask通过光刻、刻蚀所需要的区域，运用干法刻蚀工艺进行深沟槽刻蚀窗口，再次进行Si刻蚀，从而形成深槽结构。
S2：在沟槽内形成栅氧化层，并淀积多晶电极，并刻蚀所需要的区域，形成槽栅结构及平面栅结构栅极，然后注入Boron形成P+区域。
具体的，在一实施方式中，先通过热氧在沟槽内生长100A的SAC氧化层，并通过湿法刻蚀将氧化层去除，再通过热氧生长为500A的栅氧化层。在其他实施方式中，SAC氧化层还可以为100～500A之间，具体的，SAC氧化层可以设置为200A、300A、400A或500A中任一数值。上述栅氧化层还可以设置为500～1000A之间，具体的，栅氧化层可以设置为600A、700A、800A、900A或1000A中任一数值。
其中刻蚀所需要的区域的方法为：运用特殊的一层CT光刻版，通过涂胶、曝光、显影，从而实现刻开所需要的区域。
S3：在外延层表面形成N+区域。
具体的，利用N+光刻版通过涂胶、曝光、显影在外延层表面显影出需要刻蚀的区域，并在刻蚀完成的区域注入Phosphor离子。
S4：在深槽表面淀积IDL层，并运用CONT Mask利用光刻、刻蚀工艺形成接触孔。
具体的，ILD层为淀积在Poly2外侧的NSG+BPSG的结合，两者的厚度大于1.2μm。
S5：再次淀积3～4um厚的METAL层金属，引出金属电极。
S6：然后进行背金工艺形成背面drain电极。
本申请的另外一个目的在于提供一种具有平衡电流密度UMOS，请参阅图1和图2，本实施方式中的具有平衡电流密度UMOS使用上述制造方法进行制造。
本申请所提供的具有平衡电流密度UMOS的制造方法，其通过选用N型衬底，从而实现了均衡UMOS的电流密度和UIS能力的提升。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
Claims (7)
1.一种具有平衡电流密度UMOS的制作方法，其特征在于：包含以下步骤：
S1：选用N型衬底+N-外延层，并在外延层表面淀积刻蚀掩蔽层，再在刻蚀掩蔽层通过刻蚀形成深槽结构；
S2：在沟槽内形成栅氧化层，并淀积多晶电极，并刻蚀所需要的区域，形成槽栅结构及平面栅结构栅极，然后注入Boron形成P+区域；
S3：在外延层表面形成N+区域；
S4：在深槽表面淀积ILD层，并运用CONT Mask利用光刻、刻蚀工艺形成接触孔；
S5：再次淀积3～4um厚的METAL层金属，引出金属电极；
S6：然后进行背金工艺形成背面drain电极。
2.根据权利要求1所述的具有平衡电流密度UMOS的制作方法，其特征在于：所述S1中淀积刻蚀掩蔽层的方法为在外延表面沉积SiO2，所述S1中形成深槽结构的步骤包括：先运用Trench Mask通过光刻、刻蚀所需要的区域，运用干法刻蚀工艺进行深沟槽刻蚀窗口，再次进行Si刻蚀，从而形成深槽结构。
3.根据权利要求1所述的具有平衡电流密度UMOS的制作方法，其特征在于：所述S2中形成栅氧化层的步骤包括：先通过热氧在沟槽内生长100～500A的SAC氧化层，并通过湿法刻蚀将氧化层去除，再通过热氧生长为500～1500A的栅氧化层。
4.根据权利要求1所述的具有平衡电流密度UMOS的制作方法，其特征在于：所述S2刻蚀所需要的区域的方法为：运用特殊的一层CT光刻版，通过涂胶、曝光、显影，从而刻开所需要的区域。
5.根据权利要求1所述的具有平衡电流密度UMOS的制作方法，其特征在于：所述S3中形成N+区域的步骤包括利用N+光刻版通过涂胶、曝光、显影在外延层表面显影出需要刻蚀的区域，并在刻蚀完成的区域注入Phosphor离子。
6.根据权利要求1所述的具有平衡电流密度UMOS的制作方法，其特征在于：所述S4中ILD层为淀积在Poly2外侧的NSG+BPSG的结合，两者的厚度大于1.2μm。
7.一种具有平衡电流密度的UMOS，其特征在于：使用权利要求1-6任一一项所述的具有平衡电流密度UMOS的制作方法制备得到。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010815889.4A CN111952180A (zh) | 2020-08-14 | 2020-08-14 | 一种具有平衡电流密度umos及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010815889.4A CN111952180A (zh) | 2020-08-14 | 2020-08-14 | 一种具有平衡电流密度umos及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111952180A true CN111952180A (zh) | 2020-11-17 |
Family
ID=73341963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010815889.4A Pending CN111952180A (zh) | 2020-08-14 | 2020-08-14 | 一种具有平衡电流密度umos及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111952180A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1591798A (zh) * | 2003-07-10 | 2005-03-09 | 国际整流器公司 | 在用于半导体器件的硅或碳化硅上形成厚氧化物的工艺 |
| JP2005203395A (ja) * | 2004-01-13 | 2005-07-28 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| CN101211983A (zh) * | 2006-12-27 | 2008-07-02 | 东部高科股份有限公司 | 半导体器件及其制造方法 |
| CN101540338A (zh) * | 2009-04-29 | 2009-09-23 | 西安理工大学 | 一种沟槽平面栅mosfet器件及其制造方法 |
-
2020
- 2020-08-14 CN CN202010815889.4A patent/CN111952180A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1591798A (zh) * | 2003-07-10 | 2005-03-09 | 国际整流器公司 | 在用于半导体器件的硅或碳化硅上形成厚氧化物的工艺 |
| JP2005203395A (ja) * | 2004-01-13 | 2005-07-28 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| CN101211983A (zh) * | 2006-12-27 | 2008-07-02 | 东部高科股份有限公司 | 半导体器件及其制造方法 |
| CN101540338A (zh) * | 2009-04-29 | 2009-09-23 | 西安理工大学 | 一种沟槽平面栅mosfet器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6537885B1 (en) | Transistor and method of manufacturing a transistor having a shallow junction formation using a two step EPI layer | |
| US4546375A (en) | Vertical IGFET with internal gate and method for making same | |
| CN115207128B (zh) | 一种沟槽侧壁栅抗负压碳化硅mosfet及其制备方法 | |
| TW202105729A (zh) | 遮蔽閘金氧半場效電晶體及其製造方法 | |
| CN111799322A (zh) | 面向高频应用的双沟槽型SiC MOSFET结构及制造方法 | |
| CN113851523B (zh) | 一种屏蔽栅mosfet及制作方法 | |
| CN114744044A (zh) | 一种三重保护栅氧化层的沟槽型碳化硅mosfet及其制备方法 | |
| US9184295B2 (en) | Method for manufacturing a suspended membrane and dual-gate MOS transistor | |
| CN105529369A (zh) | 一种半导体元胞结构和功率半导体器件 | |
| CN101506956A (zh) | 半导体设备的制作方法 | |
| KR100956558B1 (ko) | 반도체 기판 내에 좁은 트렌치 형성 방법 및 트렌치 ｍｏｓｆｅｔ 형성 방법 | |
| CN111276540A (zh) | 沟槽栅功率mosfet及其制造方法 | |
| CN111952180A (zh) | 一种具有平衡电流密度umos及其制作方法 | |
| CN112185816B (zh) | 一种高能效屏蔽栅沟槽mosfet及其制造方法 | |
| CN108258040A (zh) | 具有宽带隙半导体衬底材料的绝缘栅双极晶体管及其制作方法 | |
| CN111162009B (zh) | 一种低导通电阻低压分离栅mos器件的制造方法 | |
| CN108598159A (zh) | 具有宽带隙半导体材料/硅半导体材料异质结的绝缘栅双极晶体管及其制作方法 | |
| CN209515675U (zh) | 一种分离栅mosfet器件 | |
| US6878997B2 (en) | Compensation component and method for fabricating the component | |
| CN112103181A (zh) | 一种新型高可靠性igbt及其制造方法 | |
| CN109994374B (zh) | 一种屏蔽栅功率器件及制造方法 | |
| CN115207129B (zh) | 一种侧壁栅抗负压的双沟槽碳化硅mosfet及其制备方法 | |
| GB2122420A (en) | An IGFET and method for making an IGFET | |
| CN111354642B (zh) | 一种低导通电阻低压槽栅mos器件的制造方法 | |
| CN115188803B (zh) | 一种沟槽侧壁栅碳化硅mosfet及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20201117 |