CN109994374B - 一种屏蔽栅功率器件及制造方法 - Google Patents
一种屏蔽栅功率器件及制造方法 Download PDFInfo
- Publication number
- CN109994374B CN109994374B CN201711478696.9A CN201711478696A CN109994374B CN 109994374 B CN109994374 B CN 109994374B CN 201711478696 A CN201711478696 A CN 201711478696A CN 109994374 B CN109994374 B CN 109994374B
- Authority
- CN
- China
- Prior art keywords
- layer
- etching
- manufacturing
- field oxide
- photoetching film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 141
- 238000000034 method Methods 0.000 claims description 68
- 238000005530 etching Methods 0.000 claims description 39
- 238000001259 photo etching Methods 0.000 claims description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 238000000137 annealing Methods 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 21
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- LIQLLTGUOSHGKY-UHFFFAOYSA-N [B].[F] Chemical compound [B].[F] LIQLLTGUOSHGKY-UHFFFAOYSA-N 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 5
- 238000001465 metallisation Methods 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- -1 boron-fluorine ions Chemical class 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 238000010586 diagram Methods 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 210000000746 body region Anatomy 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000037452 priming Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
- H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明属于半导体芯片技术领域，提供的屏蔽栅功率器件及制造方法中，通过自下而上的工艺流程，采用四层光刻膜即可生产小线距的屏蔽栅功率器件，通过优化制造工艺流程及版图设计较少光刻的次数，降低了屏蔽栅功率器件的制造周期、难度以及成本。
Description
技术领域
本发明涉及半导体芯片技术领域，尤其涉及一种屏蔽栅功率器件及制造方法。
背景技术
目前，随着半导体集成电路的不断发展，屏蔽栅(Shield Gate Trench，SGT)功率器件已成为一种用途广泛的功率器件。SGT器件作为中低压的金属氧化物半导体场效应管(Metal Oxide Semiconductor Field Efficient Transistor，MOSFET)中的一种新型器件结构可以将传统的沟槽型MOSFET的比导通电阻降为原来的二分之一甚至是五分之一。传统的沟槽型MOSFET主要是为了增加平面器件的沟槽密度以提高器件的电流处理能力，SGTMOSFET作为一种改进的沟槽MOSFET结构不但能够降低沟槽密度还能进一步降低漂移区电阻。
然而，由于SGT功率器件的结构比较复杂，制造工艺步骤较多，传统的SGT功率器件在制造工艺中至少需要沟槽刻蚀、多晶硅回刻、场氧化层腐蚀、栅极刻蚀、重掺杂、接触孔刻蚀以及金属层淀积七次光刻工艺，一般的光刻工艺要经历硅片表面清洗烘干、涂底、旋涂光刻胶、软烘、对准曝光、后烘、显影、硬烘、检测等工序，这大大的增加了SGT功率器件的制造周期、难度以及成本。
发明内容
本发明的目的在于提供一种屏蔽栅功率器件及制造方法，可以通过减少屏蔽栅功率器件的光刻次数来降低屏蔽栅功率器件的制造周期、难度以及成本。
本发明提供的屏蔽栅功率器件的制造方法，包括以下步骤：
步骤一、在半导体衬底上形成掺杂有第一类型元素的外延层，然后在所述外延层表面形成第一光刻膜；
步骤二、以所述第一光刻膜为掩膜对所述外延层进行刻蚀，在所述外延层的内部形成第一沟槽；
步骤三、在所述外延层表面淀积形成场氧化层，然后淀积第一多晶硅形成第一多晶层，所述第一多晶层覆盖在所述场氧化层表面，其中，所述第一多晶层至少填满附着于所述第一沟槽两侧的所述场氧化层之间的沟槽；
步骤四、对所述第一多晶层进行刻蚀，然后以所述第一光刻膜为掩膜板对所述场氧化层进行刻蚀，在所述第一多晶层两侧形成第二沟槽；
步骤五、进行氧化工艺，所述第一多晶层上部被暴露的部分被完全氧化，所述第二沟槽侧壁形成有栅极氧化层；
步骤六、对所述第二沟槽进行第二多晶硅淀积，然后对淀积形成的所述第二多晶硅进行刻蚀形成栅极，然后刻蚀去除第一光刻膜；
步骤七、对所述第一沟槽两侧的所述外延层进行第二类型元素掺杂形成阱区；
步骤八、形成第二光刻膜，所述第二光刻膜定义出重掺杂区域，对所述重掺杂区域进行第一类型元素掺杂形成重掺杂区；
步骤九、刻蚀去除第二光刻膜，淀积形成层间绝缘层；
步骤十、形成第三光刻膜，然后进行刻蚀形成接触孔，最后进行热退火工艺；
步骤十一、去除所述第三光刻膜，形成第四光刻膜，然后以所述第四光刻膜为掩膜进行金属淀积形成金属层。
优选的，所述第一类型元素为N型元素。
优选的，所述场氧化层为二氧化硅。
优选的，所述步骤五的工艺过程中的所述氧化工艺的温度为700摄氏度-800摄氏度。
优选的，所述步骤十的工艺过程中，所述形成接触孔之后，所述进行热退火工艺前还包括以下步骤：
以第三光刻膜为掩膜对所述接触孔进行离子注入，所述离子注入过程中注入的离子为硼氟离子。
优选的，所述硼氟离子注入的能量为20KeV-40KeV，所述硼氟离子注入的剂量为1e13-1e15个/cm2。
优选的，所述热退火工艺中的热退火温度为600摄氏度-700摄氏度。
优选的，所述热退火工艺中的热退火时间为15秒-60秒。
优选的，所述第一沟槽两侧的所述场氧化层的厚度大于0.4微米。
本发明还提供了一种由上述任一项所述的屏蔽栅功率器件的制造方法制造所得的屏蔽栅功率器件。
本发明提供的屏蔽栅功率器件的制造方法中，通过自下而上的工艺流程，采用四层光刻膜即可生产小线距的屏蔽栅功率器件，通过优化制造工艺流程及版图设计较少光刻的次数，降低了屏蔽栅功率器件的制造周期、难度以及成本。
附图说明
图1为本发明实施例一中提供的屏蔽栅功率器件的制造方法中在半导体衬底上形成外延层及第一光刻膜的结构示意图；
图2为本发明实施例一中提供的屏蔽栅功率器件的制造方法中刻蚀形成第一沟槽的结构示意图；
图3为本发明实施例一中提供的屏蔽栅功率器件的制造方法中淀积形成场氧化层及淀积多晶硅的结构示意图；
图4为本发明实施例一中提供的屏蔽栅功率器件的制造方法中刻蚀形成第二沟槽的结构示意图；
图5为本发明实施例一中提供的屏蔽栅功率器件的制造方法中进行氧化工艺后的结构示意图；
图6为本发明实施例一中提供的屏蔽栅功率器件的制造方法中淀积多晶硅填充第二沟槽后的结构示意图；
图7为本发明实施例一中提供的屏蔽栅功率器件的制造方法中形成阱区的结构示意图；
图8为本发明实施例一中提供的屏蔽栅功率器件的制造方法中形成第二光刻膜的结构示意图；
图9为本发明实施例一中提供的屏蔽栅功率器件的制造方法中形成重掺杂区的结构示意图；
图10为本发明实施例一中提供的屏蔽栅功率器件的制造方法中形成层间绝缘层的结构示意图；
图11为本发明实施例一中提供的屏蔽栅功率器件的制造方法中形成第三光刻膜的结构示意图；
图12为本发明实施例一中提供的屏蔽栅功率器件的制造方法中刻蚀形成接触孔的结构示意图；
图13为本发明实施例一中提供的屏蔽栅功率器件的制造方法中形成金属层的结构示意图；
图14为本发明实施例一中提供的屏蔽栅功率器件的制造方法中采用封闭沟槽结构且终端第一沟槽为直角的版图图案；
图15为本发明实施例二中提供的屏蔽栅功率器件的制造方法中采用封闭沟槽结构且终端第一沟槽为弧形的版图图案。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
图1至图13是本发明实施例一中的屏蔽栅功率器件的制造方法各步骤中的结构示意图，本发明实施例一的制造方法中包括以下步骤：
步骤一、在半导体衬底上形成掺杂有第一类型元素的外延层2，然后在外延层表面形成第一光刻膜101(如图1所示)；
在本实施例中，半导体衬底1中掺杂有第一类型元素，在该半导体衬底表面形成有掺杂第一类型元素的外延层2，外延层2可以通过外延生长工艺形成，然后在外延层2表面形成第一光刻膜101，第一光刻膜101的图案和形状根据器件的参数设计确定。
步骤二、以第一光刻膜101为掩膜对外延层2进行刻蚀，在外延层2的内部形成第一沟槽201(如图2所示)；
在本实施例中，以第一光刻膜101为掩膜对外延层2进行刻蚀，在第一光刻膜101没有覆盖的区域刻蚀形成第一沟槽201，第一沟槽201的深度与刻蚀的时间成正比，第一沟槽201的开口宽度由第一光刻膜101定义，第一沟槽201的深度根据屏蔽栅功率器件中对第一多晶层4定义的深度和场氧化层3的厚度确定。
步骤三、在外延层2表面淀积形成场氧化层3，然后淀积第一多晶硅形成第一多晶层4，第一多晶层4覆盖在场氧化层3表面，其中，第一多晶层4至少填满附着于第一沟槽201两侧的场氧化层3之间的沟槽(如图3所示)；
在本实施例中，外延层2的表面包括了第一沟槽201的内壁，场氧化层3的淀积区域包括外延层2的表面以及第一光刻膜101的表面，淀积形成的场氧化层3在第一沟槽201中呈“U”形结构，然后淀积第一多晶硅填充于“U”形结构的场氧化层3之间的沟槽中形成第一多晶层4，第一多晶硅淀积完成后将“U”形结构的场氧化层3之间的沟槽完全覆盖并覆盖于第一沟槽201以外区域的场氧化层3之上。
步骤四、对第一多晶层4进行刻蚀，然后以第一光刻膜101为掩膜板对场氧化层3进行刻蚀，在第一多晶硅两侧形成第二沟槽202(如图4所示)；
在本实施例中，对第一多晶层4进行刻蚀可以采用湿法刻蚀工艺或者干法刻蚀工艺，然后以第一光刻膜101为掩膜板对场氧化层3进行刻蚀，将第一光刻膜101上方的第一多晶硅与场氧化层3全部刻蚀掉，并刻蚀掉第一多晶硅两侧的场氧化层3形成第二沟槽202，具体的，第二沟槽202位于第一多晶硅两侧，第二沟槽202的深度和宽度根据器件设计的具体参数确定。步骤五、进行氧化工艺，第一多晶层4上部被暴露的部分被完全氧化，第二沟槽202侧壁形成有栅极氧化层5；
在本实施例中，氧化工艺采用湿法工艺进行氧化，氧化过程完成后在第一多晶层4的上部及外延层2表面形成有氧化层，第二沟槽202与外延层2之间形成有栅极氧化层5，具体的，栅极氧化层5位于第二沟槽202的侧壁，第一多晶层4中暴露于相邻的第二沟槽202之间的部分被完全氧化，第一多晶层4中被氧化的部分与场氧化层3连为一体。
具体的，第一多晶层4中的靠近第二沟槽202的部分被氧化形成二氧化硅，该部分与场氧化层3接触并相连。
步骤六、对第二沟槽202进行第二多晶硅淀积，然后对淀积形成的第二多晶硅进行刻蚀形成栅极6，然后刻蚀去除第一光刻膜101(如图6所示)；
在本实施例中，对第二沟槽202进行第二多晶硅淀积，淀积形成的第二多晶硅要完全填满第二沟槽202，由于淀积形成的第二多晶硅表面会凹凸不平，然后对淀积形成的第二多晶硅进行刻蚀后形成屏蔽栅功率器件的栅极6，栅极6与外延层2被栅极氧化层5隔离，然后刻蚀去除第一光刻膜101。
步骤七、对第一沟槽201两侧的外延层进行第二类型元素掺杂形成阱区(如图7所示)；
在本实施例中，对第一沟槽201两侧的外延层2进行第二类型元素掺杂形成阱区7，具体的，通过外延层2中进行第二类型元素掺杂的区域为第一沟槽201两侧的外延层2的表面部分，阱区7的掺杂浓度和掺杂深度根据屏蔽栅功率器件的设计参数确定。
步骤八、形成第二光刻膜102(如图8所示)，第二光刻膜102定义出重掺杂区域，对重掺杂区域进行第一类型元素掺杂形成重掺杂区8(如图9所示)；
在本实施例中，在阱区7和第一沟槽201位置的上方形成第二光刻膜102，第二光刻膜102定义出形成重掺杂区8的区域，然后对第二光刻膜102所定义的重掺杂区8的区域进行第一类型元素掺杂，重掺杂区8中掺杂的第一类型元素的浓度要远远大于半导体衬底1和外延层2中掺杂的第一类型元素的浓度，具体的，重掺杂区8位于阱区7表面，此时的重掺杂区8为屏蔽栅功率器件的源区。
步骤九、刻蚀去除第二光刻膜102，淀积形成层间绝缘层9(如图10所示)；
在本实施例中，首先将步骤八的基础上刻蚀去除第二光刻膜102，然后进行淀积形成层间绝缘层9，具体的，层间绝缘层9覆盖于阱区7、重掺杂区8、栅极氧化层5、栅极6、场氧化层3之上，层间绝缘层9主要用于阱区7、重掺杂区8、栅极氧化层5、栅极6、场氧化层3与金属层10的隔离。
步骤十、形成第三光刻膜103(如图11所示)，然后进行刻蚀形成接触孔，最后进行热退火工艺(如图12所示)；
在本实施例中，在层间绝缘层9之上形成第三光刻膜103，第三光刻膜103定义出接触孔的位置，接触孔的位置位于阱区上方，具体的，在第一深槽201两侧的阱区7上形成接触孔，将阱区7上方的层间绝缘层9全部刻蚀去除。
图14为本发明实施例一中提供的屏蔽栅功率器件的制造方法中采用封闭沟槽结构且终端第一沟槽为直角的版图图案，在本实施例中，终端第一沟槽为直角，通过第三光刻膜103刻蚀使得第一多晶层4通过第一多晶层引出线与重掺杂区8形成的源极连接，第一多晶层引出线通过终端第一沟槽引出，此时第一多晶层引出线通过终端第一沟槽引出可以减小屏蔽栅功率器件的线距。当第一多晶层4通过器件体区从重掺杂区8形成的源极接触孔直接引出时，终端第一沟槽的宽度会受到限制，图14中的版图图案中采用封闭沟槽结构且将终端第一沟槽加宽，此时终端第一沟槽的宽度比体区的沟槽宽度宽0.2微米至0.5微米。
步骤十一、去除第三光刻膜103，形成第四光刻膜，然后以第四光刻膜为掩膜进行金属淀积形成金属层(如图13所示)。在本实施例中，首先去除步骤十中的第三光刻膜103，形成第四光刻膜，然后以第四光刻膜为掩膜进行刻蚀工艺，具体的，第四光刻膜的图案在图13中没有画出，通过第四光刻膜刻蚀形成接触孔，栅极6通过第一沟槽201两侧的接触孔直接引出栅极线与外接的栅电极连接，此时栅极6的宽度会受到限制，栅极6的宽度要小于场氧化层3的宽度，在去除第四光刻膜后在样品表面进行金属淀积形成金属层，淀积形成的金属层填充于以第四光刻膜为掩膜刻蚀形成的所有孔洞中。
在本发明实施例中，第一类型元素为N型元素，具体的，该N型元素包括氮、磷等第五主族元素，第二类型元素为P型元素，具体的，该P型元素包括硼、镓、铟等第三主族元素，此时屏蔽栅功率器件为N型MOSFET器件。
作为本发明一优选实施例，与本发明实施例一相比，其区别在于，第一类型元素为为P型元素，具体的，P型元素包括硼、镓、铟等第三主族元素，第二类型元素为为N型元素，具体的，该N型元素包括氮、磷等第五主族元素，此时屏蔽栅功率器件为P型MOSFET器件。
图15为本发明实施例二中提供的屏蔽栅功率器件的制造方法中采用封闭沟槽结构且终端第一沟槽为弧形的版图图案。如图15所示，在本发明实施例中，终端第一沟槽为弧形，栅极6通过栅极线直接引出与栅电极连接，第一多晶层4沿终端第一沟槽直接引出与重掺杂区8形成的源极连接。可选的，终端沟槽可以是一条沟槽，也可以是多条沟槽。当终端沟槽为多条沟槽时，多条沟槽在终端的间距与体区的沟槽间距相同。
可选的，多条沟槽在终端的间距与在体区的间距不同。
通过采用图14或图15中的版图图案，将第一多晶层4直接引出与重掺杂区8形成的源极连接，栅极6通过栅极总线直接引出与栅电极连接，省去了在形成第一多晶层4所需的光刻膜、在场氧化层3刻蚀所需的光刻膜以及栅极刻蚀所需的光刻膜，缩短了工艺流程的步骤，对于击穿电压为100V的屏蔽栅功率器件，线间距为2.1微米时，采用上述实施例中的工艺制备的屏蔽栅功率器件的比导通电阻为25m ohm/mm2，此时器件的击穿电压可以达到106V，因此本实施例中的屏蔽栅功率器件的制造方法可以在不降低器件性能的条件下大大降低了器件的制造成本。
作为本发明一优选实施例，场氧化层3为二氧化硅。具体的，当第一多晶层4靠近中靠近第二沟槽202的部分被氧化形成二氧化硅后与场氧化层3连为一体，此时场氧化层3的区域扩展到两栅极6之间。
作为本发明一优选实施例，步骤五的工艺过程中的氧化工艺的温度为700摄氏度-800摄氏度。具体的，该氧化工艺为湿法氧化工艺。可选的，该氧化工艺可以为先采用干法氧化工艺然后再采用湿法氧化工艺；可选的，该氧化工艺还可以先采用湿法氧化工艺，然后再采用干法氧化工艺。
作为本发明一优选实施例，步骤十的工艺过程中，形成接触孔之后，进行热退火工艺前还包括以下步骤：
以第三光刻膜103为掩膜对接触孔进行离子注入，离子注入过程中注入的离子为硼氟离子。
具体的，该离子注入主要注入到阱区7表面，此时阱区7中的掺杂浓度远远大于本实施例中屏蔽栅功率器件的外延层2的掺杂浓度。
作为本发明一优选实施例，硼氟离子注入的能量为20KeV-40KeV，硼氟离子注入的剂量为1e13-1e15个/cm2。
作为本发明一优选实施例，热退火工艺中的热退火温度为600摄氏度-700摄氏度。具体的，该热退火工艺的退火环境为真空环境，可选的，该热退火工艺的退火环境为稀有气体。
作为本发明一优选实施例，热退火工艺中的热退火时间为15秒-60秒。
作为本发明一优选实施例，第一沟槽201两侧的场氧化层3的厚度大于0.4微米。具体的，若本实施例中的屏蔽栅功率器件的击穿电压为100V，则此时的场氧化层3的厚度在0.5微米至0.7微米之间，此时栅极6的接触孔的大小在0.2微米至0.4微米之间，栅极6通过场氧化层3中的接触孔直接引出，避免了光刻膜的使用，此时，具有100V的击穿电压的屏蔽栅功率器件的尺寸大大缩小，比导通电阻可以达到25m ohm*mm2。
作为本发明一优选实施例，本发明实施例还提供了一种前述实施例的一种屏蔽栅功率器件的制造方法中所制造的屏蔽栅功率器件，其结构示意图如图13所示。
本发明提供的屏蔽栅功率器件的制造方法中，通过自下而上的工艺流程，采用四层光刻膜即可生产小线距的屏蔽栅功率器件，通过优化制造工艺流程及版图设计较少光刻的次数，降低了屏蔽栅功率器件的制造周期、难度以及成本。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种屏蔽栅功率器件的制造方法，其特征在于，包括以下步骤：
步骤一、在半导体衬底上形成掺杂有第一类型元素的外延层，然后在所述外延层表面形成第一光刻膜；
步骤二、以所述第一光刻膜为掩膜对所述外延层进行刻蚀，在所述外延层的内部形成第一沟槽；
步骤三、在所述外延层表面淀积形成场氧化层，然后淀积第一多晶硅形成第一多晶层，所述第一多晶层覆盖在所述场氧化层表面，其中，所述第一多晶层至少填满附着于所述第一沟槽两侧的所述场氧化层之间的沟槽；所述场氧化层在所述第一沟槽内呈“U”形结构，所述第一多晶硅填充于所述“U”形结构内；
步骤四、对所述第一多晶层进行刻蚀，然后以所述第一光刻膜为掩膜板对所述场氧化层进行刻蚀，在所述第一多晶层两侧形成第二沟槽；
步骤五、进行氧化工艺，所述第一多晶层上部被暴露的部分被完全氧化，所述第二沟槽侧壁形成有栅极氧化层；其中，所述第一多晶层中被氧化的部分与所述场氧化层连为一体；
步骤六、对所述第二沟槽进行第二多晶硅淀积，然后对淀积形成的所述第二多晶硅进行刻蚀形成栅极，然后刻蚀去除第一光刻膜；
步骤七、对所述第一沟槽两侧的所述外延层进行第二类型元素掺杂形成阱区；
步骤八、形成第二光刻膜，所述第二光刻膜定义出重掺杂区域，对所述重掺杂区域进行第一类型元素掺杂形成重掺杂区；
步骤九、刻蚀去除第二光刻膜，淀积形成层间绝缘层；
步骤十、形成第三光刻膜，然后进行刻蚀形成接触孔，最后进行热退火工艺；
通过所述第三光刻膜刻蚀使得所述第一多晶层通过第一多晶层引出线与所述重掺杂区域形成的源极连接，所述第一多晶层引出线通过终端第一沟槽引出，其中，终端第一沟槽为直角，所述第三光刻膜的设计采用封闭沟槽结构；
步骤十一、去除所述第三光刻膜，形成第四光刻膜，然后以所述第四光刻膜为掩膜进行金属淀积形成金属层；
通过所述第四光刻膜刻蚀形成接触孔，所述栅极通过所述第一沟槽两侧的接触孔直接引出栅极线与外接的栅电极连接，所述栅极的宽度小于所述场氧化层的宽度，在去除第四光刻膜后在样品表面进行金属淀积形成金属层，淀积形成的金属层填充于以所述第四光刻膜为掩膜刻蚀形成的所有孔洞中。
2.如权利要求1所述的制造方法，其特征在于，所述第一类型元素为N型元素。
3.如权利要求1所述的制造方法，其特征在于，所述场氧化层为二氧化硅。
4.如权利要求1所述的制造方法，其特征在于，所述步骤五的工艺过程中的所述氧化工艺的温度为700摄氏度-800摄氏度。
5.如权利要求1所述的制造方法，其特征在于，所述步骤十的工艺过程中，所述形成接触孔之后，所述进行热退火工艺前还包括以下步骤：
以第三光刻膜为掩膜对所述接触孔进行离子注入，所述离子注入过程中注入的离子为硼氟离子。
6.如权利要求5所述的制造方法，其特征在于，所述硼氟离子注入的能量为20KeV-40KeV，所述硼氟离子注入的剂量为1e13-1e15个/cm2。
7.如权利要求1所述的制造方法，其特征在于，所述热退火工艺中的热退火温度为600摄氏度-700摄氏度。
8.如权利要求7所述的制造方法，其特征在于，所述热退火工艺中的热退火时间为15秒-60秒。
9.如权利要求1所述的制造方法，其特征在于，所述第一沟槽两侧的所述场氧化层的厚度大于0.4微米。
10.一种屏蔽栅功率器件，其特征在于，所述屏蔽栅功率器件由权利要求1至9任一项所述的屏蔽栅功率器件的制造方法制造所得。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711478696.9A CN109994374B (zh) | 2017-12-29 | 2017-12-29 | 一种屏蔽栅功率器件及制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711478696.9A CN109994374B (zh) | 2017-12-29 | 2017-12-29 | 一种屏蔽栅功率器件及制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109994374A CN109994374A (zh) | 2019-07-09 |
| CN109994374B true CN109994374B (zh) | 2021-12-28 |
Family
ID=67109221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711478696.9A Active CN109994374B (zh) | 2017-12-29 | 2017-12-29 | 一种屏蔽栅功率器件及制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109994374B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112864248A (zh) * | 2019-11-28 | 2021-05-28 | 南通尚阳通集成电路有限公司 | Sgtmosfet器件及制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9184261B2 (en) * | 2011-02-09 | 2015-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device having field plate electrode and method for manufacturing the same |
| CN105870022A (zh) * | 2016-05-31 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽mosfet的制造方法 |
| CN105932042A (zh) * | 2016-04-26 | 2016-09-07 | 电子科技大学 | 一种双分裂沟槽栅电荷存储型igbt及其制造方法 |
| CN106409912A (zh) * | 2016-11-01 | 2017-02-15 | 西安后羿半导体科技有限公司 | 高频率大功率沟槽mos场效应管及其制造方法 |
| CN107068763A (zh) * | 2017-03-31 | 2017-08-18 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽功率器件及其制造方法 |
-
2017
- 2017-12-29 CN CN201711478696.9A patent/CN109994374B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9184261B2 (en) * | 2011-02-09 | 2015-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device having field plate electrode and method for manufacturing the same |
| CN105932042A (zh) * | 2016-04-26 | 2016-09-07 | 电子科技大学 | 一种双分裂沟槽栅电荷存储型igbt及其制造方法 |
| CN105870022A (zh) * | 2016-05-31 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽mosfet的制造方法 |
| CN106409912A (zh) * | 2016-11-01 | 2017-02-15 | 西安后羿半导体科技有限公司 | 高频率大功率沟槽mos场效应管及其制造方法 |
| CN107068763A (zh) * | 2017-03-31 | 2017-08-18 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽功率器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109994374A (zh) | 2019-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4073176B2 (ja) | 半導体装置およびその製造方法 | |
| TWI515900B (zh) | 二維遮罩柵電晶體裝置及其製備方法 | |
| EP1085577A2 (en) | Power field-effect transistor having a trench gate electrode and method of making the same | |
| JP4183620B2 (ja) | 半導体装置およびその製造方法 | |
| JP5442921B2 (ja) | ゲート酸化膜の完全性を向上させた半導体トレンチ素子 | |
| TWI527096B (zh) | Ｍｏｓ電晶體及其形成方法 | |
| JP2004521479A (ja) | ゲート電荷を低減したトレンチ金属酸化膜半導体電界効果トランジスタ | |
| JP2005510088A (ja) | 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス | |
| TW201423869A (zh) | 溝渠式電晶體的製作方法 | |
| CN111477550B (zh) | 一种功率半导体器件及其制作方法 | |
| KR100538603B1 (ko) | 전계-효과 반도체 소자의 제조 방법 | |
| CN113130633B (zh) | 沟槽型场效应晶体管结构及其制备方法 | |
| JP3965027B2 (ja) | トレンチ底部に厚いポリシリコン絶縁層を有するトレンチゲート型ｍｉｓデバイスの製造方法 | |
| CN105428241A (zh) | 具有屏蔽栅的沟槽栅功率器件的制造方法 | |
| CN109994374B (zh) | 一种屏蔽栅功率器件及制造方法 | |
| EP3933895B1 (en) | Trench field effect transistor structure, and manufacturing method for same | |
| CN116364755A (zh) | 屏蔽栅沟槽型mosfet器件及其制作方法 | |
| KR100832017B1 (ko) | 채널면적을 증가시킨 반도체소자 및 그의 제조 방법 | |
| TWI812995B (zh) | SiC MOSFET器件的製造方法 | |
| CN116093144A (zh) | 半导体结构及形成方法 | |
| CN112530867B (zh) | 沟槽型场效应晶体管结构及其制备方法 | |
| TW201409578A (zh) | 具有低米勒電容之半導體元件的製作方法 | |
| JP2003347545A (ja) | 縦型電界効果トランジスタ | |
| TWI524524B (zh) | 功率半導體元件之製法及結構 | |
| WO2021082273A1 (zh) | 沟槽型场效应晶体管结构及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 518000 unit 601-602, building B, tefa information port, No.2 Kefeng Road, high tech Zone, Nanshan District, Shenzhen City, Guangdong Province Patentee after: Shenzhen Shangyangtong Technology Co.,Ltd. Address before: 518000 unit 601-602, building B, tefa information port, No.2 Kefeng Road, high tech Zone, Nanshan District, Shenzhen City, Guangdong Province Patentee before: SHENZHEN SANRISE-TECH Co.,Ltd. |
|
| CP01 | Change in the name or title of a patent holder |