CN112864248A - Sgtmosfet器件及制造方法 - Google Patents

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Abstract

本发明公开了一种SGTMOSFET器件，栅极结构的底部氧化层和源多晶硅位于栅极沟槽的底部，底部氧化层的厚度满足150V以上耐压，栅极沟槽的顶部填充有全部采用CVD沉积形成的顶部氧化层，多晶硅栅形成在对顶部氧化层进行刻蚀形成的顶部子沟槽中，顶部子沟槽的宽度满足对多晶硅栅进行填充的需要，且顶部子沟槽的两侧面的深度相同时多晶硅栅的两侧面的深度相同。本发明还提供一种SGTMOSFET器件的制造方法。本发明能在保证底部氧化层实现150V以上的耐压条件下，采用左右结构的多晶硅栅从而能使多晶硅栅的宽度能实现多晶硅栅的良好和低难度的填充，且能保证多晶硅栅的两侧面的深度一致，从而能在满足沟道区的覆盖长度的条件下避免增加输入电容以及能增加器件的可靠性。

Description

SGTMOSFET器件及制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种屏蔽栅沟槽(ShieldGate Trench，SGT)MOSFET器件的制造方法。
背景技术
MOSFET相对于IGBT来说是多子器件，因为在开关过程中，没有少子的注入和复合，因此其开关速度快，得到了广泛的应用。沟槽MOSFET跟传统的平面MOSFET相比，极大的降低了沟道电阻，但是其漂移区的导通电阻正比于击穿电压的2.5次方，这使得在高压应用的场合，漂移区的电阻变得不可接受。
为了降低漂移区的导通电阻，SGTMOSFET被提出来了。SGTMOSFET是在漂移区中插入纵向的场板，这个场板是跟源极电压相连。漂移区在承受击穿电压的过程中纵向会跟沟道进行耗尽，在横向也会跟源极场板进行耗尽。这样可以在保证击穿电压不变的情况下，大幅降低漂移区的掺杂浓度，从而漂移区的电阻。
如图1所示，是现有第一种SGTMOSFET器件的结构示意图；以N型器件为例，现有第一种SGTMOSFET器件的栅极结构形成在栅极沟槽中。
所述栅极沟槽形成于N型的第一外延层2中。所述第一外延层2形成在N型重掺杂的半导体衬底1上。半导体衬底1通常为晶圆(wafer)结构。
为了降低半导体衬底1的电阻，通常希望半导体衬底1的电阻率越低越好，半导体衬底1的厚度越薄越好。目前通常有两种半导体衬底1，一种是磷衬底，另外一种是砷衬底。磷衬底可以实现的电阻率更低，目前可以做到1.0mΩ*cm以下。但是磷的扩散速度快，半导体衬底1的反扩更严重。
第一外延层2的厚度和掺杂浓度决定了器件的击穿电压。第一外延层2可以是均匀掺杂浓度的，也可以是含有两层甚至是多层。通常对于两层或者多层的第一外延层2，通常靠近半导体衬底1的掺杂浓度高，顶部靠近表面的掺杂浓度低。这样电场强度在体内的分布更均匀，器件可以实现更优异的性能。
图1所示的栅极结构为上下结构的栅极结构，在所述栅极沟槽的底部形成有源多晶硅4，所述源多晶硅4和所述栅极沟槽之间隔离有底部氧化层3。多晶硅栅6形成在所述栅极沟槽的顶部，所述多晶硅栅6和所述栅极沟槽之间隔离有栅介质层如栅氧化层5。所述多晶硅栅6和所述源多晶硅4之间隔离有多晶硅间氧化层。
在所述第一外延层2的表面区域中形成有P型掺杂的沟道区7，所述沟道区7的结深小于等于所述多晶硅栅6的第一侧面的深度，被所述多晶硅栅6的第一侧面所覆盖的所述沟道区7的表面用于形成沟道。
所述沟道区7以下的所述第一外延层2组成漂移区。
N型重掺杂的源区8形成于所述沟道区7的表面。
N型重掺杂的漏区由减薄后的所述半导体衬底1组成或者由减薄后的所述半导体衬底1叠加N型重掺杂的背面离子注入区组成。
还包括：层间膜11，穿过所述层间膜11的接触孔9，所述源区8顶部对应的接触孔9的底部还穿过所述源区8实现和所述源区8以及所述沟道区7同时接触；源极和栅极由正面金属层10图形化形成，所述源极通过底部对应的接触孔9同时连接所述源区8和所述沟道区7；所述源多晶硅4也通过顶部对应的接触孔9连接到所述源极；所述栅极通过底部对应的接触孔连接所述多晶硅栅6。
对于一个典型的耐压的150V的SGTMOSFET来说，现有第一种SGTMOSFET器件具有如下的参数条件：
栅极沟槽深度通常是在8μm～10μm，为了承受150V的击穿电压，底部氧化层3的宽度通常需要0.9μm～1.0μm。因为栅极沟槽刻蚀是有一定的倾斜角度，因此顶部比较宽，底部比较窄。为了保证底部的源多晶硅4也有很好的填充，源多晶硅4的底部至少需要的宽度为0.2μm，源多晶硅4的顶部通常在0.8μm附近。这样图1的的多晶硅栅6的宽度需要在2.6μm～2.8μm附近，即所述源多晶硅4的宽度加上两个所述底部氧化层3的宽度。
这么宽的宽度，多晶硅栅6的多晶硅在填充过程中，需要的填充的厚度至少需要大于宽度的一半，也就是需要在1.3μm以上。但是目前的工艺条件，比较常见的多晶硅填充的厚度通常是在0.8μm到1.2μm。这么厚的多晶硅填充宽度给工艺带来了不少的难度。
注意：多晶硅栅6填充难度较大的问题，只适用于电压比较高如耐压为150V以上的SGTMOSFET。而对于比较常见的耐压为100V的SGTMOSFET，所述底部氧化层3的厚度通常只需要0.6μm，这时顶部对应的多晶硅栅6的宽度也通常在1.8μm附近，这使得目前常见的多晶硅填充的条件，1.2μm的厚度变得可行。
如图2所示，是现有第二种SGTMOSFET器件的结构示意图；为了在采用图1所示的结构的基础上，提高器件的耐压，现有第二种SGTMOSFET器件是在采用图1对应的为耐压为100V的SGTMOSFET设计的栅极结构的参数条件，这时，栅极结构中的所述底部氧化层3的厚度通常只需要0.6μm，所以多晶硅栅6的宽度也通常在1.8μm附近，能实现对所述多晶硅栅6的很好的填充。但是由于栅极结构仅能实现100V的耐压，故为了实现150V的耐压，需要采用栅极结构底部的第一外延层2进行耐压，这样就需要增加所述第一外延层2的厚度。也即通过增加第一外延层2的厚度来实现耐压的提升，从而使得底部氧化层3可以按照100V以下的耐压条件进行设置，从而使得栅极沟槽的宽度变窄，从而能使所述多晶硅栅6的填充宽度变窄，从而降低了多晶硅栅6的填充难度。
图2所示的结构，虽然可以降低工艺上实现的难度，但是，栅极结构底部的第一外延层2因为没有横向的耗尽，因此掺杂浓度很低，导致器件的比导通电阻通常比较差。
如图3所示，是现有第三种SGTMOSFET器件的设计结构示意图；和图1所示的现有第一种SGTMOSFET器件的区别是，现有第三种SGTMOSFET器件中具有特征：
多晶硅栅6a采用左右结构。这种左右结构的多晶硅栅6a是在源多晶硅4和底部氧化层3形成之后，对底部氧化层3进行回刻，之后在底部氧化层3被去除的区域中填充栅介质层5a和多晶硅栅6a。这时，多晶硅栅6a的宽度和底部氧化层3的宽度接近，会略小于底部氧化层3的宽度。因此，在底部氧化层3采用满足具有150V耐压的厚度条件如1微米时，多晶硅栅6a的宽度通常在0.8μm，这个厚度是比较常见的多晶硅填充条件。
但是图3所示的结构也有一个比较严重的问题，这就是：底部氧化层3对于高压SGTMOSFET而言，通常不是一步热氧生长的。这是因为如果直接热氧长这么厚的底部氧化层3，应力会比较大。晶圆的翘曲会比较严重，会影响后续的光刻的对准精度，甚至导致光刻无法进行。因此通常其氧化层是有两部分组成：
一部分是热氧长的，另外一部分是采用化学气相沉积(CVD)工艺生长。
如一个典型的150V的SGTMOSFET，为了实现
Figure BDA0002293486660000031
的底部氧化层3，在实际工艺实现上，通常是热氧生长
Figure BDA0002293486660000032
的氧化层，然后在CVD沉积
Figure BDA0002293486660000033
的氧化层。
但是形成多晶硅栅6a时需要先对底部氧化层3进行刻蚀。因为底部氧化层3是两种不同的氧化层，通常热氧生长的氧化层即热氧化层的刻蚀速度慢，而CVD沉积的氧化层刻蚀速度快。在工艺上面甚至CVD沉积的氧化层的刻蚀速度是热氧化层的2倍。这样实际做出来的多晶硅栅形状可能如图4所示：
通常我们希望多晶硅栅6a的长度即靠近沟道区7一侧的侧面深度是1.0μm，但是因为刻蚀速率的差异，这样靠近源极场板即源多晶硅4的多晶硅栅6a的长度即侧面深度会达到1.5μm甚至是2.0μm。这样会增加器件的输入电容(Ciss)，输入电容为栅源电容(Cgs)和栅漏电容(Ggd)的并联电容。而且形貌也变得很难看。多晶硅栅6a的形貌可能会形成一些尖角，这样会导致器件形成电场的尖峰，对器件的可靠性也会有一些影响。
发明内容
本发明所要解决的技术问题是提供一种SGTMOSFET器件，能在保证底部氧化层实现150V以上的耐压条件下，采用左右结构的多晶硅栅从而能使多晶硅栅的宽度能实现多晶硅栅的良好和低难度的填充，且能保证多晶硅栅的两侧面的深度一致，从而能在满足沟道区的覆盖长度的条件下避免增加输入电容以及能增加器件的可靠性，从而能提高器件的整体性能。为此，本发明还提供一种SGTMOSFET器件的制造方法。
为解决上述技术问题，本发明提供的SGTMOSFET器件的耐压为150V以上。栅极结构形成在栅极沟槽中。
所述栅极沟槽形成于第一导电类型的第一外延层中，在所述栅极沟槽的内侧面形成有底部氧化层，所述底部氧化层的厚度要求满足150V以上的耐压条件，所述底部氧化层的厚度越厚，所述底部氧化层的耐压越高；所述底部氧化层由热氧化层和CVD沉积的氧化层叠加而成，以满足所述底部氧化层应力条件。
所述底部氧化层在所述栅极沟槽中围成中间沟槽，在所述中间沟槽中填充有第一多晶硅层；所述中间沟槽的宽度根据所述第一多晶硅层填充难度条件进行设置，所述中间沟槽的宽度越大所述第一多晶硅层的填充难度越大，所述中间沟槽的宽度小于等于难度最大的所述第一多晶硅层填充对应的沟槽宽度。
在所述栅极沟槽中形成有所述第一多晶硅层和所述底部氧化层被刻蚀后形成的顶部沟槽；源多晶硅由刻蚀后的所述第一多晶硅层组成。
在所述顶部沟槽中填充有顶部氧化层，所述顶部氧化层采用CVD沉积工艺形成，保证沿所述栅极沟槽的宽度方向上所述顶部氧化层的各位置处的刻蚀速率相同。
在所述顶部氧化层中形成有对所述顶部氧化层进行刻蚀后形成的顶部子沟槽，所述顶部子沟槽的第一侧面将所述栅极沟槽的侧面暴露，所述顶部子沟槽的第二侧面将刻蚀后的所述顶部氧化层的侧面暴露；利用所述顶部氧化层各位置处的刻蚀速率相同的特征使所述顶部子沟槽的第一侧面和第二侧面的深度相同。
在所述顶部子沟槽的第一侧面上形成有栅介质层，在形成有所述栅介质层的所述顶部子沟槽中填充有由第二多晶硅层组成的多晶硅栅。
所述顶部子沟槽的宽度根据所述第二多晶硅层填充难度条件进行设置，所述顶部子沟槽的宽度越大所述第二多晶硅层的填充难度越大，所述顶部子沟槽的宽度小于等于难度最大的所述第二多晶硅层填充对应的沟槽宽度。
在所述第一外延层的表面区域中形成有第二导电类型掺杂的沟道区，所述沟道区的结深小于等于所述多晶硅栅的第一侧面的深度，被所述多晶硅栅的第一侧面所覆盖的所述沟道区的表面用于形成沟道；所述多晶硅栅的第一侧面的深度根据所需要的所述沟道区的结深进行设置。
所述沟道区以下的所述第一外延层组成漂移区。
所述顶部子沟槽的第一侧面和第二侧面的深度相同的结构使所述多晶硅栅的第一侧面和第二侧面的深度相同，防止所述多晶硅栅的第二侧面的深度大于第一侧面的深度并从而减少输入电容。
进一步的改进是，所述栅极沟槽的深度为8μm～10μm。
进一步的改进是，所述底部氧化层的厚度为0.9μm～1μm。
进一步的改进是，所述底部氧化层中热氧化层的厚度为0.5μm以下。
进一步的改进是，难度最大的所述第一多晶硅层填充对应的厚度为0.8μm～1.2μm，难度最大的所述第一多晶硅层填充对应的沟槽宽度小于等于难度最大的所述第一多晶硅层填充对应的厚度的两倍。
难度最大的所述第二多晶硅层填充对应的厚度为0.8μm～1.2μm，难度最大的所述第二多晶硅层填充对应的沟槽宽度小于等于难度最大的所述第二多晶硅层填充对应的厚度的两倍。
进一步的改进是，所述栅极沟槽为具有顶部开口大于底部开口的侧面倾斜结构，所述中间沟槽的顶部宽度为0.8微米。
所述顶部子沟槽的顶部宽度为0.8微米。
进一步的改进是，所述第一外延层形成在第一导电类型重掺杂的半导体衬底上。
第一导电类型重掺杂的漏区由减薄后的所述半导体衬底组成或者由减薄后的所述半导体衬底叠加第一导电类型重掺杂的背面离子注入区组成。
第一导电类型重掺杂的源区形成于所述沟道区的表面。
进一步的改进是，SGTMOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，SGTMOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的SGTMOSFET器件的制造方法中SGTMOSFET器件的耐压为150V以上，包括如下步骤：
步骤一、在第一导电类型的第一外延层中形成栅极结构的栅极沟槽。
步骤二、在所述栅极沟槽的内侧面形成底部氧化层；所述底部氧化层的厚度要求满足150V以上的耐压条件，所述底部氧化层的厚度越厚，所述底部氧化层的耐压越高。
所述底部氧化层由采用热氧化工艺形成的热氧化层和采用CVD沉积工艺形成的氧化层叠加而成，以满足所述底部氧化层应力条件。
所述底部氧化层在所述栅极沟槽中围成中间沟槽。
所述中间沟槽的宽度根据后续的第一多晶硅层填充难度条件进行设置，所述中间沟槽的宽度越大所述第一多晶硅层的填充难度越大，所述中间沟槽的宽度小于等于难度最大的所述第一多晶硅层填充对应的沟槽宽度。
步骤三、在所述中间沟槽中填充所述第一多晶硅层。
步骤四、对所述第一多晶硅层和所述底部氧化层进行刻蚀在所述栅极沟槽的顶部区域中形成顶部沟槽。
源多晶硅由刻蚀后的所述第一多晶硅层组成。
步骤五、在所述顶部沟槽中填充顶部氧化层，所述顶部氧化层采用CVD沉积工艺形成，保证沿所述栅极沟槽的宽度方向上所述顶部氧化层的各位置处的刻蚀速率相同。
步骤六、采用光刻工艺在所述顶部氧化层的顶部表面形成掩膜层，所述掩膜层覆盖所述顶部氧化层的中间区域，所述掩膜层的两侧到对应的所述栅极沟槽的侧面之间的区域为顶部子沟槽的形成区域。
步骤七、对所述顶部氧化层进行刻蚀后形成所述顶部子沟槽，所述顶部子沟槽的第一侧面将所述栅极沟槽的侧面暴露，所述顶部子沟槽的第二侧面将刻蚀后的所述顶部氧化层的侧面暴露；利用所述顶部氧化层各位置处的刻蚀速率相同的特征使所述顶部子沟槽的第一侧面和第二侧面的深度相同。
步骤八、在所述顶部子沟槽的第一侧面上形成栅介质层。
步骤九、在形成有所述栅介质层的所述顶部子沟槽中填充第二多晶硅层并由所述第二多晶硅层组成的多晶硅栅。
所述顶部子沟槽的宽度根据所述第二多晶硅层填充难度条件进行设置，所述顶部子沟槽的宽度越大所述第二多晶硅层的填充难度越大，所述顶部子沟槽的宽度小于等于难度最大的所述第二多晶硅层填充对应的沟槽宽度。
所述顶部子沟槽的第一侧面和第二侧面的深度相同的结构使所述多晶硅栅的第一侧面和第二侧面的深度相同，防止所述多晶硅栅的第二侧面的深度大于第一侧面的深度并从而减少输入电容。
步骤十、在所述第一外延层的表面区域中形成第二导电类型掺杂的沟道区，所述沟道区的结深小于等于所述多晶硅栅的第一侧面的深度，被所述多晶硅栅的第一侧面所覆盖的所述沟道区的表面用于形成沟道；所述多晶硅栅的第一侧面的深度根据所需要的所述沟道区的结深进行设置。
所述沟道区以下的所述第一外延层组成漂移区。
进一步的改进是，所述栅极沟槽的深度为8μm～10μm。
进一步的改进是，所述底部氧化层的厚度为0.9μm～1μm。
进一步的改进是，所述底部氧化层中热氧化层的厚度为0.5μm以下。
进一步的改进是，难度最大的所述第一多晶硅层填充对应的厚度为0.8μm～1.2μm，难度最大的所述第一多晶硅层填充对应的沟槽宽度小于等于难度最大的所述第一多晶硅层填充对应的厚度的两倍。
难度最大的所述第二多晶硅层填充对应的厚度为0.8μm～1.2μm，难度最大的所述第二多晶硅层填充对应的沟槽宽度小于等于难度最大的所述第二多晶硅层填充对应的厚度的两倍。
进一步的改进是，所述第一外延层形成在第一导电类型重掺杂的半导体衬底上。
第一导电类型重掺杂的漏区由减薄后的所述半导体衬底组成或者由减薄后的所述半导体衬底叠加第一导电类型重掺杂的背面离子注入区组成。
第一导电类型重掺杂的源区形成于所述沟道区的表面。
进一步的改进是，SGTMOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，SGTMOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明对SGTMOSFET的栅极结构的整体结构做了设置，栅极结构的整体结构能产生如下技术效果：
第一、本发明对源多晶硅即屏蔽多晶硅和栅极沟槽之间的底部氧化层的厚度进行了设置，使底部氧化层的厚度满足150V以上的耐压要求。
第二、本发明在底部氧化层加厚从而使栅极沟槽宽度较大的条件下，采用了左右结构的多晶硅栅，从而能使多晶硅栅的宽度减小，从而能保证多晶硅栅实现良好和低难度的填充，保证了多晶硅栅的质量。
第三、本发明在底部氧化层加厚的条件下，为了避免底部氧化层单独采用热氧化层时会产生较大应力的缺陷，采用由热氧化层和CVD沉积的氧化层叠加形成底部氧化层，从而能减少器件的应力，并减少由于器件应力对整个晶圆片所产生的翘曲影响以及由此形成的光刻的对准精度的影响，从而能提高产品良率。
第四、本发明在底部氧化层采用由热氧化层和CVD沉积的氧化层叠加结构的条件下，为了避免底部氧化层的热氧化层和CVD沉积的氧化层的刻蚀速率不同对左右结构的多晶硅栅的两个侧面的深度造成不同的影响，本发明的底部氧化层和源多晶硅都同时被刻蚀到底部，且在栅极沟槽的顶部填充完全由CVD沉积的氧化层组成的顶部氧化层，之后再在顶部氧化层中开口并形成栅介质层和多晶硅栅，故本发明能保证多晶硅栅的两个侧面的的深度相同，且多晶硅栅的两个侧面的深度都是根据沟道区的深度进行设置，能避免多晶硅栅的内侧面即第二侧面的深度过大时所产生的对输入电容的不利影响，故本发明最后能降低输入电容。同时，还能避免多晶硅栅的第二侧面的深度过大所产生的尖角，故还能增加器件的可靠性。
第五、由于本发明的源多晶硅的顶部表面得到降低，故多晶硅栅的第二侧面和源多晶硅之间的交叠区域减小或不交叠，故本发明能进一步减少栅源电容，从而进一步减少器件的输入电容。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有第一种SGTMOSFET器件的结构示意图；
图2是现有第二种SGTMOSFET器件的结构示意图；
图3是现有第三种SGTMOSFET器件的设计结构示意图；
图4是图3所示的现有第三种SGTMOSFET器件的实际结构示意图；
图5是本发明实施例SGTMOSFET器件的结构示意图；
图6A-图6C是本发明实施例SGTMOSFET器件的制造方法各步骤中的器件结构示意图。
具体实施方式
如图5所示，是本发明实施例SGTMOSFET器件的结构示意图；本发明实施例SGTMOSFET器件的耐压为150V以上。栅极结构形成在栅极沟槽中。
所述栅极沟槽形成于第一导电类型的第一外延层2中。所述第一外延层2形成在第一导电类型重掺杂的半导体衬底1上。
在所述栅极沟槽的内侧面形成有底部氧化层3，所述底部氧化层3的厚度要求满足150V以上的耐压条件，所述底部氧化层3的厚度越厚，所述底部氧化层3的耐压越高；所述底部氧化层3由热氧化层和CVD沉积的氧化层叠加而成，以满足所述底部氧化层3应力条件。
所述底部氧化层3在所述栅极沟槽中围成中间沟槽，在所述中间沟槽中填充有第一多晶硅层4；所述中间沟槽的宽度根据所述第一多晶硅层4填充难度条件进行设置，所述中间沟槽的宽度越大所述第一多晶硅层4的填充难度越大，所述中间沟槽的宽度小于等于难度最大的所述第一多晶硅层4填充对应的沟槽宽度。
在所述栅极沟槽中形成有所述第一多晶硅层4和所述底部氧化层3被刻蚀后形成的顶部沟槽；源多晶硅4由刻蚀后的所述第一多晶硅层4组成，由于所述源多晶硅是由刻蚀后的所述第一多晶硅层组成，故二者都采用标记4表示。
在所述顶部沟槽中填充有顶部氧化层101，所述顶部氧化层101采用CVD沉积工艺形成，保证沿所述栅极沟槽的宽度方向上所述顶部氧化层101的各位置处的刻蚀速率相同。
在所述顶部氧化层101中形成有对所述顶部氧化层101进行刻蚀后形成的顶部子沟槽，所述顶部子沟槽的第一侧面将所述栅极沟槽的侧面暴露，所述顶部子沟槽的第二侧面将刻蚀后的所述顶部氧化层101的侧面暴露；利用所述顶部氧化层101各位置处的刻蚀速率相同的特征使所述顶部子沟槽的第一侧面和第二侧面的深度相同。
在所述顶部子沟槽的第一侧面上形成有栅介质层5b，在形成有所述栅介质层5b的所述顶部子沟槽中填充有由第二多晶硅层组成的多晶硅栅6b。
所述顶部子沟槽的宽度根据所述第二多晶硅层填充难度条件进行设置，所述顶部子沟槽的宽度越大所述第二多晶硅层的填充难度越大，所述顶部子沟槽的宽度小于等于难度最大的所述第二多晶硅层填充对应的沟槽宽度。
在所述第一外延层2的表面区域中形成有第二导电类型掺杂的沟道区7，所述沟道区7的结深小于等于所述多晶硅栅6b的第一侧面的深度，被所述多晶硅栅6b的第一侧面所覆盖的所述沟道区7的表面用于形成沟道；所述多晶硅栅6b的第一侧面的深度根据所需要的所述沟道区7的结深进行设置。
所述沟道区7以下的所述第一外延层2组成漂移区。
所述顶部子沟槽的第一侧面和第二侧面的深度相同的结构使所述多晶硅栅6b的第一侧面和第二侧面的深度相同，防止所述多晶硅栅6b的第二侧面的深度大于第一侧面的深度并从而减少输入电容。
第一导电类型重掺杂的漏区由减薄后的所述半导体衬底1组成或者由减薄后的所述半导体衬底1叠加第一导电类型重掺杂的背面离子注入区组成。
第一导电类型重掺杂的源区8形成于所述沟道区7的表面。
还包括：层间膜11，穿过所述层间膜11的接触孔9，所述源区8顶部对应的接触孔9的底部还穿过所述源区8实现和所述源区8以及所述沟道区7同时接触；源极和栅极由正面金属层10图形化形成，所述源极通过底部对应的接触孔9同时连接所述源区8和所述沟道区7；所述源多晶硅4也通过顶部对应的接触孔9连接到所述源极；所述栅极通过底部对应的接触孔连接所述多晶硅栅6b。
本发明实施例中，SGTMOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：SGTMOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
现以150V的SGTMOSFET为了来进一步说明本发明实施例中所采用的参数：
所述栅极沟槽的深度为8μm～10μm。
所述底部氧化层3的厚度为0.9μm～1μm。所述底部氧化层3中热氧化层的厚度为0.5μm以下。例如：所述底部氧化层3中热氧化层的厚度为0.5μm，所述底部氧化层3中CVD沉积的氧化层的厚度为0.5μm。
难度最大的所述第一多晶硅层4填充对应的厚度为0.8μm～1.2μm，难度最大的所述第一多晶硅层4填充对应的沟槽宽度小于等于难度最大的所述第一多晶硅层4填充对应的厚度的两倍。
难度最大的所述第二多晶硅层填充对应的厚度为0.8μm～1.2μm，难度最大的所述第二多晶硅层填充对应的沟槽宽度小于等于难度最大的所述第二多晶硅层填充对应的厚度的两倍。
所述栅极沟槽为具有顶部开口大于底部开口的侧面倾斜结构，所述中间沟槽的顶部宽度为0.8微米。
所述顶部子沟槽的顶部宽度为0.8微米。
本发明实施例对SGTMOSFET的栅极结构的整体结构做了设置，栅极结构的整体结构能产生如下技术效果：
第一、本发明实施例对源多晶硅4即屏蔽多晶硅和栅极沟槽之间的底部氧化层3的厚度进行了设置，使底部氧化层3的厚度满足150V以上的耐压要求。
第二、本发明实施例在底部氧化层3加厚从而使栅极沟槽宽度较大的条件下，采用了左右结构的多晶硅栅6b，从而能使多晶硅栅6b的宽度减小，从而能保证多晶硅栅6b实现良好和低难度的填充，保证了多晶硅栅6b的质量。
第三、本发明实施例在底部氧化层3加厚的条件下，为了避免底部氧化层3单独采用热氧化层时会产生较大应力的缺陷，采用由热氧化层和CVD沉积的氧化层叠加形成底部氧化层3，从而能减少器件的应力，并减少由于器件应力对整个晶圆片所产生的翘曲影响以及由此形成的光刻的对准精度的影响，从而能提高产品良率。
第四、本发明实施例在底部氧化层3采用由热氧化层和CVD沉积的氧化层叠加结构的条件下，为了避免底部氧化层3的热氧化层和CVD沉积的氧化层的刻蚀速率不同对左右结构的多晶硅栅6b的两个侧面的深度造成不同的影响，本发明的底部氧化层3和源多晶硅4都同时被刻蚀到底部，且在栅极沟槽的顶部填充完全由CVD沉积的氧化层组成的顶部氧化层101，之后再在顶部氧化层101中开口并形成栅介质层5b和多晶硅栅6b，故本发明能保证多晶硅栅6b的两个侧面的的深度相同，且多晶硅栅6b的两个侧面的深度都是根据沟道区7的深度进行设置，能避免多晶硅栅6b的内侧面即第二侧面的深度过大时所产生的对输入电容的不利影响，故本发明实施例最后能降低输入电容。
第五、由于本发明实施例的源多晶硅4的顶部表面得到降低，故多晶硅栅6b的第二侧面和源多晶硅4之间的交叠区域减小或不交叠，故本发明实施例能进一步减少栅源电容，从而进一步减少器件的输入电容。
如图6A至图6C所示，是本发明实施例SGTMOSFET器件的制造方法各步骤中的器件结构示意图；本发明实施例SGTMOSFET器件的制造方法中SGTMOSFET器件的耐压为150V以上，包括如下步骤：
步骤一、如图6A所示，在第一导电类型的第一外延层2中形成栅极结构的栅极沟槽。
所述第一外延层2形成在第一导电类型重掺杂的半导体衬底1上。
步骤二、如图6B所示，在所述栅极沟槽的内侧面形成底部氧化层3；所述底部氧化层3的厚度要求满足150V以上的耐压条件，所述底部氧化层3的厚度越厚，所述底部氧化层3的耐压越高。
所述底部氧化层3由采用热氧化工艺形成的热氧化层和采用CVD沉积工艺形成的氧化层叠加而成，以满足所述底部氧化层3应力条件。
所述底部氧化层3在所述栅极沟槽中围成中间沟槽。
所述中间沟槽的宽度根据后续的第一多晶硅层4填充难度条件进行设置，所述中间沟槽的宽度越大所述第一多晶硅层4的填充难度越大，所述中间沟槽的宽度小于等于难度最大的所述第一多晶硅层4填充对应的沟槽宽度。
步骤三、如图6B所示，在所述中间沟槽中填充所述第一多晶硅层4。
步骤四、如图6B所示，对所述第一多晶硅层4和所述底部氧化层3进行刻蚀在所述栅极沟槽的顶部区域中形成顶部沟槽。
源多晶硅4由刻蚀后的所述第一多晶硅层4组成。
步骤五、如图6B所示，在所述顶部沟槽中填充顶部氧化层101，所述顶部氧化层101采用CVD沉积工艺形成，保证沿所述栅极沟槽的宽度方向上所述顶部氧化层101的各位置处的刻蚀速率相同。
步骤六、如图6C所示，采用光刻工艺在所述顶部氧化层101的顶部表面形成掩膜层102，所述掩膜层102覆盖所述顶部氧化层101的中间区域，所述掩膜层102的两侧到对应的所述栅极沟槽的侧面之间的区域为顶部子沟槽的形成区域。
步骤七、如图5所示，对所述顶部氧化层101进行刻蚀后形成所述顶部子沟槽，所述顶部子沟槽的第一侧面将所述栅极沟槽的侧面暴露，所述顶部子沟槽的第二侧面将刻蚀后的所述顶部氧化层101的侧面暴露；利用所述顶部氧化层101各位置处的刻蚀速率相同的特征使所述顶部子沟槽的第一侧面和第二侧面的深度相同。
步骤八、如图5所示，在所述顶部子沟槽的第一侧面上形成栅介质层5b。
步骤九、如图5所示，在形成有所述栅介质层5b的所述顶部子沟槽中填充第二多晶硅层并由所述第二多晶硅层组成的多晶硅栅6b。
所述顶部子沟槽的宽度根据所述第二多晶硅层填充难度条件进行设置，所述顶部子沟槽的宽度越大所述第二多晶硅层的填充难度越大，所述顶部子沟槽的宽度小于等于难度最大的所述第二多晶硅层填充对应的沟槽宽度。
所述顶部子沟槽的第一侧面和第二侧面的深度相同的结构使所述多晶硅栅6b的第一侧面和第二侧面的深度相同，防止所述多晶硅栅6b的第二侧面的深度大于第一侧面的深度并从而减少输入电容。
步骤十、如图5所示，在所述第一外延层2的表面区域中形成第二导电类型掺杂的沟道区7，所述沟道区7的结深小于等于所述多晶硅栅6b的第一侧面的深度，被所述多晶硅栅6b的第一侧面所覆盖的所述沟道区7的表面用于形成沟道；所述多晶硅栅6b的第一侧面的深度根据所需要的所述沟道区7的结深进行设置。
所述沟道区7以下的所述第一外延层2组成漂移区。
还包括步骤：
在所述沟道区7的表面形成第一导电类型重掺杂的源区8。
形成层间膜11，形成穿过所述层间膜11的接触孔9，所述源区8顶部对应的接触孔9的底部还穿过所述源区8实现和所述源区8以及所述沟道区7同时接触；形成正面金属层10并进行图形化形成由正面金属层组成的源极和栅极，所述源极通过底部对应的接触孔9同时连接所述源区8和所述沟道区7；所述源多晶硅4也通过顶部对应的接触孔9连接到所述源极；所述栅极通过底部对应的接触孔连接所述多晶硅栅6b。
之后对所述半导体衬底1进行背面减薄，由背面减薄后的所述半导体衬底1直接组成第一导电类型重掺杂的漏区；或者，在背面减薄后的所述半导体衬底1上进行第一导电类型重掺杂的背面离子注入，由减薄后的所述半导体衬底1叠加第一导电类型重掺杂的背面离子注入区组成所述漏区。
本发明实施例方法中，SGTMOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例方法中也能为：SGTMOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
现以150V的SGTMOSFET为了来进一步说明本发明实施例中所采用的参数：
所述栅极沟槽的深度为8μm～10μm。
所述底部氧化层3的厚度为0.9μm～1μm。所述底部氧化层3中热氧化层的厚度为0.5μm以下。例如：所述底部氧化层3中热氧化层的厚度为0.5μm，所述底部氧化层3中CVD沉积的氧化层的厚度为0.5μm。
难度最大的所述第一多晶硅层4填充对应的厚度为0.8μm～1.2μm，难度最大的所述第一多晶硅层4填充对应的沟槽宽度小于等于难度最大的所述第一多晶硅层4填充对应的厚度的两倍。
难度最大的所述第二多晶硅层填充对应的厚度为0.8μm～1.2μm，难度最大的所述第二多晶硅层填充对应的沟槽宽度小于等于难度最大的所述第二多晶硅层填充对应的厚度的两倍。
所述栅极沟槽为具有顶部开口大于底部开口的侧面倾斜结构，所述中间沟槽的顶部宽度为0.8微米。
所述顶部子沟槽的顶部宽度为0.8微米。
所述多晶硅栅6b的第一侧面的深度为1μm。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种SGTMOSFET器件，其特征在于：SGTMOSFET器件的耐压为150V以上；
栅极结构形成在栅极沟槽中；
所述栅极沟槽形成于第一导电类型的第一外延层中，在所述栅极沟槽的内侧面形成有底部氧化层，所述底部氧化层的厚度要求满足150V以上的耐压条件，所述底部氧化层的厚度越厚，所述底部氧化层的耐压越高；所述底部氧化层由热氧化层和CVD沉积的氧化层叠加而成，以满足所述底部氧化层应力条件；
所述底部氧化层在所述栅极沟槽中围成中间沟槽，在所述中间沟槽中填充有第一多晶硅层；所述中间沟槽的宽度根据所述第一多晶硅层填充难度条件进行设置，所述中间沟槽的宽度越大所述第一多晶硅层的填充难度越大，所述中间沟槽的宽度小于等于难度最大的所述第一多晶硅层填充对应的沟槽宽度；
在所述栅极沟槽中形成有所述第一多晶硅层和所述底部氧化层被刻蚀后形成的顶部沟槽；源多晶硅由刻蚀后的所述第一多晶硅层组成；
在所述顶部沟槽中填充有顶部氧化层，所述顶部氧化层采用CVD沉积工艺形成，保证沿所述栅极沟槽的宽度方向上所述顶部氧化层的各位置处的刻蚀速率相同；
在所述顶部氧化层中形成有对所述顶部氧化层进行刻蚀后形成的顶部子沟槽，所述顶部子沟槽的第一侧面将所述栅极沟槽的侧面暴露，所述顶部子沟槽的第二侧面将刻蚀后的所述顶部氧化层的侧面暴露；利用所述顶部氧化层各位置处的刻蚀速率相同的特征使所述顶部子沟槽的第一侧面和第二侧面的深度相同；
在所述顶部子沟槽的第一侧面上形成有栅介质层，在形成有所述栅介质层的所述顶部子沟槽中填充有由第二多晶硅层组成的多晶硅栅；
所述顶部子沟槽的宽度根据所述第二多晶硅层填充难度条件进行设置，所述顶部子沟槽的宽度越大所述第二多晶硅层的填充难度越大，所述顶部子沟槽的宽度小于等于难度最大的所述第二多晶硅层填充对应的沟槽宽度；
在所述第一外延层的表面区域中形成有第二导电类型掺杂的沟道区，所述沟道区的结深小于等于所述多晶硅栅的第一侧面的深度，被所述多晶硅栅的第一侧面所覆盖的所述沟道区的表面用于形成沟道；所述多晶硅栅的第一侧面的深度根据所需要的所述沟道区的结深进行设置；
所述沟道区以下的所述第一外延层组成漂移区；
所述顶部子沟槽的第一侧面和第二侧面的深度相同的结构使所述多晶硅栅的第一侧面和第二侧面的深度相同，防止所述多晶硅栅的第二侧面的深度大于第一侧面的深度并从而减少输入电容。
2.如权利要求1所述的SGTMOSFET器件，其特征在于：所述栅极沟槽的深度为8μm～10μm。
3.如权利要求2所述的SGTMOSFET器件，其特征在于：所述底部氧化层的厚度为0.9μm～1μm。
4.如权利要求3所述的SGTMOSFET器件，其特征在于：所述底部氧化层中热氧化层的厚度为0.5μm以下。
5.如权利要求3所述的SGTMOSFET器件，其特征在于：难度最大的所述第一多晶硅层填充对应的厚度为0.8μm～1.2μm，难度最大的所述第一多晶硅层填充对应的沟槽宽度小于等于难度最大的所述第一多晶硅层填充对应的厚度的两倍；
难度最大的所述第二多晶硅层填充对应的厚度为0.8μm～1.2μm，难度最大的所述第二多晶硅层填充对应的沟槽宽度小于等于难度最大的所述第二多晶硅层填充对应的厚度的两倍。
6.如权利要求5所述的SGTMOSFET器件，其特征在于：所述栅极沟槽为具有顶部开口大于底部开口的侧面倾斜结构，所述中间沟槽的顶部宽度为0.8微米；
所述顶部子沟槽的顶部宽度为0.8微米。
7.如权利要求1所述的SGTMOSFET器件，其特征在于：所述第一外延层形成在第一导电类型重掺杂的半导体衬底上；
第一导电类型重掺杂的漏区由减薄后的所述半导体衬底组成或者由减薄后的所述半导体衬底叠加第一导电类型重掺杂的背面离子注入区组成；
第一导电类型重掺杂的源区形成于所述沟道区的表面。
8.如权利要求1-7中任一权项所述的SGTMOSFET器件，其特征在于：SGTMOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，SGTMOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
9.一种SGTMOSFET器件的制造方法，其特征在于：SGTMOSFET器件的耐压为150V以上，包括如下步骤：
步骤一、在第一导电类型的第一外延层中形成栅极结构的栅极沟槽；
步骤二、在所述栅极沟槽的内侧面形成底部氧化层；所述底部氧化层的厚度要求满足150V以上的耐压条件，所述底部氧化层的厚度越厚，所述底部氧化层的耐压越高；
所述底部氧化层由采用热氧化工艺形成的热氧化层和采用CVD沉积工艺形成的氧化层叠加而成，以满足所述底部氧化层应力条件；
所述底部氧化层在所述栅极沟槽中围成中间沟槽；
所述中间沟槽的宽度根据后续的第一多晶硅层填充难度条件进行设置，所述中间沟槽的宽度越大所述第一多晶硅层的填充难度越大，所述中间沟槽的宽度小于等于难度最大的所述第一多晶硅层填充对应的沟槽宽度；
步骤三、在所述中间沟槽中填充所述第一多晶硅层；
步骤四、对所述第一多晶硅层和所述底部氧化层进行刻蚀在所述栅极沟槽的顶部区域中形成顶部沟槽；
源多晶硅由刻蚀后的所述第一多晶硅层组成；
步骤五、在所述顶部沟槽中填充顶部氧化层，所述顶部氧化层采用CVD沉积工艺形成，保证沿所述栅极沟槽的宽度方向上所述顶部氧化层的各位置处的刻蚀速率相同；
步骤六、采用光刻工艺在所述顶部氧化层的顶部表面形成掩膜层，所述掩膜层覆盖所述顶部氧化层的中间区域，所述掩膜层的两侧到对应的所述栅极沟槽的侧面之间的区域为顶部子沟槽的形成区域；
步骤七、对所述顶部氧化层进行刻蚀后形成所述顶部子沟槽，所述顶部子沟槽的第一侧面将所述栅极沟槽的侧面暴露，所述顶部子沟槽的第二侧面将刻蚀后的所述顶部氧化层的侧面暴露；利用所述顶部氧化层各位置处的刻蚀速率相同的特征使所述顶部子沟槽的第一侧面和第二侧面的深度相同；
步骤八、在所述顶部子沟槽的第一侧面上形成栅介质层；
步骤九、在形成有所述栅介质层的所述顶部子沟槽中填充第二多晶硅层并由所述第二多晶硅层组成的多晶硅栅；
所述顶部子沟槽的宽度根据所述第二多晶硅层填充难度条件进行设置，所述顶部子沟槽的宽度越大所述第二多晶硅层的填充难度越大，所述顶部子沟槽的宽度小于等于难度最大的所述第二多晶硅层填充对应的沟槽宽度；
所述顶部子沟槽的第一侧面和第二侧面的深度相同的结构使所述多晶硅栅的第一侧面和第二侧面的深度相同，防止所述多晶硅栅的第二侧面的深度大于第一侧面的深度并从而减少输入电容；
步骤十、在所述第一外延层的表面区域中形成第二导电类型掺杂的沟道区，所述沟道区的结深小于等于所述多晶硅栅的第一侧面的深度，被所述多晶硅栅的第一侧面所覆盖的所述沟道区的表面用于形成沟道；所述多晶硅栅的第一侧面的深度根据所需要的所述沟道区的结深进行设置；
所述沟道区以下的所述第一外延层组成漂移区。
10.如权利要求9所述的SGTMOSFET器件的制造方法，其特征在于：所述栅极沟槽的深度为8μm～10μm。
11.如权利要求10所述的SGTMOSFET器件的制造方法，其特征在于：所述底部氧化层的厚度为0.9μm～1μm。
12.如权利要求11所述的SGTMOSFET器件的制造方法，其特征在于：所述底部氧化层中热氧化层的厚度为0.5μm以下。
13.如权利要求11所述的SGTMOSFET器件的制造方法，其特征在于：难度最大的所述第一多晶硅层填充对应的厚度为0.8μm～1.2μm，难度最大的所述第一多晶硅层填充对应的沟槽宽度小于等于难度最大的所述第一多晶硅层填充对应的厚度的两倍；
难度最大的所述第二多晶硅层填充对应的厚度为0.8μm～1.2μm，难度最大的所述第二多晶硅层填充对应的沟槽宽度小于等于难度最大的所述第二多晶硅层填充对应的厚度的两倍。
14.如权利要求9所述的SGTMOSFET器件的制造方法，其特征在于：所述第一外延层形成在第一导电类型重掺杂的半导体衬底上；
第一导电类型重掺杂的漏区由减薄后的所述半导体衬底组成或者由减薄后的所述半导体衬底叠加第一导电类型重掺杂的背面离子注入区组成；
第一导电类型重掺杂的源区形成于所述沟道区的表面。
15.如权利要求9所述的SGTMOSFET器件的制造方法，其特征在于：SGTMOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，SGTMOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
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