CN114582978A - Sgt mosfet器件及制造方法 - Google Patents

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Abstract

本发明公开了一种SGT MOSFET器件，栅极结构采用左右结构，在源导电材料层和栅导电材料层之间还形成有深度比栅导电材料层更深的第二场板导电材料层，在器件反偏时，利用第二场板导电材料层和漂移区之间的间隔小于源导电材料层和漂移区之间的间隔的特点增加对靠近沟道区一侧的所述漂移区的耗尽能力。本发明公开了一种SGT MOSFET器件的制造方法。本发明能采用左右结构，且能在器件反偏时提高屏蔽结构对靠近沟道区的漂移区的耗尽能力。

Description

SGT MOSFET器件及制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅沟槽(Shield GateTrench，SGT)MOSFET器件；本发明还涉及一种SGT MOSFET器件的制造方法。
背景技术
SGT MOSFET跟传统的沟槽型(Trench)MOSFET相比，是在漂移区中插入纵向的源极场板即源多晶硅。源极场板跟漂移区进行横向耗尽，从而可以在不降低击穿电压的情况下，大幅提高漂移区的掺杂浓度，从而降低比导通电阻，获得更优异的性能。目前有两种非常常见的SGT MOSFET的结构，现分别介绍如下：
如图1所示，是现有第一种SGT MOSFET器件的结构示意图，现有第一种SGT MOSFET器件为上下结构的SGT MOSFET；以N型器件为例，现有第一种SGT MOSFET器件的栅极结构形成在栅极沟槽中。
所述栅极沟槽形成于N型的第一外延层2中。所述第一外延层2形成在N型重掺杂的半导体衬底1上。半导体衬底1通常为晶圆(wafer)结构。
通常，半导体衬底1是重掺杂结构并在背面减薄后作为漏区。为了降低半导体衬底1反扩，半导体衬底1通常选择砷(Arsenic)掺杂的衬底。但是因为磷(Phosphorus)掺杂的衬底目前工艺上可以实现的最低电阻率是低于Arsenic掺杂的衬底的。所以在衬底电阻占比比较高的场合，如40V以下的低压器件中，Phosphorus掺杂的衬底也被经常使用。半导体衬底1越薄，不但对器件的散热更好，也可以更显著的降低衬底电阻。
图1所示的栅极结构为上下结构的栅极结构，在所述栅极沟槽的底部形成有源多晶硅4，所述源多晶硅4和所述栅极沟槽之间隔离有屏蔽介质层3。屏蔽介质层3需要承受器件的击穿电压，因此器件要求的击穿电压越高，屏蔽介质层3的厚度越厚。
多晶硅栅6形成在所述栅极沟槽的顶部，所述多晶硅栅6和所述栅极沟槽之间隔离有栅介质层如栅氧化层5。所述多晶硅栅6和所述源多晶硅4之间隔离有多晶硅间氧化层。
在所述第一外延层2的表面区域中形成有P型掺杂的沟道区7，所述沟道区7的结深小于等于所述多晶硅栅6的第一侧面的深度，被所述多晶硅栅6的第一侧面所覆盖的所述沟道区7的表面用于形成沟道。
所述沟道区7以下的所述第一外延层2组成漂移区。SGT MOSFET跟传统的TrenchMOSFET最大的区别是在漂移区的横向插入了纵向的源多晶硅4。
N型重掺杂的源区8形成于所述沟道区7的表面。
N型重掺杂的漏区由减薄后的所述半导体衬底1组成或者由减薄后的所述半导体衬底1叠加N型重掺杂的背面离子注入区组成。
还包括：层间膜11，穿过所述层间膜11的接触孔(CT)9，所述源区8顶部对应的接触孔9的底部还穿过所述源区8实现和所述源区8以及所述沟道区7同时接触；源极和栅极由正面金属层10图形化形成，所述源极通过底部对应的接触孔9同时连接所述源区8和所述沟道区7；所述源多晶硅4也通过顶部对应的接触孔9连接到所述源极；所述栅极通过底部对应的接触孔连接所述多晶硅栅6。
如图2所示，是现有第二种SGT MOSFET器件的设计结构示意图，现有第二种SGTMOSFET器件是左右结构的SGT MOSFET器件；和图1所示的现有第一种SGT MOSFET器件的区别是，现有第二种SGT MOSFET器件中具有特征：
多晶硅栅6a采用左右结构。这种左右结构的多晶硅栅6a是在源多晶硅4和屏蔽介质层3形成之后，对屏蔽介质层3进行回刻，之后在屏蔽介质层3被去除的区域中填充栅介质层5a和多晶硅栅6a。
由上可知，现有第一种和第二种SGT MOSFET器件的最大的区别是：
多晶硅栅和源多晶硅之间的位置，图1中的多晶硅栅6位于所述源多晶硅4的正上方，这就称为上下结构；图2中的多晶硅栅6a位于源多晶硅4的左右两侧，这就称为左右结构。
这两种结构的优缺点如下：
上下结构的工艺实现更加的复杂，这是因为源多晶硅4的正上方被多晶硅栅6覆盖，使得源多晶硅4无法跟接触通孔直接相连，需要增加额外的光刻板和工艺步骤。
左右结构工艺实现简单，不需要特别复杂的工艺步骤。所有的结构例如：多晶硅栅6a和源多晶硅都在芯片的表面即所述第一外延层2的表面，可以很方便的直接连接。但是，左右结构跟上下结构相比，多晶硅栅跟源多晶硅的接触面积更大，所以会导致其输入电容也更大。
对于图2所示的左右结构，通常需要对所述屏蔽介质层3做进一步改进，已使得屏蔽介质层3的厚度具有逐渐变化的结构；如图3所示，是现有第三种SGT MOSFET器件的设计结构示意图；
和图2所示的现有第二种SGT MOSFET器件的区别是，现有第三种SGT MOSFET器件中具有特征：屏蔽介质层3a的厚度在从所述沟道区1到所述半导体衬底1的方向上逐渐增加，这样能增加漂移区2中电场强度的均匀性，具体原因为：
这是因为在漂移区2中，靠近沟道区7处的电压是接近源极的电压即0V，而在体内是逐渐增加至漏极的电压。而源多晶硅4的电压是0V，这样，源多晶硅4和漂移区2的电压差在从所述沟道区1到所述半导体衬底1的方向上是逐渐增加。源多晶硅4和漂移区2的电压差越小，源多晶硅4对漂移区2的耗尽能力越弱，故需要相应的减薄此处屏蔽介质层3a的厚度，来增加对漂移区2的耗尽能力，所以，图3中，屏蔽介质层3a的厚度在从所述沟道区1到所述半导体衬底1的方向上逐渐增加，能够更好的对漂移区2进行耗尽，让电场强度在体内的分布更加的均匀。
但是，图3所示的这种厚度渐变的所述屏蔽介质层3a的结构在实际工艺上是很难实现的。
发明内容
本发明所要解决的技术问题是提供一种SGT MOSFET器件，能采用左右结构，且能在器件反偏时提高屏蔽结构对靠近沟道区的漂移区的耗尽能力。为此，本发明还提供一种SGT MOSFET器件的制造方法。
为解决上述技术问题，本发明提供的SGT MOSFET器件的栅极结构包括：栅极沟槽、屏蔽介质层，源导电材料层、第二场板导电材料层和栅导电材料层。
所述屏蔽介质层形成在所述栅极沟槽的内侧表面，所述屏蔽介质层在所述栅极沟槽中围成中间沟槽；在所述中间沟槽中填充源导电材料层。
所述第二场板导电材料层形成于所述源导电材料层两侧的第一顶部子沟槽中，所述栅导电材料层形成于所述源导电材料层两侧的第二顶部子沟槽中。
所述第一顶部子沟槽和所述第二顶部子沟槽都是形成于所述屏蔽介质层中。
所述第一顶部子沟槽的深度大于所述第二顶部子沟槽的深度，在横向上所述第一顶部子沟槽位于所述源导电材料层和所述第二顶部子沟槽之间。
所述第二顶部子沟槽的第一侧面在所述栅极沟槽的对应的侧面上，所述栅导电材料层和所述第二顶部子沟槽的第一侧面之间间隔有栅介质层。
所述第二场板导电材料层将所述第一顶部子沟槽完全填充。
所述栅极沟槽形成于第一导电类型的第一外延层中，在所述第一外延层的表面区域中形成有第二导电类型掺杂的沟道区，所述第二顶部沟槽穿过所述沟道区。
所述沟道区的底部的所述第一外延层组成漂移区，第一导电类型重掺杂的源区形成于所述沟道区的表面；在所述第一外延层的背面形成有第一导电类型重掺杂的漏区。
在器件反偏时，在从所述漏区到所述沟道区的底部表面的纵向方向上，所述漂移区的电压逐渐减少，所述源导电材料层和所述漂移区的电压差逐渐减少，利用所述第二场板导电材料层和所述漂移区之间的间隔小于所述源导电材料层和所述漂移区之间的间隔的特点增加对靠近所述沟道区一侧的所述漂移区的耗尽能力。
进一步的改进是，所述源区和所述源导电材料层都通过对应的接触孔连接到由正面金属层组成的源极。
所述栅导电材料层通过对应的接触孔连接到由所述正面金属层组成的栅极。
所述第二场板导电材料层通过对应的接触孔连接到所述源极。
进一步的改进是，所述第一顶部子沟槽的第一侧面和所述第二顶部子沟槽的第二侧面具有间隔，所述第一顶部子沟槽的第二侧面和所述所述源导电材料层的侧面之间具有间隔或者所述第一顶部子沟槽的第二侧面位于所述所述源导电材料层的侧面上。
进一步的改进是，所述源区和所述源导电材料层都通过对应的接触孔连接到由正面金属层组成的源极。
所述栅导电材料层通过对应的接触孔连接到由所述正面金属层组成的栅极。
所述第二场板导电材料层通过对应的接触孔连接到所述栅极。
进一步的改进是，所述第一顶部子沟槽的第一侧面和所述第二顶部子沟槽的第二侧面具有间隔或者所述第二顶部子沟槽的第二侧面位于所述第一顶部子沟槽的第一侧面上。
所述第一顶部子沟槽的第二侧面和所述所述源导电材料层的侧面之间具有间隔。
进一步的改进是，所述屏蔽介质层由第一屏蔽介质层和第二屏蔽介质层叠加而成，所述第二屏蔽介质层的刻蚀速率大于所述第一屏蔽介质层的刻蚀速率；所述第一顶部子沟槽形成于所述第二屏蔽介质层中，所述第二顶部子沟槽形成于所述第一屏蔽介质层中。
进一步的改进是，所述第二屏蔽介质层的刻蚀速率和所述第一屏蔽介质层的刻蚀速率比包括：1.5:1，2:1,3:1。
进一步的改进是，所述第一屏蔽介质层为热氧化层，所述第二屏蔽介质层采用CVD沉积形成。
进一步的改进是，所述源导电材料层的材料包括多晶硅，所述第二场板导电材料层的材料包括多晶硅，所述栅导电材料层的材料包括多晶硅。
为解决上述技术问题，本发明提供的SGT MOSFET器件的制造方法，其特征在于，包括如下步骤：
步骤一、在第一导电类型的第一外延层中形成栅极结构的栅极沟槽。
步骤二、在所述栅极沟槽的内侧面形成屏蔽介质层；所述屏蔽介质层在所述栅极沟槽中围成中间沟槽。
步骤三、在所述中间沟槽中填充源导电材料层。
步骤四、在所述源导电材料层两侧的所述屏蔽介质层中形成第一顶部子沟槽以及形成第二顶部子沟槽。
所述第一顶部子沟槽的深度大于所述第二顶部子沟槽的深度，在横向上所述第一顶部子沟槽位于所述源导电材料层和所述第二顶部子沟槽之间。
所述第二顶部子沟槽的第一侧面在所述栅极沟槽对应的侧面上。
步骤五、在所述第二顶部子沟槽的第一侧面上形成栅介质层。
步骤六、在所述第一顶部子沟槽中形成第二场板导电材料层以及在形成有所述栅介质层的所述第二顶部子沟槽中形成栅导电材料层。
步骤七、在所述第一外延层的表面区域中形成第二导电类型掺杂的沟道区，所述沟道区的结深小于等于所述第二顶部沟槽的深度。
所述沟道区的底部的所述第一外延层组成漂移区。
步骤八、在所述沟道区的表面形成第一导电类型重掺杂的源区。
步骤九、在所述第一外延层的背面形成第一导电类型重掺杂的漏区。
在器件反偏时，在从所述漏区到所述沟道区的底部表面的纵向方向上，所述漂移区的电压逐渐减少，所述源导电材料层和所述漂移区的电压差逐渐减少，利用所述第二场板导电材料层和所述漂移区之间的间隔小于所述源导电材料层和所述漂移区之间的间隔的特点增加对靠近所述沟道区一侧的所述漂移区的耗尽能力。
进一步的改进是，步骤八完成后以及步骤九之前，还包括如下正面工艺步骤：
形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极，所述源区和所述源导电材料层都通过对应的接触孔连接到所述源极。
所述栅导电材料层通过对应的接触孔连接到所述栅极。
所述第二场板导电材料层通过对应的接触孔连接到所述源极。
进一步的改进是，所述第一顶部子沟槽的第一侧面和所述第二顶部子沟槽的的第二侧面具有间隔，所述第一顶部子沟槽的第二侧面和所述所述源导电材料层的侧面之间具有间隔或者所述第一顶部子沟槽的第二侧面位于所述所述源导电材料层的侧面上。
进一步的改进是，步骤八完成后以及步骤九之前，还包括如下正面工艺步骤：
形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极。
所述源区和所述源导电材料层都通过对应的接触孔连接到由正面金属层组成的源极。
所述栅导电材料层通过对应的接触孔连接到由所述正面金属层组成的栅极。
所述第二场板导电材料层通过对应的接触孔连接到所述栅极。
进一步的改进是，所述第一顶部子沟槽的第一侧面和所述第二顶部子沟槽的的第二侧面具有间隔，所述第二顶部子沟槽的的第二侧面位于所述第一顶部子沟槽的第一侧面上；
所述第一顶部子沟槽的第二侧面和所述所述源导电材料层的侧面之间具有间隔。
进一步的改进是，所述屏蔽介质层由第一屏蔽介质层和第二屏蔽介质层叠加而成，所述第二屏蔽介质层的刻蚀速率大于所述第一屏蔽介质层的刻蚀速率；所述第一顶部子沟槽形成于所述第二屏蔽介质层中，所述第二顶部子沟槽形成于所述第一屏蔽介质层中。
进一步的改进是，所述第二屏蔽介质层的刻蚀速率和所述第一屏蔽介质层的刻蚀速率比包括：1.5:1，2:1,3:1。
进一步的改进是，步骤二包括如下分步骤：
采用热氧化工艺在所述栅极沟槽的内侧面形成热氧化层并由所述热氧化层组成所述第一屏蔽介质层。
进行CVD沉积工艺在所述第一屏蔽介质层上形成所述第二屏蔽介质层。
进一步的改进是，步骤四包括如下分步骤：
采用光刻工艺定义出所述第一顶部子沟槽和所述第二顶部子沟槽的形成区域，所述第一顶部子沟槽的形成区域位于所述第二屏蔽介质层中，所述第二顶部子沟槽的形成区域位于所述第一屏蔽介质层中。
进行刻蚀同时形成所述第一顶部子沟槽和所述第二顶部子沟槽，利用所述第二屏蔽介质层的刻蚀速率大于所述第一屏蔽介质层的刻蚀速率使得所述第一顶部子沟槽的深度大于所述第二顶部子沟槽的深度。
进一步的改进是，所述源导电材料层的材料包括多晶硅，所述第二场板导电材料层的材料包括多晶硅，所述栅导电材料层的材料包括多晶硅。
本发明SGT MOSFET器件的栅极结构依然采用左右结构，在现有第一种左右结构的基础上，本发明在源多晶硅和多晶硅栅之间增加了填充于第一顶部子沟槽中的第二场板导电材料层，第二场板导电材料层的深度大于多晶硅栅的深度，这样第二场板导电材料层能在器件反偏时对靠近沟道区的漂移区进行横向耗尽，同时，第二场板导电材料层和漂移区之间的间隔小于源导电材料层和漂移区之间的间隔，所以，和不具有第二场板导电材料层的现有第一种左右结构相比，本发明能增加对靠近沟道区一侧的漂移区的耗尽能力，这样就能使漂移区的电场强度分布更加均匀，能提高器件的耐压以及降低器件的比导通电阻。
同时，和现有第三种左右结构相比，本发明不需要将屏蔽介质层的厚度设置为纵向渐变的结构即可实现增加对靠近沟道区一侧的漂移区的耗尽能力，仅需增加填充于第一顶部子沟槽中的第二场板导电材料层即可实现，也即本发明的第二场板导电材料层仅需采用沟槽刻蚀加填充工艺即可实现，和现有第三种结构相比，本发明能降低器件的工艺难度。
同时，本发明的屏蔽介质层能采用由第一屏蔽介质层和第二屏蔽介质层叠加而成的结构，其中第二屏蔽介质层的刻蚀速率大于第一屏蔽介质层，例如第一屏蔽介质层采用热氧化层以及第二屏蔽介质层采用CVD沉积形成，将第一顶部子沟槽形成于第二屏蔽介质层中以及将栅导电材料层对应的第二顶部子沟槽形成于第一屏蔽介质层中，利用第二屏蔽介质层的刻蚀速率会大于第一屏蔽介质层的刻蚀速率的特点，第一顶部子沟槽和第二顶部子沟槽能同时形成，第二场板导电材料层和栅导电材料层也能同时形成，故本发明的第二场板导电材料层的引入基本不会增加工艺成本。
另外，本发明的第二屏蔽介质层采用CVD沉积形成，如CVD沉积形成的氧化层或其他绝缘层，CVD沉积工艺还能容易在第二屏蔽介质层中气泡，这样不仅能增加第二屏蔽介质层的刻蚀速率，而且还能适当降低第二屏蔽介质层的介电常数；第二屏蔽介质层的介电常数越低，根据高斯定理，相同击穿电压下，第二屏蔽介质层的厚度可以降低，这样能够降低器件的步进(Pitch)，降低比导通电阻，优化性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有第一种SGT MOSFET器件的结构示意图；
图2是现有第二种SGT MOSFET器件的结构示意图；
图3是现有第三种SGT MOSFET器件的设计结构示意图；
图4是本发明第一实施例SGT MOSFET器件的结构示意图；
图5A-图5E是本发明第一实施例SGT MOSFET器件的制造方法各步骤中的器件结构示意图；
图6A-图6B是本发明第二实施例SGT MOSFET器件的制造方法步骤四中的器件结构示意图。
具体实施方式
本发明第一实施例SGT MOSFET器件：
如图4所示，是本发明第一实施例SGT MOSFET器件的结构示意图；本发明第一实施例SGT MOSFET器件的栅极结构包括：栅极沟槽301、屏蔽介质层103，源导电材料层104、第二场板导电材料层112和栅导电材料层106。
所述屏蔽介质层103形成在所述栅极沟槽301的内侧表面，所述屏蔽介质层103在所述栅极沟槽301中围成中间沟槽302；在所述中间沟槽302中填充源导电材料层104。
所述第二场板导电材料层112形成于所述源导电材料层104两侧的第一顶部子沟槽303中，所述栅导电材料层106形成于所述源导电材料层104两侧的第二顶部子沟槽304中。
所述第一顶部子沟槽303和所述第二顶部子沟槽304都是形成于所述屏蔽介质层103中。
所述第一顶部子沟槽303的深度大于所述第二顶部子沟槽304的深度，在横向上所述第一顶部子沟槽303位于所述源导电材料层104和所述第二顶部子沟槽304之间。
所述第二顶部子沟槽304的第一侧面在所述栅极沟槽301的对应的侧面上，所述栅导电材料层106和所述第二顶部子沟槽304的第一侧面之间间隔有栅介质层105，本发明第一实施例中，所述栅介质层105为栅氧化层。
所述第二场板导电材料层112将所述第一顶部子沟槽303完全填充。
所述栅极沟槽301形成于第一导电类型的第一外延层102中，所述第一外延层102形成于半导体衬底如硅衬底101上，所述半导体衬底101为第一导电类型重掺杂结构。
在所述第一外延层102的表面区域中形成有第二导电类型掺杂的沟道区107，所述第二顶部沟槽穿过所述沟道区107。
所述沟道区107的底部的所述第一外延层102组成漂移区，第一导电类型重掺杂的源区108形成于所述沟道区107的表面；在所述第一外延层102的背面形成有第一导电类型重掺杂的漏区。本发明第一实施例中，所述漏区由减薄后的所述半导体衬底101组成或者在减薄后的所述半导体衬底101的基础上进行背面第一导电类型重掺杂离子注入形成。
在器件反偏时，在从所述漏区到所述沟道区107的底部表面的纵向方向上，所述漂移区的电压逐渐减少，所述源导电材料层104和所述漂移区的电压差逐渐减少，利用所述第二场板导电材料层112和所述漂移区之间的间隔小于所述源导电材料层104和所述漂移区之间的间隔的特点增加对靠近所述沟道区107一侧的所述漂移区的耗尽能力。
所述源区108和所述源导电材料层104都通过对应的接触孔109连接到由正面金属层110组成的源极。所述接触孔109穿过层间膜111。
所述栅导电材料层106通过对应的接触孔109连接到由所述正面金属层110组成的栅极。
所述第二场板导电材料层112通过对应的接触孔109连接到所述源极。
本发明第一实施例中，所述第一顶部子沟槽303的第一侧面和所述第二顶部子沟槽304的第二侧面具有间隔，所述第一顶部子沟槽303的第二侧面和所述所述源导电材料层104的侧面之间具有间隔。由于所述第二场板导电材料层112也和所述源极相连，故也能为：所述第一顶部子沟槽303的第二侧面位于所述所述源导电材料层104的侧面上，这样所述第二场板导电材料层112能直接和所述源导电材料层104相接触。
本发明第一实施例中，所述屏蔽介质层103由第一屏蔽介质层103a和第二屏蔽介质层103b叠加而成，所述第一屏蔽介质层103a和所述第二屏蔽介质层103b请参考图5B所示。所述第二屏蔽介质层103b的刻蚀速率大于所述第一屏蔽介质层103a的刻蚀速率；较佳为，所述第二屏蔽介质层103b的刻蚀速率和所述第一屏蔽介质层103a的刻蚀速率比包括：1.5:1，2:1,3:1。所述第一顶部子沟槽303形成于所述第二屏蔽介质层103b中，所述第二顶部子沟槽304形成于所述第一屏蔽介质层103a中。
本发明第一实施例中，所述第一屏蔽介质层103a为热氧化层，所述第二屏蔽介质层103b采用CVD沉积形成，例如所述第二屏蔽介质层103b为采用CVD沉积形成的氧化层。CVD沉积工艺能在所述第二屏蔽介质层103b中引入气泡，以提高所述第二屏蔽介质层103b的刻蚀速率以及降低所述第二屏蔽介质层103b的介电常数，进一步提高器件的性能。
本发明第一实施例中，所述源导电材料层104的材料为多晶硅，所述第二场板导电材料层112的材料为多晶硅，所述栅导电材料层106的材料为多晶硅。在其他实施例中，所述源导电材料层104、所述第二场板导电材料层112和所述栅导电材料层106也能采用其他导电材料。
本发明第一实施例SGT MOSFET器件的栅极结构依然采用左右结构，在现有第一种左右结构的基础上，本发明第一实施例在源多晶硅和多晶硅栅之间增加了填充于第一顶部子沟槽303中的第二场板导电材料层112，第二场板导电材料层112的深度大于多晶硅栅的深度，这样第二场板导电材料层112能在器件反偏时对靠近沟道区107的漂移区进行横向耗尽，同时，第二场板导电材料层112和漂移区之间的间隔小于源导电材料层104和漂移区之间的间隔，所以，和不具有第二场板导电材料层112的现有第一种左右结构相比，本发明第一实施例能增加对靠近沟道区107一侧的漂移区的耗尽能力，这样就能使漂移区的电场强度分布更加均匀，能提高器件的耐压以及降低器件的比导通电阻。
同时，和现有第三种左右结构相比，本发明第一实施例不需要将屏蔽介质层103的厚度设置为纵向渐变的结构即可实现增加对靠近沟道区107一侧的漂移区的耗尽能力，仅需增加填充于第一顶部子沟槽303中的第二场板导电材料层112即可实现，也即本发明第一实施例的第二场板导电材料层112仅需采用沟槽刻蚀加填充工艺即可实现，和现有第三种结构相比，本发明第一实施例能降低器件的工艺难度。
同时，本发明第一实施例的屏蔽介质层103采用由第一屏蔽介质层103a和第二屏蔽介质层103b叠加而成的结构，其中第二屏蔽介质层103b的刻蚀速率大于第一屏蔽介质层103a，例如第一屏蔽介质层103a采用热氧化层以及第二屏蔽介质层103b采用CVD沉积形成，将第一顶部子沟槽303形成于第二屏蔽介质层103b中以及将栅导电材料层106对应的第二顶部子沟槽304形成于第一屏蔽介质层103a中，利用第二屏蔽介质层103b的刻蚀速率会大于第一屏蔽介质层103a的刻蚀速率的特点，第一顶部子沟槽303和第二顶部子沟槽304能同时形成，第二场板导电材料层112和栅导电材料层106也能同时形成，故本发明第一实施例的第二场板导电材料层112的引入基本不会增加工艺成本。
另外，本发明第一实施例的第二屏蔽介质层103b采用CVD沉积形成，如CVD沉积形成的氧化层或其他绝缘层，CVD沉积工艺还能容易在第二屏蔽介质层103b中气泡，这样不仅能增加第二屏蔽介质层103b的刻蚀速率，而且还能适当降低第二屏蔽介质层103b的介电常数；第二屏蔽介质层103b的介电常数越低，根据高斯定理，相同击穿电压下，第二屏蔽介质层103b的厚度可以降低，这样能够降低器件的步进(Pitch)，降低比导通电阻，优化性能。
本发明第二实施例SGT MOSFET器件：
本发明第二实施例SGT MOSFET器件和本发明第一实施例SGT MOSFET的区别之处为，本发明第一实施例SGT MOSFET器件中具有如下特征：
所述第二场板导电材料层112通过对应的接触孔109连接到所述栅极。
和本发明第一实施例中所述第二场板导电材料层112连接源极相比，本发明第二实施例中的所述第二场板导电材料层112连接栅极的结构能取得更佳效果，现说明如下：
当器件反偏时，所述栅极的电压和所述源极的电压基本相同，这时，本发明第二实施例中的所述第二场板导电材料层112对所述漂移区的耗尽作用和本发明第一实施例中的基本相同。
而且，当器件正向导通时，本发明第二实施例中的所述第二场板导电材料层112会对侧面覆盖的所述漂移区产生载流子积累作用，这样能降低器件的导通电阻。
但是，本发明第二实施例中的所述第二场板导电材料层112和栅极相连会增加器件的栅极电容，增加开关过程的损耗。因此在对开关速度要求不高的场合，更适用。
作为，本发明第一实施例和第二实施例的进一步改进，所述第二场板导电材料层112能根据需要连接不同于所述源极的电压和所述栅极的电压的其他电压。
本发明第二实施例中，由于所述第二场板导电材料层112会和栅极相连，所述第二场板导电材料层112即能和所述栅导电材料层106相隔离，这时结构图也和图4相同，此时，所述第一顶部子沟槽303的第一侧面和所述第二顶部子沟槽304的第二侧面具有间隔。也能为：所述第二场板导电材料层112能和所述栅导电材料层106相接触，此时，所述第二顶部子沟槽304的第二侧面位于所述第一顶部子沟槽303的第一侧面上。
所述第一顶部子沟槽303的第二侧面和所述所述源导电材料层104的侧面之间具有间隔。
本发明第一实施例SGT MOSFET器件的制造方法：
如图5A至至图5E所示，是本发明第一实施例SGT MOSFET器件的制造方法各步骤中的器件结构示意图；本发明第一实施例SGT MOSFET器件的制造方法包括如下步骤：
步骤一、如图5A所示，在第一导电类型的第一外延层102中形成栅极结构的栅极沟槽301。
本发明第一实施例方法中，所述第一外延层102形成于半导体衬底如硅衬底101上，所述半导体衬底101为第一导电类型重掺杂结构。
步骤二、如图5B所示，在所述栅极沟槽301的内侧面形成屏蔽介质层103；所述屏蔽介质层103在所述栅极沟槽301中围成中间沟槽302。
所述屏蔽介质层103由第一屏蔽介质层103a和第二屏蔽介质层103b叠加而成，所述第二屏蔽介质层103b的刻蚀速率大于所述第一屏蔽介质层103a的刻蚀速率。例如，所述第二屏蔽介质层103b的刻蚀速率和所述第一屏蔽介质层103a的刻蚀速率比包括：1.5:1，2:1,3:1。后续的第一顶部子沟槽303会形成于所述第二屏蔽介质层103b中，第二顶部子沟槽304会形成于所述第一屏蔽介质层103a中。
较佳为，步骤二包括如下分步骤：
采用热氧化工艺在所述栅极沟槽301的内侧面形成热氧化层并由所述热氧化层组成所述第一屏蔽介质层103a。
进行CVD沉积工艺在所述第一屏蔽介质层103a上形成所述第二屏蔽介质层103b。所述第二屏蔽介质层103b的材料包括氧化层，能在所述第二屏蔽介质层103b中掺入气泡以调节所述第二屏蔽介质层103b的刻蚀速率和介电常数。
如图5B所示，所述第一屏蔽介质层103a和所述第二屏蔽介质层103b还会延伸到所述栅极沟槽301外的所述第一外延层102表面。
步骤三、如图5C所示，在所述中间沟槽302中填充源导电材料层104。
本发明第一实施例方法中，所述源导电材料层104采用多晶硅，通过多晶硅沉积加回刻形成。
之后如图5D所示，进行回刻或化学机械研磨(CMP)工艺将所述栅极沟槽301外部的所述第一屏蔽介质层103a和所述第二屏蔽介质层103b去除。
步骤四、在所述源导电材料层104两侧的所述屏蔽介质层103中形成第一顶部子沟槽303以及形成第二顶部子沟槽304。
所述第一顶部子沟槽303的深度大于所述第二顶部子沟槽304的深度，在横向上所述第一顶部子沟槽303位于所述源导电材料层104和所述第二顶部子沟槽304之间。
所述第二顶部子沟槽304的第一侧面在所述栅极沟槽301对应的侧面上。
如图5E所示，采用光刻工艺形成光刻胶图形401定义出所述第一顶部子沟槽303和所述第二顶部子沟槽304的形成区域，所述第一顶部子沟槽303的形成区域位于所述第二屏蔽介质层103b中，所述第二顶部子沟槽304的形成区域位于所述第一屏蔽介质层103a中。
如图4所示，进行刻蚀同时形成所述第一顶部子沟槽303和所述第二顶部子沟槽304，利用所述第二屏蔽介质层103b的刻蚀速率大于所述第一屏蔽介质层103a的刻蚀速率使得所述第一顶部子沟槽303的深度大于所述第二顶部子沟槽304的深度。
之后步骤请参考图4所示。
步骤五、在所述第二顶部子沟槽304的第一侧面上形成栅介质层105。
步骤六、在所述第一顶部子沟槽303中形成第二场板导电材料层112以及在形成有所述栅介质层105的所述第二顶部子沟槽304中形成栅导电材料层106。
本发明第一实施例方法中，所述第二场板导电材料层112的材料为多晶硅，所述栅导电材料层106的材料为多晶硅。步骤六中，采用多晶硅填充和回刻工艺同时形成所述第二场板导电材料层112和所述栅导电材料层106。
步骤七、在所述第一外延层102的表面区域中形成第二导电类型掺杂的沟道区107，所述沟道区107的结深小于等于所述第二顶部沟槽的深度。
所述沟道区107的底部的所述第一外延层102组成漂移区。
步骤八、在所述沟道区107的表面形成第一导电类型重掺杂的源区108。
形成层间膜111、接触孔109和正面金属层110，对所述正面金属层110进行图形化形成源极和栅极，所述源区108和所述源导电材料层104都通过对应的接触孔109连接到所述源极。
所述栅导电材料层106通过对应的接触孔109连接到所述栅极。
所述第二场板导电材料层112通过对应的接触孔109连接到所述源极，这时会形成前面描述的本发明第一实施例SGT MOSFET器件。也能为：所述第二场板导电材料层112通过对应的接触孔109连接到所述栅极，这时会形成前面描述的本发明第二实施例SGT MOSFET器件。所述第二场板导电材料层112通过对应的接触孔109连接到其他电位，则能得到其他实施例器件。
本发明第一实施例方法形成器件结构中，所述第一顶部子沟槽303的第一侧面和所述第二顶部子沟槽304的的第二侧面具有间隔，所述第一顶部子沟槽303的第二侧面和所述所述源导电材料层104的侧面之间具有间隔。在其他实施例方法中，也能形成如下结构：所述第一顶部子沟槽303的第二侧面位于所述所述源导电材料层104的侧面上，这时仅能形成本发明第一实施例SGT MOSFET器件结构，即所述第二场板导电材料层112会和所述源极连接。
步骤九、在所述第一外延层102的背面形成第一导电类型重掺杂的漏区。所述漏区直接由减薄后的所述半导体衬底101组成或者由减薄后的所述半导体衬底101加背面第一导电类型重掺杂离子注入形成。
之后在所述漏区的背面形成由背面金属层组成的漏极。
在器件反偏时，在从所述漏区到所述沟道区107的底部表面的纵向方向上，所述漂移区的电压逐渐减少，所述源导电材料层104和所述漂移区的电压差逐渐减少，利用所述第二场板导电材料层112和所述漂移区之间的间隔小于所述源导电材料层104和所述漂移区之间的间隔的特点增加对靠近所述沟道区107一侧的所述漂移区的耗尽能力。
本发明第二实施例SGT MOSFET器件的制造方法：
本发明第二实施例方法的步骤一至步骤三和本发明第一实施例方法相同，本发明第二实施例方法的步骤一至步骤三对应的附图也请参考图5A至图5D所示。
本发明第二实施例SGT MOSFET器件的制造方法和本发明第一实施例SGT MOSFET的制造方法的区别之处仅在步骤四，如图6A至图6B，是本发明第二实施例SGT MOSFET器件的制造方法步骤四中的器件结构示意图，本发明第一实施例SGT MOSFET器件的制造方法中的步骤四具有如下特征：
步骤四、如图6A所示，采用光刻工艺形成光刻胶图形402定义出所述第一顶部子沟槽303和所述第二顶部子沟槽304的形成区域，所述第一顶部子沟槽303的形成区域位于所述第二屏蔽介质层103b中，所述第二顶部子沟槽304的形成区域位于所述第一屏蔽介质层103a中。图6A中，所述第一顶部子沟槽303和所述第二顶部子沟槽304的形成区域是连通在一起的。
如图6B所示，进行刻蚀同时形成所述第一顶部子沟槽303和所述第二顶部子沟槽304，利用所述第二屏蔽介质层103b的刻蚀速率大于所述第一屏蔽介质层103a的刻蚀速率使得所述第一顶部子沟槽303的深度大于所述第二顶部子沟槽304的深度。
由图6B所示，所述第二顶部子沟槽304的的第二侧面位于所述第一顶部子沟槽303的第一侧面上，即所述第二顶部子沟槽304和所述第一顶部子沟槽303是连通在一起的。
后续步骤六中形成所述第二场板导电材料层112和所述栅导电材料层106后，所述第二场板导电材料层112和所述栅导电材料层106直接侧面接触。故本发明第二实施例制造方法仅能形成前面描述的本发明第二实施例器件，即所述第二场板导电材料层112会和栅极相连的结构。
和本发明第一实施例方法相比，本发明第二实施例方法的所述第一顶部子沟槽303和所述第二顶部子沟槽304的光刻胶图形402的开口更大，所以光刻工艺更加简单，光刻后的刻蚀工艺也更加简单。
本发明第二实施例方法的一种改进方法是，能省略所述光刻胶图形402对应的光刻工艺，直接以所述源导电材料层104和所述第一外延层102位自对准条件进行刻蚀形成所述第一顶部子沟槽303和所述第二顶部子沟槽304，这样能节省一层光罩，能进一步节约成本。但是这种方法的缺点是，所述第二场板导电材料层112和所述源导电材料层104之间的间距会减少，最后会增加栅极电容。
本发明第二实施例方法的另一种改进方法是，能省略图5D对应的进行回刻或化学机械研磨(CMP)工艺将所述栅极沟槽301外部的所述第一屏蔽介质层103a和所述第二屏蔽介质层103b去除的步骤，能直接在图5C的基础上进行步骤四，这样能节省一步工艺，从而能节约成本。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (18)

1.一种SGT MOSFET器件，其特征在于，栅极结构包括：栅极沟槽、屏蔽介质层，源导电材料层、第二场板导电材料层和栅导电材料层；
所述屏蔽介质层形成在所述栅极沟槽的内侧表面，所述屏蔽介质层在所述栅极沟槽中围成中间沟槽；在所述中间沟槽中填充源导电材料层；
所述第二场板导电材料层形成于所述源导电材料层两侧的第一顶部子沟槽中，所述栅导电材料层形成于所述源导电材料层两侧的第二顶部子沟槽中；
所述第一顶部子沟槽和所述第二顶部子沟槽都是形成于所述屏蔽介质层中；
所述第一顶部子沟槽的深度大于所述第二顶部子沟槽的深度，在横向上所述第一顶部子沟槽位于所述源导电材料层和所述第二顶部子沟槽之间；
所述第二顶部子沟槽的第一侧面在所述栅极沟槽的对应的侧面上，所述栅导电材料层和所述第二顶部子沟槽的第一侧面之间间隔有栅介质层；
所述第二场板导电材料层将所述第一顶部子沟槽完全填充；
所述栅极沟槽形成于第一导电类型的第一外延层中，在所述第一外延层的表面区域中形成有第二导电类型掺杂的沟道区，所述第二顶部沟槽穿过所述沟道区；
所述沟道区的底部的所述第一外延层组成漂移区，第一导电类型重掺杂的源区形成于所述沟道区的表面；在所述第一外延层的背面形成有第一导电类型重掺杂的漏区；
在器件反偏时，在从所述漏区到所述沟道区的底部表面的纵向方向上，所述漂移区的电压逐渐减少，所述源导电材料层和所述漂移区的电压差逐渐减少，利用所述第二场板导电材料层和所述漂移区之间的间隔小于所述源导电材料层和所述漂移区之间的间隔的特点增加对靠近所述沟道区一侧的所述漂移区的耗尽能力。
2.如权利要求1所述的SGT MOSFET器件，其特征在于：所述源区和所述源导电材料层都通过对应的接触孔连接到由正面金属层组成的源极；
所述栅导电材料层通过对应的接触孔连接到由所述正面金属层组成的栅极；
所述第二场板导电材料层通过对应的接触孔连接到所述源极。
3.如权利要求2所述的SGT MOSFET器件，其特征在于：所述第一顶部子沟槽的第一侧面和所述第二顶部子沟槽的第二侧面具有间隔，所述第一顶部子沟槽的第二侧面和所述所述源导电材料层的侧面之间具有间隔或者所述第一顶部子沟槽的第二侧面位于所述所述源导电材料层的侧面上。
4.如权利要求1所述的SGT MOSFET器件，其特征在于：所述源区和所述源导电材料层都通过对应的接触孔连接到由正面金属层组成的源极；
所述栅导电材料层通过对应的接触孔连接到由所述正面金属层组成的栅极；
所述第二场板导电材料层通过对应的接触孔连接到所述栅极。
5.如权利要求4所述的SGT MOSFET器件，其特征在于：所述第一顶部子沟槽的第一侧面和所述第二顶部子沟槽的第二侧面具有间隔或者所述第二顶部子沟槽的第二侧面位于所述第一顶部子沟槽的第一侧面上；
所述第一顶部子沟槽的第二侧面和所述所述源导电材料层的侧面之间具有间隔。
6.如权利要求1所述的SGT MOSFET器件，其特征在于：所述屏蔽介质层由第一屏蔽介质层和第二屏蔽介质层叠加而成，所述第二屏蔽介质层的刻蚀速率大于所述第一屏蔽介质层的刻蚀速率；所述第一顶部子沟槽形成于所述第二屏蔽介质层中，所述第二顶部子沟槽形成于所述第一屏蔽介质层中。
7.如权利要求6所述的SGT MOSFET器件，其特征在于：所述第二屏蔽介质层的刻蚀速率和所述第一屏蔽介质层的刻蚀速率比包括：1.5:1，2:1,3:1。
8.如权利要求6所述的SGT MOSFET器件，其特征在于：所述第一屏蔽介质层为热氧化层，所述第二屏蔽介质层采用CVD沉积形成。
9.如权利要求1所述的SGT MOSFET器件，其特征在于：所述源导电材料层的材料包括多晶硅，所述第二场板导电材料层的材料包括多晶硅，所述栅导电材料层的材料包括多晶硅。
10.一种SGT MOSFET器件的制造方法，其特征在于，包括如下步骤：
步骤一、在第一导电类型的第一外延层中形成栅极结构的栅极沟槽；
步骤二、在所述栅极沟槽的内侧面形成屏蔽介质层；所述屏蔽介质层在所述栅极沟槽中围成中间沟槽；
步骤三、在所述中间沟槽中填充源导电材料层；
步骤四、在所述源导电材料层两侧的所述屏蔽介质层中形成第一顶部子沟槽以及形成第二顶部子沟槽；
所述第一顶部子沟槽的深度大于所述第二顶部子沟槽的深度，在横向上所述第一顶部子沟槽位于所述源导电材料层和所述第二顶部子沟槽之间；
所述第二顶部子沟槽的第一侧面在所述栅极沟槽对应的侧面上；
步骤五、在所述第二顶部子沟槽的第一侧面上形成栅介质层；
步骤六、在所述第一顶部子沟槽中形成第二场板导电材料层以及在形成有所述栅介质层的所述第二顶部子沟槽中形成栅导电材料层；
步骤七、在所述第一外延层的表面区域中形成第二导电类型掺杂的沟道区，所述沟道区的结深小于等于所述第二顶部沟槽的深度；
所述沟道区的底部的所述第一外延层组成漂移区；
步骤八、在所述沟道区的表面形成第一导电类型重掺杂的源区；
步骤九、在所述第一外延层的背面形成第一导电类型重掺杂的漏区；
在器件反偏时，在从所述漏区到所述沟道区的底部表面的纵向方向上，所述漂移区的电压逐渐减少，所述源导电材料层和所述漂移区的电压差逐渐减少，利用所述第二场板导电材料层和所述漂移区之间的间隔小于所述源导电材料层和所述漂移区之间的间隔的特点增加对靠近所述沟道区一侧的所述漂移区的耗尽能力。
11.如权利要求10所述的SGT MOSFET器件的制造方法，其特征在于：步骤八完成后以及步骤九之前，还包括如下正面工艺步骤：
形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极，所述源区和所述源导电材料层都通过对应的接触孔连接到所述源极；
所述栅导电材料层通过对应的接触孔连接到所述栅极；
所述第二场板导电材料层通过对应的接触孔连接到所述源极。
12.如权利要求10所述的SGT MOSFET器件的制造方法，其特征在于：所述第一顶部子沟槽的第一侧面和所述第二顶部子沟槽的的第二侧面具有间隔，所述第一顶部子沟槽的第二侧面和所述所述源导电材料层的侧面之间具有间隔或者所述第一顶部子沟槽的第二侧面位于所述所述源导电材料层的侧面上。
13.如权利要求10所述的SGT MOSFET器件的制造方法，其特征在于，步骤八完成后以及步骤九之前，还包括如下正面工艺步骤：
形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极；
所述源区和所述源导电材料层都通过对应的接触孔连接到由正面金属层组成的源极；
所述栅导电材料层通过对应的接触孔连接到由所述正面金属层组成的栅极；
所述第二场板导电材料层通过对应的接触孔连接到所述栅极。
14.如权利要求13所述的SGT MOSFET器件的制造方法，其特征在于：所述第一顶部子沟槽的第一侧面和所述第二顶部子沟槽的的第二侧面具有间隔，所述第二顶部子沟槽的的第二侧面位于所述第一顶部子沟槽的第一侧面上；
所述第一顶部子沟槽的第二侧面和所述所述源导电材料层的侧面之间具有间隔。
15.如权利要求10所述的SGT MOSFET器件的制造方法，其特征在于：所述屏蔽介质层由第一屏蔽介质层和第二屏蔽介质层叠加而成，所述第二屏蔽介质层的刻蚀速率大于所述第一屏蔽介质层的刻蚀速率；所述第一顶部子沟槽形成于所述第二屏蔽介质层中，所述第二顶部子沟槽形成于所述第一屏蔽介质层中。
16.如权利要求15所述的SGT MOSFET器件的制造方法，其特征在于：步骤二包括如下分步骤：
采用热氧化工艺在所述栅极沟槽的内侧面形成热氧化层并由所述热氧化层组成所述第一屏蔽介质层；
进行CVD沉积工艺在所述第一屏蔽介质层上形成所述第二屏蔽介质层。
17.如权利要求16所述的SGT MOSFET器件的制造方法，其特征在于：步骤四包括如下分步骤：
采用光刻工艺定义出所述第一顶部子沟槽和所述第二顶部子沟槽的形成区域，所述第一顶部子沟槽的形成区域位于所述第二屏蔽介质层中，所述第二顶部子沟槽的形成区域位于所述第一屏蔽介质层中；
进行刻蚀同时形成所述第一顶部子沟槽和所述第二顶部子沟槽，利用所述第二屏蔽介质层的刻蚀速率大于所述第一屏蔽介质层的刻蚀速率使得所述第一顶部子沟槽的深度大于所述第二顶部子沟槽的深度。
18.如权利要求10所述的SGT MOSFET器件的制造方法，其特征在于：所述源导电材料层的材料包括多晶硅，所述第二场板导电材料层的材料包括多晶硅，所述栅导电材料层的材料包括多晶硅。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7376516B2 (ja) * 2019-02-07 2023-11-08 ローム株式会社 半導体装置
CN117253783B (zh) * 2023-11-14 2024-01-30 合肥晶合集成电路股份有限公司 半导体结构及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5802636B2 (ja) * 2012-09-18 2015-10-28 株式会社東芝 半導体装置およびその製造方法
US9653598B2 (en) * 2013-11-15 2017-05-16 Infineon Technologies Austria Ag Transistor component
US10388783B2 (en) * 2016-02-17 2019-08-20 Polar Semiconductor, Llc Floating-shield triple-gate MOSFET
US11444164B2 (en) * 2020-11-09 2022-09-13 Nami MOS CO., LTD. Shielded gate trench MOSFET having improved specific on-resistance structures

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