CN108389858A - 集成esd保护二极管的屏蔽栅沟槽mosfet器件及其制造方法 - Google Patents
集成esd保护二极管的屏蔽栅沟槽mosfet器件及其制造方法 Download PDFInfo
- Publication number
- CN108389858A CN108389858A CN201810111379.1A CN201810111379A CN108389858A CN 108389858 A CN108389858 A CN 108389858A CN 201810111379 A CN201810111379 A CN 201810111379A CN 108389858 A CN108389858 A CN 108389858A
- Authority
- CN
- China
- Prior art keywords
- groove
- esd protection
- protection diodes
- layer
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004224 protection Effects 0.000 title claims abstract description 102
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 229910052751 metal Inorganic materials 0.000 claims abstract description 44
- 239000002184 metal Substances 0.000 claims abstract description 44
- 238000002955 isolation Methods 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 claims description 141
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 69
- 229920005591 polysilicon Polymers 0.000 claims description 69
- 239000000463 material Substances 0.000 claims description 30
- 239000011229 interlayer Substances 0.000 claims description 21
- 238000005229 chemical vapour deposition Methods 0.000 claims description 20
- 150000002500 ions Chemical class 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- 238000000227 grinding Methods 0.000 claims description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 10
- 229910052698 phosphorus Inorganic materials 0.000 claims description 10
- 239000011574 phosphorus Substances 0.000 claims description 10
- -1 phosphonium ion Chemical class 0.000 claims description 7
- 238000001259 photo etching Methods 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000005611 electricity Effects 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 239000007772 electrode material Substances 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002739 metals Chemical group 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种集成ESD保护二极管的屏蔽栅沟槽MOSFET器件及其制造方法，该器件包括：半导体衬底；位于半导体衬底上的外延层；形成于外延层中并依次排布的第一沟槽、第二沟槽及第三沟槽；填充于第二沟槽内以及第一沟槽和第三沟槽下部的屏蔽电极；包裹屏蔽电极的绝缘隔离层；填充于第一沟槽上部的栅电极及栅介质层；设于第三沟槽上部的ESD保护二极管；位于外延层上部的体区；位于体区之上的源区；设于半导体衬底下方的漏区；其中，源极端金属与源区、体区、屏蔽电极以及ESD保护二极管的一端电性连接；栅极端金属与栅电极以及ESD保护二极管的另一端连接。本发明结构紧凑，性能优越，实现方法简单，可降低ESD保护二极管的漏电流，提升MOSFET栅极的抗ESD冲击能力。
Description
技术领域
本发明涉及半导体功率器件设计和制造领域，特别涉及屏蔽栅沟槽功率MOSFET器件结构和制造方法。
背景技术
在中低压功率MOSFET领域，屏蔽栅沟槽功率MOSFET器件性能显著优于沟槽功率MOSFET和平面功率MOSFET，因为屏蔽电极极大地降低了栅极–漏极电容(Cgd)，同时由于屏蔽电极充当了场板(Field Plate)作用，使得能够利用较高的掺杂浓度实现同样的器件耐压(BVDSS)，从而降低了导通电阻(Rdson)，也即是屏蔽栅沟槽MOSFET器件能够同时实现低导通电阻(Rdson)和低栅漏电容(Cgd)。在一般的功率传输或转换系统中，低的导通电阻(Rdson)意味着低的导通损耗(Conduction Loss)，低栅漏电容(Cgd)意味着低的开关损耗(Switching Los)，也即是屏蔽栅沟槽功率MOSFET同时降低了系统的导通损耗和开关损耗。
MOSFET的栅极和硅衬底之间存在一层薄薄的栅氧化层，其在受到外来的意外高电压冲击时，会被击穿损坏并不可恢复。因此在一些实际应用中，对MOSFET器件栅极提供静电放电(ESD)保护是必要的。通常的做法为在这些半导体器件的栅极和源极之间耦接串联ESD二极管保护单元，在因静电放电(ESD)产生的电压高于串联二极管的击穿电压时(二极管的击穿电压低于MOSFET的栅氧化层的击穿电压值)，二极管发生雪崩击穿，静电能量从泄漏通道源级释放掉，从而避免了源级受到破坏。为了降低产品尺寸及生产成本，同时希望将ESD保护二极管集成于MOSFET器件中。
公开号为US8004009B2的美国专利《Trench MOSFETS with Zener Diode》，公开了一种集成ESD保护二极管的传统沟槽MOSFET结构和制造方法，包括元胞区(Cell)、栅极(Gate)引出区、以及集成于它们之间突出设置的ESD保护二极管；ESD保护二极管置于一层厚的氧化层上，由多个多晶硅(Poly-Silicon)中PN结串联在一起形成；源级金属(SourceMetal)将元胞和ESD保护二极管的一端连接在一起，栅极金属(Gate Metal)将栅极和ESD保护二极管的另一端连接在一起。
以上结构和制造方法透露了一些不足和局限，存在着诸多的改善空间。比如传统的沟槽MOSFET可以升级为性能更为优异的屏蔽栅沟槽MOSFET；另比如ESD保护二极管是突出于硅表面的，需要额外的光刻版和光刻步骤来定义图形，同时这些表面突出，意味着在随后的工艺流程中不能运用性能更好的化学机械研磨工艺(Chemical Mechanism Polish)。
发明内容
鉴于以上所述现有技术，本发明的目的在于提供一种集成ESD保护二极管的屏蔽栅沟槽MOSFET器件及其制造方法，用于解决现有技术中屏蔽栅沟槽MOSFET的种种问题。
为实现上述目的及其他相关目的，本发明提供一种集成ESD保护二极管的屏蔽栅沟槽MOSFET器件，包括：
第一导电类型的半导体衬底；
第一导电类型的外延层，位于所述半导体衬底上；
第一沟槽、第二沟槽及第三沟槽，形成于所述外延层中并依次排布；
屏蔽电极，填充于所述第二沟槽内以及所述第一沟槽的下部和所述第三沟槽的下部，所述屏蔽电极周围包裹有绝缘隔离层；
栅电极，填充于所述第一沟槽的上部，在所述栅电极与所述第一沟槽内侧表面之间设有栅介质层；
ESD保护二极管，设置于所述第三沟槽的上部；
第二导电类型的体区，位于所述外延层的上部；
第一导电类型的源区，位于所述体区之上；
层间介质层，位于所述第一沟槽、所述第二沟槽以及所述第三沟槽上，覆盖所述屏蔽电极、所述栅电极以及所述ESD保护二极管；
源极端金属，经由穿过所述层间介质层的接触孔与所述源区、所述体区、所述屏蔽电极以及所述ESD保护二极管的一端电性连接；
栅极端金属，经由穿过所述层间介质层的接触孔与所述栅电极以及所述ESD保护二极管的另一端连接；
第一导电类型的漏区以及与所述漏区电性连接的漏极端金属，设置于所述半导体衬底的下方。
可选地，所述屏蔽电极的材料为多晶硅。
可选地，所述栅电极的材料为掺杂磷的多晶硅。
可选地，在所述屏蔽电极与所述第二沟槽、所述第一沟槽以及所述第三沟槽的内侧表面之间均设有所述绝缘隔离层；在所述栅电极与所述栅电极下方的屏蔽电极之间设有所述绝缘隔离层；在所述ESD保护二极管与所述第三沟槽的内侧表面之间，以及所述ESD保护二极管与所述ESD保护二极管下方的屏蔽电极之间设有所述绝缘隔离层。
可选地，所述绝缘隔离层为氧化层。
可选地，所述ESD保护二极管为齐纳二极管。
进一步可选地，所述ESD保护二极管包括由多个交替排布的第一导电类型区和第二导电类型区形成的PN结；所述第一导电类型区和所述第二导电类型区的材料均采用掺杂磷的多晶硅。
可选地，所述体区围绕所述第一沟槽、所述第二沟槽以及所述第三沟槽。
可选地，所述源区位于所述第一沟槽的远离所述第二沟槽的一侧。
为实现上述目的及其他相关目的，本发明还提供一种集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的制造方法，包括以下步骤：
A.在第一导电类型的半导体衬底上形成第一导电类型的外延层；
B.在所述外延层上形成依次排列的第一沟槽、第二沟槽及第三沟槽；
C.在所述第一沟槽、所述第二沟槽及所述第三沟槽的内壁上形成绝缘隔离材料；
D.在所述第一沟槽、所述第二沟槽及所述第三沟槽中填充第一多晶硅作为屏蔽电极材料，并对所述第一多晶硅进行研磨并刻蚀至目标深度以形成屏蔽电极，所述屏蔽电极填充于所述第一沟槽的下部和所述第三沟槽的下部以及填满所述第二沟槽；
E.继续形成绝缘隔离材料以填满所述第一沟槽和所述第三沟槽并覆盖所述第一沟槽、第二沟槽及第三沟槽的表面，随后研磨并刻蚀所述绝缘隔离材料至目标深度以形成包裹所述屏蔽电极的绝缘隔离层；
F.在所述第一沟槽上部的内壁上形成栅介质层；
G.在所述第一沟槽上部及所述第三沟槽上部填充第二多晶硅；
H.进行第二导电类型的离子注入，于所述外延层上部形成第二导电类型的体区；
I.光刻定义出源区、栅电极区以及ESD保护二极管的第一导电类型区，再进行第一导电类型的离子注入，于所述体区之上形成第一导电类型的源区，于所述第三沟槽上部的第二多晶硅中形成PN结以形成ESD保护二极管，以及对所述第一沟槽上部的第二多晶硅掺杂以形成栅电极；
J.于所述第一沟槽、所述第二沟槽以及所述第三沟槽上形成层间介质层，所述层间介质层覆盖所述屏蔽电极、所述栅电极以及所述ESD保护二极管；
K.形成接触孔以及金属层，并于所述金属层中形成源极端金属和栅极端金属，使所述源极端金属经由穿过所述层间介质层的接触孔与所述源区、所述体区、所述屏蔽电极以及所述ESD保护二极管的一端电性连接；所述栅极端金属经由穿过所述层间介质层的接触孔与所述栅电极以及所述ESD保护二极管的另一端连接；
L.于所述半导体衬底的下方形成第一导电类型的漏区以及与所述漏区电性连接的漏极端金属。
可选地，步骤B包括：先在所述外延层上形成氧化层，再在所述氧化层上形成氮化硅层，然后以所述氮化硅层为硬掩膜进行光刻、刻蚀形成所述第一沟槽、所述第二沟槽以及所述第三沟槽；所述氮化硅层作为后续研磨所述第一多晶硅和所述绝缘隔离材料的停止层，并在形成所述绝缘隔离层后被去除。
进一步可选地，研磨所述第一多晶硅和所述绝缘隔离材料采用化学机械研磨(CMP)的方法。
可选地，步骤D中，通过同步掺杂化学气相沉积法(CVD)生长得到所述第一多晶硅。
可选地，步骤G中，通过化学气相沉积法(CVD)生长非掺杂多晶硅，随后进行N型磷(P)离子注入和P型硼(B)离子注入，接着进行热推进，以得到所述第二多晶硅。
可选地，步骤H中，进行第二导电类型的离子注入之前，先将所述外延层表面的所述第二多晶硅研磨掉，然后回刻所述第二多晶硅至低于所述外延层表面。
可选地，步骤H中，围绕所述第一沟槽、所述第二沟槽以及所述第三沟槽形成所述体区。
可选地，步骤I中，于所述第一沟槽的远离所述第二沟槽的一侧形成所述源区。
可选地，形成的ESD保护二极管包括多个交替排布的第一导电类型区和第二导电类型区。
如上所述，本发明的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件及其制造方法，具有以下有益效果：
本发明提出的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件及其制造方法，其结构紧凑，器件性能优越，实现方法简单，降低了制造复杂度和成本；同时有效地降低了集成的ESD保护二极管的漏电流，提升了MOSFET栅极的抗ESD冲击的能力。
附图说明
图1显示为本发明实施例提供的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的俯视示意图。
图2显示为本发明实施例提供的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的部分剖面示意图。
图3A-3I显示为本发明实施例提供的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的制造方法各步骤中的结构剖面示意图。
元件标号说明
100 半导体衬底
110 外延层
110a 氧化层
110b 氮化硅层
110c 光刻胶
111 第一沟槽
112 第二沟槽
113 第三沟槽
200 屏蔽电极
210 绝缘隔离层
210a 场板氧化层
210b 隔离氧化层
300 栅电极
300’ 第二多晶硅的第一部分
310 栅介质层
400 ESD保护二极管
400’ 第二多晶硅的第二部分
410 ESD保护二极管的第一导电类型区
420 ESD保护二极管的第二导电类型区
500 体区
600 源区
700 层间介质层
710 接触孔
810 源极端金属
820 栅极端金属
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1及图2，本实施例提供了一种集成ESD保护二极管的屏蔽栅沟槽MOSFET器件，其中图1为器件区域的俯视示意图，图2为图1中AA方向的器件关键部分剖视图。
该器件包括：
第一导电类型的半导体衬底100；
第一导电类型的外延层110，位于所述半导体衬底100上；
第一沟槽111、第二沟槽112及第三沟槽113，形成于所述外延层110中并依次排布；
屏蔽电极200，填充于所述第二沟槽112内以及所述第一沟槽111的下部和所述第三沟槽113的下部，所述屏蔽电极200周围包裹有绝缘隔离层210；
栅电极300，填充于所述第一沟槽111的上部，在所述栅电极300与所述第一沟槽111内侧表面之间设有栅介质层310；
ESD保护二极管400，设置于所述第三沟槽113的上部；
第二导电类型的体区500，位于所述外延层110上部，可围绕所述第一沟槽111、所述第二沟槽112以及所述第三沟槽113；
第一导电类型的源区600，可位于所述第一沟槽111的远离所述第二沟槽112的一侧，且位于此处的所述体区500之上；
层间介质层700，位于所述第一沟槽111、所述第二沟槽112以及所述第三沟槽113上，覆盖所述屏蔽电极200、所述栅电极300以及所述ESD保护二极管400；
源极端金属810，经由穿过所述层间介质层700的接触孔710与所述源区600、所述体区500、所述屏蔽电极200以及所述ESD保护二极管400的一端电性连接；需要说明的是，所述屏蔽电极200，即包括填充于所述第二沟槽112内以及所述第一沟槽111下部和所述第三沟槽113下部的这三个部分均与源极端金属810连接，图2剖视图中未能示出全部的连接，它们在另外的维度上接出与源级端金属810(Source)是连在一起。此外，所述屏蔽电极200还与器件终端连接在一起。
栅极端金属820，经由穿过所述层间介质层700的接触孔710与所述栅电极300以及所述ESD保护二极管400的另一端连接；
第一导电类型的漏区以及与所述漏区电性连接的漏极端金属，设置于所述半导体衬底100的下方(图中未示出)。
其中，上述MOSFET器件若为N型器件，则第一导电类型为N型，第二导电类型为P型，或者上述MOSFET器件为P型器件，则第一导电类型为P型，第二导电类型为N型。
具体地，所述屏蔽电极200的材料可以为多晶硅或其他适合的导电材料。
具体地，所述栅电极300的材料优选为掺杂磷的多晶硅。所述栅介质层310可以是栅氧层或采用其他适合的介质材料。
具体地，在所述屏蔽电极200与所述第二沟槽112、所述第一沟槽111以及所述第三沟槽113的内侧表面之间均设有绝缘隔离层210；在所述栅电极300与所述栅电极300下方的屏蔽电极200之间设有绝缘隔离层210；在所述ESD保护二极管400与所述第三沟槽113的内侧表面之间，以及所述ESD保护二极管400与所述ESD保护二极管400下方的屏蔽电极200之间亦设有绝缘隔离层210。所述绝缘隔离层210可以为厚氧化层，厚度为200-500nm。
具体地，所述ESD保护二极管400为齐纳二极管。所述ESD保护二极管400可以包括多个交替排布的第一导电类型区410和第二导电类型区420形成的PN结；所述第一导电类型区410和第二导电类型区420的材料均可采用掺杂磷的多晶硅。
需要说明的是，本实施例中，所述栅电极300以及所述ESD保护二极管400的材料优选为掺杂磷多晶硅，可通过对非掺杂多晶硅进行磷离子注入得到。磷离子能填充多晶硅晶粒间的间隙，显著降低了集成的ESD保护二极管400的漏电流，同时提升了MOSFET栅极的抗ESD冲击的能力。
具体地，所述第一沟槽111、第二沟槽112及第三沟槽113的沟槽深度可以为3-7μm。
此外，本实施例还提供一种上述集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的制造方法，包括以下步骤：
A.在第一导电类型的半导体衬底上形成第一导电类型的外延层；
B.在所述外延层上形成依次排列的第一沟槽、第二沟槽及第三沟槽；
C.在所述第一沟槽、所述第二沟槽及所述第三沟槽的内壁上形成绝缘隔离材料；
D.在所述第一沟槽、所述第二沟槽及所述第三沟槽中填充第一多晶硅作为屏蔽电极材料，并对所述第一多晶硅进行研磨并刻蚀至目标深度以形成屏蔽电极，所述屏蔽电极填充于所述第一沟槽的下部和所述第三沟槽的下部以及填满所述第二沟槽；
E.继续形成绝缘隔离材料以填满所述第一沟槽和所述第三沟槽并覆盖所述第一沟槽、第二沟槽及第三沟槽的表面，随后研磨并刻蚀所述隔离绝缘材料至目标深度以形成包裹所述屏蔽电极的绝缘隔离层；
F.在所述第一沟槽上部的内壁上形成栅介质层；
G.在所述第一沟槽上部及所述第三沟槽上部填充第二多晶硅；
H.进行第二导电类型的离子注入，可围绕所述第一沟槽、所述第二沟槽以及所述第三沟槽，于所述外延层上部形成第二导电类型的体区；
I.光刻定义出源区、栅电极区以及ESD保护二极管的第一导电类型区，再进行第一导电类型的离子注入，可于所述第一沟槽的远离所述第二沟槽的一侧且于所述体区之上形成第一导电类型的源区，于所述第三沟槽上部的第二多晶硅中形成PN结以形成ESD保护二极管，以及对所述第一沟槽上部的第二多晶硅掺杂以形成栅电极；
J.于所述第一沟槽、所述第二沟槽以及所述第三沟槽上形成层间介质层，所述层间介质层覆盖所述屏蔽电极、所述栅电极以及所述ESD保护二极管；
K.形成接触孔以及金属层，并于所述金属层中形成源极端金属和栅极端金属，使所述源极端金属经由穿过所述层间介质层的接触孔与所述源区、所述体区、所述屏蔽电极以及所述ESD保护二极管的一端电性连接；所述栅极端金属经由穿过所述层间介质层的接触孔与所述栅电极以及所述ESD保护二极管的另一端连接；
L于所述半导体衬底的下方形成第一导电类型的漏区以及与所述漏区电性连接的漏极端金属。
其中，步骤B包括：先在所述外延层上形成氧化层，再在所述氧化层上形成氮化硅层，然后以所述氮化硅层为硬掩膜进行光刻、刻蚀形成所述第一沟槽、所述第二沟槽以及所述第三沟槽；所述氮化硅层作为后续研磨所述第一多晶硅和所述绝缘隔离材料的停止层(Stop-Layer)，并在形成所述绝缘隔离层后被去除。
需要说明的是，本方法可使用化学机械抛光方法(CMP)将表面多余的绝缘隔离材料(如氧化层)磨至特定厚度，并利用了氮化硅(SiN)作为CMP的停止层，可达到较高的工艺控制精度。
步骤D中，可以通过同步掺杂化学气相沉积法(CVD)生长得到所述第一多晶硅。
步骤G中，可以通过化学气相沉积法(CVD)生长非掺杂多晶硅，随后进行N型磷(P)离子注入和P型硼(B)离子注入，接着进行热推进，以得到所述第二多晶硅。
步骤H中，进行第二导电类型的离子注入之前，可以先将所述外延层表面的所述第二多晶硅研磨掉，然后回刻刻蚀至稍低于所述外延层表面。
步骤I中，光刻定义出源区、栅电极区以及ESD保护二极管的第一导电类型区是指利用光刻胶为掩膜，暴露出源区的位置、第一沟槽上部的第二多晶硅以及第三沟槽上部的第二多晶硅中用作ESD保护二极管的第一导电类型区的部分。其中，形成的ESD保护二极管包括多个交替排布的第一导电类型区和第二导电类型区。
下面结合示意图进一步详细说明本实施例提供的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的制造流程。
如图3A至图3I所示，以N型器件为例，本发明提出的屏蔽栅沟槽MOSFET的制造流程可以如下：
首先，如图3A所示，在N型的半导体衬底100，如在N型硅衬底上生长N型的外延层110，在所述外延层110上生长一层薄的氧化层110a，随后淀积氮化硅层(SiN)110b，其将用作随后的沟槽刻蚀硬掩膜(Hard Mask)以及两层多晶硅间介质CMP(化学机械研磨)的停止层，紧接着通过光刻和反应离子刻蚀形成三个深沟槽，即所述第一沟槽111、所述第二沟槽112及所述第三沟槽113，沟槽的深度可以为3-7μm。
接着，如图3B所示，在所述第一沟槽111、所述第二沟槽112及所述第三沟槽113的侧壁通过热氧化法或化学气相沉积法(CVD)生长场板氧化层210a作为绝缘隔离材料，然后通过同步掺杂化学气相沉积法(CVD)填充场板多晶硅，即所述第一多晶硅，作为屏蔽电极材料，再进行CMP多晶硅研磨，随后进行光刻和干法刻蚀至目标深度，得到所述屏蔽电极200。
接下来，如图3C所示，进行化学气相淀积(CVD)淀积隔离氧化层210b，以填满所述第一沟槽111和所述第三沟槽113并覆盖所述第一沟槽111、第二沟槽112及第三沟槽113的表面。
然后，如图3D所示，运用化学机械研磨(CMP)将隔离氧化层210b磨平至表面氮化硅层(SiN)110b，利用SiN作为CMP的停止层能够精确控制剩余氧化层的厚度；接着进行光刻和干法刻蚀隔离氧化层210b至目标深度，得到所需的绝缘隔离层210，随后去除氮化硅层110b。其中，所述绝缘隔离层210如图所示，包括三部分：第一部分位于所述第一沟槽111下部的屏蔽电极200与沟槽侧壁之间并覆盖该处屏蔽电极200的顶部，第二部分位于所述第二沟槽112内部的屏蔽电极200与沟槽侧壁之间，第三部分位于所述第三沟槽113下部的屏蔽电极200与沟槽侧壁之间并覆盖该处屏蔽电极200的顶部以及覆盖所述第三沟槽113上部的侧壁。
然后，如图3E所示，用热氧化法生长栅氧化层作为栅介质层310，接着通过同步掺杂化学气相沉积法(CVD)填充非掺杂多晶硅，随后进行N型磷(P)离子注入和P型硼(B)离子注入，接着进行热推进，得到所述第二多晶硅。所述第二多晶硅包括两部分：位于所述第一沟槽111上部的第一部分300’(将作为栅极多晶硅)，以及位于所述第三沟槽113上部的第二部分400’(用于制备ESD保护二极管)。该方法制备所述第二多晶硅时，磷离子能填充多晶硅晶粒间的间隙，能够显著降低集成的ESD保护二极管的漏电流，同时提升MOSFET栅极的抗ESD冲击的能力。
接下来，如图3F所示，通过化学机械研磨(CMP)将表面多余第二多晶硅磨掉，然后用反应离子刻蚀法将所述第二多晶硅回刻刻蚀至稍低于硅衬底表面；接着离子注入P型掺杂物，通常为硼离子(B)以形成P型的体区(P-Body)500。形成的体区500位于所述外延层110的上部，围绕着所述第一沟槽111、所述第二沟槽112以及所述第三沟槽113。此时，所述第二多晶硅的第一部分300’和第二部分400’被掺杂为P型。
然后，如图3G所示，运用光刻定义出源区(Source)600、栅电极300区以及ESD保护二极管的N型区，即图形化光刻胶110c，暴露出作为源区600的位置、栅极多晶硅的位置以及用作ESD保护二极管的N型区的位置，然后离子注入N型掺杂物，通常为砷离子(As)，同时也为栅极多晶硅进行掺杂。由此，可在所述第一沟槽111的远离所述第二沟槽112的一侧得到重掺杂的N型源区600。其中，通过对工艺的控制，可使所述源区600位于该处的体区500之上。该步骤还在所述第三沟槽113上部的第二多晶硅中形成了PN结，即可得到由多个交替排布的第一导电类型区410和第二导电类型区420组成的ESD保护二极管400；以及对所述第一沟槽111上部的第二多晶硅掺杂形成了栅电极300。
随后，如图3H所示，通过化学气相沉积法(CVD)淀积层间介质层(ILD)700，接着进行光刻和刻蚀以形成接触孔(Contact)710。
最后，如图3I所示，通过物理气相沉积法(PVD)淀积金属层，通过光刻和刻蚀形成源极端(Source)金属810和栅极端(Gate)金属820。漏区和漏极端(Drain)金属形成于硅衬底的背面(图未示出)。
综上所述，本发明的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件及其制造方法具有以下优点：
1.本发明的ESD保护二极管位于沟槽内，与栅极形成在同一层多晶硅中，ESD保护二极管的多晶硅和体硅利用沟槽侧壁的厚氧化层隔离，该器件结构紧凑，MOSFET器件性能极其优越；
2.器件的实现方法简单，减少了光刻版(Mask)数和光刻次数(Lithograph)，降低了制造成本；
3.制造方法具有很高的稳定性，降低了制造难度，具有很高的可重复性和生产良率；
4.多晶硅上额外注入的N型磷离子(P)能够填充多晶硅晶粒间的间隙，显著降低了集成的ESD保护二极管的漏电流，同时提升了MOSFET栅极的抗ESD冲击的能力。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (18)
1.一种集成ESD保护二极管的屏蔽栅沟槽MOSFET器件，其特征在于，包括：
第一导电类型的半导体衬底；
第一导电类型的外延层，位于所述半导体衬底上；
第一沟槽、第二沟槽及第三沟槽，形成于所述外延层中并依次排布；
屏蔽电极，填充于所述第二沟槽内以及所述第一沟槽的下部和所述第三沟槽的下部，所述屏蔽电极周围包裹有绝缘隔离层；
栅电极，填充于所述第一沟槽的上部，在所述栅电极与所述第一沟槽内侧表面之间设有栅介质层；
ESD保护二极管，设置于所述第三沟槽的上部；
第二导电类型的体区，位于所述外延层的上部；
第一导电类型的源区，位于所述体区之上；
层间介质层，位于所述第一沟槽、所述第二沟槽以及所述第三沟槽上，覆盖所述屏蔽电极、所述栅电极以及所述ESD保护二极管；
源极端金属，经由穿过所述层间介质层的接触孔与所述源区、所述体区、所述屏蔽电极以及所述ESD保护二极管的一端电性连接；
栅极端金属，经由穿过所述层间介质层的接触孔与所述栅电极以及所述ESD保护二极管的另一端连接；
第一导电类型的漏区以及与所述漏区电性连接的漏极端金属，设置于所述半导体衬底的下方。
2.根据权利要求1所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件，其特征在于：
所述屏蔽电极的材料为多晶硅。
3.根据权利要求1所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件，其特征在于：
所述栅电极的材料为掺杂磷的多晶硅。
4.根据权利要求1所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件，其特征在于：
在所述屏蔽电极与所述第二沟槽、所述第一沟槽以及所述第三沟槽的内侧表面之间均设有所述绝缘隔离层；在所述栅电极与所述栅电极下方的屏蔽电极之间设有所述绝缘隔离层；
在所述ESD保护二极管与所述第三沟槽的内侧表面之间，以及所述ESD保护二极管与所述ESD保护二极管下方的屏蔽电极之间设有所述绝缘隔离层。
5.根据权利要求1所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件，其特征在于：
所述绝缘隔离层为氧化层。
6.根据权利要求1所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件，其特征在于：
所述ESD保护二极管为齐纳二极管。
7.根据权利要求6所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件，其特征在于：
所述ESD保护二极管包括由多个交替排布的第一导电类型区和第二导电类型区形成的PN结；所述第一导电类型区和所述第二导电类型区的材料均采用掺杂磷的多晶硅。
8.根据权利要求1所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件，其特征在于：
所述体区围绕所述第一沟槽、所述第二沟槽以及所述第三沟槽。
9.根据权利要求1所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件，其特征在于：
所述源区位于所述第一沟槽的远离所述第二沟槽的一侧。
10.一种集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的制造方法，其特征在于，包括以下步骤：
A.在第一导电类型的半导体衬底上形成第一导电类型的外延层；
B.在所述外延层上形成依次排列的第一沟槽、第二沟槽及第三沟槽；
C.在所述第一沟槽、所述第二沟槽及所述第三沟槽的内壁上形成绝缘隔离材料；
D.在所述第一沟槽、所述第二沟槽及所述第三沟槽中填充第一多晶硅作为屏蔽电极材料，并对所述第一多晶硅进行研磨并刻蚀至目标深度以形成屏蔽电极，所述屏蔽电极填充于所述第一沟槽的下部和所述第三沟槽的下部以及填满所述第二沟槽；
E.继续形成绝缘隔离材料以填满所述第一沟槽和所述第三沟槽并覆盖所述第一沟槽、第二沟槽及第三沟槽的表面，随后研磨并刻蚀所述绝缘隔离材料至目标深度以形成包裹所述屏蔽电极的绝缘隔离层；
F.在所述第一沟槽上部的内壁上形成栅介质层；
G.在所述第一沟槽上部及所述第三沟槽上部填充第二多晶硅；
H.进行第二导电类型的离子注入，于所述外延层上部形成第二导电类型的体区；
I.光刻定义出源区、栅电极区以及ESD保护二极管的第一导电类型区，再进行第一导电类型的离子注入，于所述体区之上形成第一导电类型的源区，于所述第三沟槽上部的第二多晶硅中形成PN结以形成ESD保护二极管，以及对所述第一沟槽上部的第二多晶硅掺杂以形成栅电极；
J.于所述第一沟槽、所述第二沟槽以及所述第三沟槽上形成层间介质层，所述层间介质层覆盖所述屏蔽电极、所述栅电极以及所述ESD保护二极管；
K.形成接触孔以及金属层，并于所述金属层中形成源极端金属和栅极端金属，使所述源极端金属经由穿过所述层间介质层的接触孔与所述源区、所述体区、所述屏蔽电极以及所述ESD保护二极管的一端电性连接；所述栅极端金属经由穿过所述层间介质层的接触孔与所述栅电极以及所述ESD保护二极管的另一端连接；
L.于所述半导体衬底的下方形成第一导电类型的漏区以及与所述漏区电性连接的漏极端金属。
11.根据权利要求10所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的制造方法，其特征在于，步骤B包括：先在所述外延层上形成氧化层，再在所述氧化层上形成氮化硅层，然后以所述氮化硅层为硬掩膜进行光刻、刻蚀形成所述第一沟槽、所述第二沟槽以及所述第三沟槽；所述氮化硅层作为后续研磨所述第一多晶硅和所述绝缘隔离材料的停止层，并在形成所述绝缘隔离层后被去除。
12.根据权利要求10所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的制造方法，其特征在于：研磨所述第一多晶硅和所述绝缘隔离材料采用化学机械研磨的方法。
13.根据权利要求10所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的制造方法，其特征在于：步骤D中，通过同步掺杂化学气相沉积法生长得到所述第一多晶硅。
14.根据权利要求10所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的制造方法，其特征在于：步骤G中，通过化学气相沉积法生长非掺杂多晶硅，随后进行N型磷离子注入和P型硼离子注入，接着进行热推进，以得到所述第二多晶硅。
15.根据权利要求10所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的制造方法，其特征在于：步骤H中，进行第二导电类型的离子注入之前，先将所述外延层表面的所述第二多晶硅研磨掉，然后回刻所述第二多晶硅至低于所述外延层表面。
16.根据权利要求10所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的制造方法，其特征在于：步骤H中，围绕所述第一沟槽、所述第二沟槽以及所述第三沟槽形成所述体区。
17.根据权利要求10所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的制造方法，其特征在于：步骤I中，于所述第一沟槽的远离所述第二沟槽的一侧形成所述源区。
18.根据权利要求10所述的集成ESD保护二极管的屏蔽栅沟槽MOSFET器件的制造方法，其特征在于：形成的ESD保护二极管包括多个交替排布的第一导电类型区和第二导电类型区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810111379.1A CN108389858A (zh) | 2018-02-05 | 2018-02-05 | 集成esd保护二极管的屏蔽栅沟槽mosfet器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810111379.1A CN108389858A (zh) | 2018-02-05 | 2018-02-05 | 集成esd保护二极管的屏蔽栅沟槽mosfet器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108389858A true CN108389858A (zh) | 2018-08-10 |
Family
ID=63075198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810111379.1A Pending CN108389858A (zh) | 2018-02-05 | 2018-02-05 | 集成esd保护二极管的屏蔽栅沟槽mosfet器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108389858A (zh) |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110459539A (zh) * | 2019-08-06 | 2019-11-15 | 深圳市芯电元科技有限公司 | 集成esd保护的屏蔽栅沟槽mosfet及制造方法 |
| CN110911495A (zh) * | 2019-10-30 | 2020-03-24 | 珠海迈巨微电子有限责任公司 | 集成ESD防护的Trench VDMOS器件及制造方法 |
| CN111029408A (zh) * | 2019-12-17 | 2020-04-17 | 华羿微电子股份有限公司 | 一种集成esd的vdmos器件及制备方法 |
| CN111081779A (zh) * | 2019-10-02 | 2020-04-28 | 南京江智科技有限公司 | 一种屏蔽栅沟槽式mosfet及其制造方法 |
| CN111415992A (zh) * | 2020-04-20 | 2020-07-14 | 安建科技(深圳)有限公司 | 一种屏蔽栅mosfet器件及其制备方法 |
| CN111508950A (zh) * | 2020-04-09 | 2020-08-07 | 中国电子科技集团公司第五十五研究所 | 集成静电防护能力的碳化硅mosfet器件及其制造方法 |
| CN112133750A (zh) * | 2019-06-25 | 2020-12-25 | 华润微电子（重庆）有限公司 | 深沟槽功率器件及其制备方法 |
| CN112185816A (zh) * | 2020-08-14 | 2021-01-05 | 江苏东海半导体科技有限公司 | 一种高能效屏蔽栅沟槽mosfet及其制造方法 |
| CN112216691A (zh) * | 2020-02-26 | 2021-01-12 | 南京江智科技有限公司 | 一种集成箝位二极管的半导体功率器件 |
| CN112310069A (zh) * | 2020-09-18 | 2021-02-02 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽型器件的版图结构及制造方法 |
| CN112382613A (zh) * | 2020-11-12 | 2021-02-19 | 重庆万国半导体科技有限公司 | 一种沟槽功率器件与源极电容集成及其制造方法 |
| CN112864248A (zh) * | 2019-11-28 | 2021-05-28 | 南通尚阳通集成电路有限公司 | Sgtmosfet器件及制造方法 |
| CN113035840A (zh) * | 2021-03-12 | 2021-06-25 | 重庆万国半导体科技有限公司 | 一种sgt mosfet器件及其接触孔的制造方法 |
| CN113035714A (zh) * | 2019-12-25 | 2021-06-25 | 华润微电子（重庆）有限公司 | 一种沟槽型功率器件及其制作方法 |
| CN113130633A (zh) * | 2019-12-30 | 2021-07-16 | 华润微电子（重庆）有限公司 | 沟槽型场效应晶体管结构及其制备方法 |
| CN113257674A (zh) * | 2021-04-19 | 2021-08-13 | 深圳基本半导体有限公司 | 一种二极管芯片结构及制作方法 |
| CN113675092A (zh) * | 2021-08-20 | 2021-11-19 | 上海华虹宏力半导体制造有限公司 | 沟槽型功率器件的制造方法 |
| CN113675273A (zh) * | 2021-08-20 | 2021-11-19 | 上海华虹宏力半导体制造有限公司 | 具有esd功能的沟槽型功率器件 |
| CN113725300A (zh) * | 2021-08-30 | 2021-11-30 | 深圳真茂佳半导体有限公司 | 多源mos管共用栅极的芯片结构及其制造方法 |
| CN116525663A (zh) * | 2023-07-05 | 2023-08-01 | 江苏应能微电子股份有限公司 | 具有闸源端夹止结构的沟槽式功率mosfet器件及其制备方法 |
| JP7323735B1 (ja) * | 2022-03-22 | 2023-08-08 | ヌヴォトンテクノロジージャパン株式会社 | 製造方法および半導体装置 |
| CN116565010A (zh) * | 2023-04-10 | 2023-08-08 | 浙江广芯微电子有限公司 | 一种屏蔽栅沟槽型mos器件的制作方法 |
| WO2023181460A1 (ja) * | 2022-03-22 | 2023-09-28 | ヌヴォトンテクノロジージャパン株式会社 | 製造方法および半導体装置 |
| CN116825850A (zh) * | 2023-08-25 | 2023-09-29 | 江苏应能微电子股份有限公司 | 一种集成esd保护器件的分离栅沟槽mos器件及工艺 |
| CN117878116A (zh) * | 2024-03-12 | 2024-04-12 | 深圳市威兆半导体股份有限公司 | 一种带静电保护结构的mosfet器件及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130075810A1 (en) * | 2011-09-27 | 2013-03-28 | Force Mos Technology Co., Ltd. | Semiconductor power devices integrated with a trenched clamp diode |
| KR20170080973A (ko) * | 2015-12-31 | 2017-07-11 | 매그나칩 반도체 유한회사 | 저전압 트렌치 반도체 소자 |
| US20170278837A1 (en) * | 2016-03-25 | 2017-09-28 | Force Mos Technology Co., Ltd | Semiconductor power device having shielded gate structure and esd clamp diode manufactured with less mask process |
-
2018
- 2018-02-05 CN CN201810111379.1A patent/CN108389858A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130075810A1 (en) * | 2011-09-27 | 2013-03-28 | Force Mos Technology Co., Ltd. | Semiconductor power devices integrated with a trenched clamp diode |
| KR20170080973A (ko) * | 2015-12-31 | 2017-07-11 | 매그나칩 반도체 유한회사 | 저전압 트렌치 반도체 소자 |
| US20170278837A1 (en) * | 2016-03-25 | 2017-09-28 | Force Mos Technology Co., Ltd | Semiconductor power device having shielded gate structure and esd clamp diode manufactured with less mask process |
Cited By (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112133750B (zh) * | 2019-06-25 | 2024-02-13 | 华润微电子（重庆）有限公司 | 深沟槽功率器件及其制备方法 |
| CN112133750A (zh) * | 2019-06-25 | 2020-12-25 | 华润微电子（重庆）有限公司 | 深沟槽功率器件及其制备方法 |
| CN110459539B (zh) * | 2019-08-06 | 2024-05-17 | 深圳市芯电元科技有限公司 | 集成esd保护的屏蔽栅沟槽mosfet及制造方法 |
| CN110459539A (zh) * | 2019-08-06 | 2019-11-15 | 深圳市芯电元科技有限公司 | 集成esd保护的屏蔽栅沟槽mosfet及制造方法 |
| CN111081779A (zh) * | 2019-10-02 | 2020-04-28 | 南京江智科技有限公司 | 一种屏蔽栅沟槽式mosfet及其制造方法 |
| CN111081779B (zh) * | 2019-10-02 | 2023-10-27 | 南京江智科技有限公司 | 一种屏蔽栅沟槽式mosfet及其制造方法 |
| CN110911495A (zh) * | 2019-10-30 | 2020-03-24 | 珠海迈巨微电子有限责任公司 | 集成ESD防护的Trench VDMOS器件及制造方法 |
| CN112864248A (zh) * | 2019-11-28 | 2021-05-28 | 南通尚阳通集成电路有限公司 | Sgtmosfet器件及制造方法 |
| CN111029408A (zh) * | 2019-12-17 | 2020-04-17 | 华羿微电子股份有限公司 | 一种集成esd的vdmos器件及制备方法 |
| CN113035714A (zh) * | 2019-12-25 | 2021-06-25 | 华润微电子（重庆）有限公司 | 一种沟槽型功率器件及其制作方法 |
| CN113130633B (zh) * | 2019-12-30 | 2022-11-22 | 华润微电子（重庆）有限公司 | 沟槽型场效应晶体管结构及其制备方法 |
| CN113130633A (zh) * | 2019-12-30 | 2021-07-16 | 华润微电子（重庆）有限公司 | 沟槽型场效应晶体管结构及其制备方法 |
| CN112216691A (zh) * | 2020-02-26 | 2021-01-12 | 南京江智科技有限公司 | 一种集成箝位二极管的半导体功率器件 |
| CN112216691B (zh) * | 2020-02-26 | 2024-02-06 | 南京江智科技有限公司 | 一种集成箝位二极管的半导体功率器件 |
| CN111508950A (zh) * | 2020-04-09 | 2020-08-07 | 中国电子科技集团公司第五十五研究所 | 集成静电防护能力的碳化硅mosfet器件及其制造方法 |
| CN111415992A (zh) * | 2020-04-20 | 2020-07-14 | 安建科技(深圳)有限公司 | 一种屏蔽栅mosfet器件及其制备方法 |
| CN112185816A (zh) * | 2020-08-14 | 2021-01-05 | 江苏东海半导体科技有限公司 | 一种高能效屏蔽栅沟槽mosfet及其制造方法 |
| CN112310069A (zh) * | 2020-09-18 | 2021-02-02 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽型器件的版图结构及制造方法 |
| WO2022100410A1 (zh) * | 2020-11-12 | 2022-05-19 | 重庆万国半导体科技有限公司 | 一种沟槽功率器件与源极电容集成及其制造方法 |
| CN112382613A (zh) * | 2020-11-12 | 2021-02-19 | 重庆万国半导体科技有限公司 | 一种沟槽功率器件与源极电容集成及其制造方法 |
| CN112382613B (zh) * | 2020-11-12 | 2023-10-03 | 重庆万国半导体科技有限公司 | 一种沟槽功率器件与源极电容集成及其制造方法 |
| WO2022188704A1 (zh) | 2021-03-12 | 2022-09-15 | 重庆万国半导体科技有限公司 | 一种sgt mosfet器件及其接触孔的制造方法 |
| CN113035840A (zh) * | 2021-03-12 | 2021-06-25 | 重庆万国半导体科技有限公司 | 一种sgt mosfet器件及其接触孔的制造方法 |
| CN113257674B (zh) * | 2021-04-19 | 2023-03-07 | 深圳基本半导体有限公司 | 一种二极管芯片结构及制作方法 |
| CN113257674A (zh) * | 2021-04-19 | 2021-08-13 | 深圳基本半导体有限公司 | 一种二极管芯片结构及制作方法 |
| CN113675273A (zh) * | 2021-08-20 | 2021-11-19 | 上海华虹宏力半导体制造有限公司 | 具有esd功能的沟槽型功率器件 |
| CN113675092A (zh) * | 2021-08-20 | 2021-11-19 | 上海华虹宏力半导体制造有限公司 | 沟槽型功率器件的制造方法 |
| CN113675273B (zh) * | 2021-08-20 | 2024-02-02 | 上海华虹宏力半导体制造有限公司 | 具有esd功能的沟槽型功率器件 |
| CN113675092B (zh) * | 2021-08-20 | 2024-02-02 | 上海华虹宏力半导体制造有限公司 | 沟槽型功率器件的制造方法 |
| CN113725300A (zh) * | 2021-08-30 | 2021-11-30 | 深圳真茂佳半导体有限公司 | 多源mos管共用栅极的芯片结构及其制造方法 |
| WO2023181460A1 (ja) * | 2022-03-22 | 2023-09-28 | ヌヴォトンテクノロジージャパン株式会社 | 製造方法および半導体装置 |
| JP7323735B1 (ja) * | 2022-03-22 | 2023-08-08 | ヌヴォトンテクノロジージャパン株式会社 | 製造方法および半導体装置 |
| CN116565010A (zh) * | 2023-04-10 | 2023-08-08 | 浙江广芯微电子有限公司 | 一种屏蔽栅沟槽型mos器件的制作方法 |
| CN116525663B (zh) * | 2023-07-05 | 2023-09-12 | 江苏应能微电子股份有限公司 | 具有闸源端夹止结构的沟槽式功率mosfet器件及其制备方法 |
| CN116525663A (zh) * | 2023-07-05 | 2023-08-01 | 江苏应能微电子股份有限公司 | 具有闸源端夹止结构的沟槽式功率mosfet器件及其制备方法 |
| CN116825850A (zh) * | 2023-08-25 | 2023-09-29 | 江苏应能微电子股份有限公司 | 一种集成esd保护器件的分离栅沟槽mos器件及工艺 |
| CN116825850B (zh) * | 2023-08-25 | 2023-11-17 | 江苏应能微电子股份有限公司 | 一种集成esd保护器件的分离栅沟槽mos器件及工艺 |
| CN117878116A (zh) * | 2024-03-12 | 2024-04-12 | 深圳市威兆半导体股份有限公司 | 一种带静电保护结构的mosfet器件及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108389858A (zh) | 集成esd保护二极管的屏蔽栅沟槽mosfet器件及其制造方法 | |
| US9786736B2 (en) | Power semiconductor device | |
| US9362352B2 (en) | Semiconductor device and manufacturing method | |
| US9356132B2 (en) | Integrating Schottky diode into power MOSFET | |
| US5949124A (en) | Edge termination structure | |
| CN103187438B (zh) | 鳍式bjt | |
| KR100442881B1 (ko) | 고전압 종형 디모스 트랜지스터 및 그 제조방법 | |
| CN110459604A (zh) | 屏蔽式沟槽器件 | |
| US9111770B2 (en) | Power semiconductor device and fabrication method thereof | |
| CN111081779B (zh) | 一种屏蔽栅沟槽式mosfet及其制造方法 | |
| CN104465379A (zh) | 半导体器件及形成方法 | |
| CN106024894B (zh) | 沟槽栅功率mosfet结构及其制造方法 | |
| CN102315247B (zh) | 具有沟槽型终端结构的超级结半导体器件 | |
| US20140145290A1 (en) | High-voltage schottky diode and manufacturing method thereof | |
| CN110459539A (zh) | 集成esd保护的屏蔽栅沟槽mosfet及制造方法 | |
| CN113555354B (zh) | 一种集成sbd的沟槽终端结构及其制备方法 | |
| US10141397B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN113921607B (zh) | 一种阶梯沟槽横向绝缘栅双极型晶体管结构及制造方法 | |
| JP2014504017A (ja) | 半導体装置およびそれを製造するための方法 | |
| CN104517855B (zh) | 超级结半导体器件制造方法 | |
| CN106876439B (zh) | 超结器件及其制造方法 | |
| CN106784019A (zh) | 一种Ge基固态等离子体PiN二极管及其制备方法 | |
| CN103545369B (zh) | 功率半导体器件及其制作方法 | |
| CN109360854A (zh) | 一种功率器件终端结构及其制作方法 | |
| CN106558571B (zh) | 一种esd布局结构、电子装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180810 |
|
| RJ01 | Rejection of invention patent application after publication |