CN117878116A - 一种带静电保护结构的mosfet器件及其制备方法 - Google Patents

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Abstract

本申请提供一种带静电保护结构的MOSFET器件及其制备方法，器件包括：衬底具有源极区域以及保护区域，保护区域中设置有第一沟槽，源极区域中设置有第二沟槽，第一沟槽以及第二沟槽位于衬底的同一面；栅氧层设置于第二沟槽的底璧以及侧壁上；栅极多晶硅设置于第二沟槽中，且其的底部以及侧面均与栅氧层接触设置；静电保护结构填充于第一沟槽中，掺杂部位于源极区域且位于未设置有第二沟槽的衬底中；源极金属层设置于栅氧层、栅极多晶硅以及掺杂部上，并延伸至静电保护结构上以与静电保护结构连接，其中，掺杂部、栅氧层以及栅极多晶硅的表面与静电保护结构的表面平齐，通过此设计，以降低源极区域与保护区域之间的台阶差，从而提高器件的性能。

Description

一种带静电保护结构的MOSFET器件及其制备方法
技术领域
本申请涉及半导体技术领域，具体涉及一种带静电保护结构的MOSFET器件及其制备方法。
背景技术
随着金氧半场效晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor, MOSFET）不断向高性能、低功耗、高集成度的方向发展，对可靠性的要求也越来越高。随着器件尺寸不断缩小，静电保护结构（ESD）作为可靠性的一个主要失效机理，所引起的损伤已经成为当前致命威胁，ESD 设计及失效分析也已成为集成电路可靠性研究的最重要课题之一。
在现有技术中，ESD设计是在栅极和源极之间形成一个串联的齐纳二极管组，以实现对栅极和源极之间的ESD防护，但此方式形成的ESD结构，使得栅极和源极之间具有明显的台阶差，而此台阶差的存在，致使器件的制备过程中容易有光刻胶残留和金属引线淀积过薄等风险，致使器件的可靠性降低，进而导致器件的性能不佳。
发明内容
鉴于此，本申请提供一种带静电保护结构的MOSFET器件及其制备方法，以提高器件的性能。
本申请提供一种带静电保护结构的MOSFET器件，包括：
衬底，所述衬底具有源极区域以及设置于所述源极区域一侧的保护区域，所述保护区域中设置有第一沟槽，所述源极区域中设置有与所述第一沟槽间隔设置的第二沟槽，所述第一沟槽以及所述第二沟槽位于所述衬底的同一面；
栅氧层，设置于所述第二沟槽的底璧以及侧壁上；
栅极多晶硅，设置于所述第二沟槽中，且所述栅极多晶硅的底部以及侧面均与所述栅氧层接触设置；
静电保护结构，填充于所述第一沟槽中；
掺杂部，位于所述源极区域且位于未设置有所述第二沟槽的所述衬底中，其中，所述掺杂部、所述栅氧层以及所述栅极多晶硅的表面与所述静电保护结构的表面平齐；
源极金属层，设置于所述栅氧层、所述栅极多晶硅以及所述掺杂部上，并延伸至所述静电保护结构上以与所述静电保护结构连接。
在一些实施例中，所述MOSFET器件还包括钝化层，所述钝化层设置于所述静电保护结构上。
在一些实施例中，所述MOSFET器件还包括垫层，所述静电保护结构设置于所述第一沟槽中，且所述第一沟槽的底璧与所述静电保护结构的底部之间以及所述第一沟槽的侧壁与所述静电保护结构的侧面之间均设置有所述垫层，其中，位于所述第一沟槽的侧壁与所述静电保护结构的侧面之间的所述垫层的表面与所述静电保护结构的表面平齐。
在一些实施例中，所述垫层的材料包括二氧化硅、氮化硅和氮氧化硅中的至少一种。
在一些实施例中，所述MOSFET器件还包括设置于所述静电保护结构、所述栅氧层、所述栅极多晶硅以及所述掺杂部上的介质层，所述源极金属层设置于所述介质层上。
在一些实施例中，所述MOSFET器件还包括背金属层，所述背金属层设置于所述衬底远离所述源极金属层的一侧。
在一些实施例中，所述掺杂部包括体区和掺杂区，所述体区位于所述源极区域且位于未设置有所述第二沟槽的所述衬底中，所述掺杂区设置于所述体区上。
本申请还提供一种带静电保护结构的MOSFET器件的制备方法，用于制备如上所述的带静电保护结构的MOSFET器件，包括：
提供衬底，所述衬底具有源极区域以及设置于所述源极区域一侧的保护区域，所述保护区域中设置有第一沟槽，所述源极区域中设置有与所述第一沟槽间隔设置的第二沟槽，所述第一沟槽以及所述第二沟槽位于所述衬底的同一面；
在所述衬底上依次形成层叠设置的栅氧材料层以及栅极材料层，所述栅氧材料层以及所述栅极材料层填充于所述第一沟槽以及所述第二沟槽中；
去除位于所述第一沟槽中的所述栅氧材料层以及所述栅极材料层；
在所述第一沟槽中设置多晶硅层，并进行第一导体化处理；
去除位于所述源极区域的部分所述栅氧材料层以及所述栅极材料层，分别形成栅氧层以及栅极多晶硅；
对位于所述源极区域且位于未设置有所述第二沟槽的所述衬底进行第二导体化处理，形成体区；
对所述多晶硅层以及所述体区进行第三导体化处理，分别形成静电保护结构以及掺杂区，其中，所述掺杂部、所述栅氧层以及所述栅极多晶硅的表面与所述静电保护结构的表面平齐；
在所述栅氧层、所述栅极多晶硅以及所述掺杂部上形成源极金属层，并延伸至所述保护区域以与所述静电保护结构连接。
在一些实施例中，所述对位于所述源极区域且位于未设置有所述第二沟槽的所述衬底进行第二导体化处理，形成体区之后，所述对所述多晶硅层以及所述体区进行第三导体化处理，分别形成静电保护结构以及掺杂区之前，还包括：
对所述多晶硅层以及所述体区进行第一退火处理。
在一些实施例中，所述对所述多晶硅层以及所述体区进行第三导体化处理，分别形成静电保护结构以及掺杂区之前，所述在所述栅氧层、所述栅极多晶硅以及所述掺杂部上形成源极金属层，并延伸至所述静电保护结构上以与所述静电保护结构连接之前，还包括：
对所述多晶硅层以及所述掺杂区进行第二退火处理。
本申请提供一种带静电保护结构的MOSFET器件及其制备方法，器件包括：衬底具有源极区域以及设置于源极区域一侧的保护区域，保护区域中设置有第一沟槽，源极区域中设置有与第一沟槽间隔设置的第二沟槽，第一沟槽以及第二沟槽位于衬底的同一面；栅氧层设置于第二沟槽的底璧以及侧壁上；栅极多晶硅设置于第二沟槽中，且栅极多晶硅的底部以及侧面均与栅氧层接触设置；静电保护结构填充于第一沟槽中，掺杂部位于源极区域且位于未设置有第二沟槽的衬底中；源极金属层设置于栅氧层、栅极多晶硅以及掺杂部上，并延伸至静电保护结构上以与静电保护结构连接，其中，掺杂部、栅氧层以及栅极多晶硅的表面与静电保护结构的表面平齐，通过此设计，以降低源极区域与保护区域之间的台阶差，从而提高器件的性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请提供的MOSFET器件的截面结构示意图；
图2是本申请提供的MOSFET器件的制备方法的流程示意图；
图3-图8是本申请提供的MOSFET器件的制备方法的流程结构示意图。
附图标记：
10、MOSFET器件；100、衬底；110、保护区域；120、源极区域；130、第一沟槽；140、第二沟槽；200、背金属层；300、栅氧层；301、栅氧材料层；400、栅极多晶硅；401、栅极材料层；500、静电保护结构；510、第一保护部；520、第二保护部；530、多晶硅层；600、掺杂部；610、体区；620、掺杂区；700、源极金属层；800、垫层；801、绝缘层；900、介质层；910、第一接触孔；920、第二接触孔；930、第三接触孔；940、第四接触孔；1000、栅极金属层；1100、钝化层。
具体实施方式
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本申请的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
本申请提供一种带静电保护结构的MOSFET器件，包括：衬底具有源极区域以及设置于源极区域一侧的保护区域，保护区域中设置有第一沟槽，源极区域中设置有与第一沟槽间隔设置的第二沟槽，第一沟槽以及第二沟槽位于衬底的同一面；栅氧层设置于第二沟槽的底璧以及侧壁上；栅极多晶硅设置于第二沟槽中，且栅极多晶硅的底部以及侧面均与栅氧层接触设置；静电保护结构填充于第一沟槽中，掺杂部位于源极区域且位于未设置有第二沟槽的衬底中；源极金属层设置于栅氧层、栅极多晶硅以及掺杂部上，并延伸至静电保护结构上以与静电保护结构连接，其中，掺杂部、栅氧层以及栅极多晶硅的表面与静电保护结构的表面平齐。
在本申请中，通过在保护区域中设置第一沟槽，以使得静电保护结构可以设置在第一沟槽内，并使得掺杂部、栅氧层以及栅极多晶硅的表面与静电保护结构的表面平齐，降低了静电保护结构与掺杂部、栅氧层以及栅极多晶硅的高度差，而因静电保护结构与掺杂部、栅氧层以及栅极多晶硅的高度差降低，使得后续形成在源极区域以及保护区域的膜层结构的台阶差进一步缩小，即降低源极区域与保护区域之间的台阶差，避免台阶处出现光刻胶残留和金属引线沉积过薄的风险，提高了器件的可靠性，进而提高器件的性能。
请参阅图1，图1是本申请提供的MOSFET器件的截面结构示意图。本申请提供一种带静电保护结构500的MOSFET器件10，包括衬底100、栅氧层300、栅极多晶硅400、静电保护结构500、掺杂部600以及源极金属层700。衬底100为硅基底，衬底100具有栅极区域、源极区域120以及设置于栅极区域以及源极区域120之间的保护区域110，保护区域110中设置有第一沟槽130，源极区域120中设置有与第一沟槽130间隔设置的第二沟槽140，第一沟槽130以及第二沟槽140位于衬底100的同一面。第一沟槽130以及第二沟槽140的深度为0.5-2μm。具体的，第一沟槽130以及第二沟槽140的深度可以为0.5μm、0.8μm、1.3μm、1.8μm或2μm等。可选的，第二沟槽140的数量可以为1个、2个、3个或5个等。在本实施例中，第二沟槽140的数量为2个。当第二沟槽140的数量具有多个时，多个第二沟槽140之间间隔设置。栅氧层300设置于第二沟槽140的底璧以及侧壁上，即栅氧层300不完全填充满第二沟槽140，并在第二沟槽140形成凹槽。栅氧层300的厚度为0-1μm。具体的，栅氧层300的厚度可以为0μm、0.3μm、0.6μm、0.8μm或1μm等。栅极多晶硅400设置于第二沟槽140中，且栅极多晶硅400的底部以及侧面均与栅氧层300接触设置，即栅极多晶硅400的底部以及侧面均不与第二沟槽140的底璧以及侧壁接触。静电保护结构500填充于第一沟槽130中，静电保护结构500包括至少一个第一保护部510以及至少两个第二保护部520，第一保护部510与第二保护部520交替设置位于衬底100的保护区域110上，第一保护部510和第二保护部520中的一者为P型多晶硅，第一保护部510和第二保护部520中的另一者为N型多晶硅，P型多晶硅以及N型多晶硅均为重掺杂。第一保护部510与第二保护部520的厚度为0.4-1μm以确保静电保护结构500的静电防护性能，从而保证器件的性能。具体的，第一保护部510与第二保护部520的厚度可以为0.4μm、0.6μm、0.9μm或1μm等。掺杂部600位于源极区域120且位于未设置有第二沟槽140的衬底100中，且掺杂部600与静电保护结构500间隔设置，其中，掺杂部600、栅氧层300以及栅极多晶硅400的表面与静电保护结构500的表面平齐；掺杂部600包括体区610和掺杂区620，体区610位于源极区域120且位于未设置有第二沟槽140的衬底100中，掺杂区620设置于体区610上；第二沟槽140的数量为1时，掺杂区620位于第二沟槽140远离静电保护结构500的一侧，第二沟槽140的数量为多个时，掺杂区620位于靠近静电保护结构500的第二沟槽140远离静电保护结构500的一侧；掺杂区620为P型多晶硅或N型多晶硅。源极金属层700设置于栅氧层300、栅极多晶硅400以及掺杂部600上，并延伸至静电保护结构500上以与静电保护结构500连接。
在一实施例中，MOSFET器件10还包括垫层800，静电保护结构500设置于第一沟槽130中，且第一沟槽130的底璧与静电保护结构500的底部之间以及第一沟槽130的侧壁与静电保护结构500的侧面之间均设置有垫层800，即静电保护结构500与体区610之间通过垫层800隔离设置，其中，位于第一沟槽130的侧壁与静电保护结构500的侧面之间的垫层800的表面与静电保护结构500的表面平齐。
在一实施例中，垫层800的材料包括二氧化硅、氮化硅和氮氧化硅中的至少一种。
在一实施例中，MOSFET器件10还包括设置于静电保护结构500、栅氧层300、栅极多晶硅400以及掺杂部600上的介质层900，源极金属层700设置于介质层900上，介质层900上具有第一接触孔910、第二接触孔920、第三接触孔930以及第四接触孔940；第一接触孔910贯穿位于保护区域110的介质层900以及静电保护结构500，以暴露静电保护结构500的一端；第二接触孔920贯穿位于保护区域110的介质层900以及静电保护结构500，以暴露静电保护结构500的另一端；第三接触孔930贯穿位于源极区域120的介质层900以及体区610，以暴露体区610，第三接触孔930位于第一沟槽130与第二沟槽140之间；第四接触孔940贯穿位于源极区域120的介质层900、体区610以及掺杂区620中，以暴露体区610，第四接触孔940位于第二沟槽140远离静电保护结构500的一侧和位于相邻的第二沟槽140之间。
在一实施例中，MOSFET器件10还包括背金属层200、栅极金属层1000以及钝化层1100，背金属层200设置于衬底100远离源极金属层700的一侧，栅极金属层1000设置于位于栅极区域的介质层900上，源极金属层700设置于位于源极区域120的介质层900上，源极金属层700与栅极金属层1000之间设置有钝化层1100，其中，栅极金属层1000延伸入第一接触孔910，以与静电保护结构500中的一端连接；源极金属层700延伸入第二接触孔920中以与静电保护结构500的另一端连接，并延伸入第三接触孔930以及第四接触孔940中以与体区610连接。
在本申请中，通过在保护区域110中设置第一沟槽130，以使得静电保护结构500可以设置在第一沟槽130内，并使得掺杂部600、栅氧层300以及栅极多晶硅400的表面与静电保护结构500的表面平齐，降低了静电保护结构500与掺杂部600、栅氧层300以及栅极多晶硅400的高度差，而因静电保护结构500与掺杂部600、栅氧层300以及栅极多晶硅400的高度差降低，使得后续形成在源极区域120以及保护区域110的膜层结构的台阶差进一步缩小，即降低源极区域120与保护区域110之间的台阶差，避免台阶处出现光刻胶残留和金属引线沉积过薄的风险，提高了器件的可靠性，进而提高器件的性能。
请参阅图2-图8，图2是本申请提供的MOSFET器件10的制备方法的流程示意图，图3-图8是本申请提供的MOSFET器件10的制备方法的流程结构示意图。本申请还提供一种带静电保护结构500的MOSFET器件10的制备方法，用于制备本申请提供的带静电保护结构500的MOSFET器件10，包括：
S11、提供衬底，衬底具有源极区域以及设置于源极区域一侧的保护区域，保护区域中设置有第一沟槽，源极区域中设置有与第一沟槽间隔设置的第二沟槽，第一沟槽以及第二沟槽位于衬底的同一面。
具体的，提供衬底100，衬底100具有源极区域120以及设置于源极区域120一侧的保护区域110，在衬底100表面使用薄膜工艺沉积二氧化硅或者氮化硅，作为刻蚀硬掩模；然后，使用光刻工艺曝光出第一沟槽130以及第二沟槽140的图形；使用干法刻蚀工艺刻蚀出第一沟槽130以及第二沟槽140，去除硬掩模，即保护区域110与源极区域120同时形成沟槽。
S12、在衬底上依次形成层叠设置的栅氧材料层以及栅极材料层，栅氧材料层以及栅极材料层填充于第一沟槽以及第二沟槽中。
具体的，在衬底100上使用扩散工艺生长栅氧材料层301；然后，在栅氧材料层301上使用薄膜工艺沉积栅极材料层401，此时，第一沟槽130以及第二沟槽140中均填充有栅氧材料层301以及栅极材料层401，栅极材料层401的材料包括多晶硅。
S13、去除位于第一沟槽中的栅氧材料层以及栅极材料层。
利用静电保护结构500光掩模版刻蚀出保护区域110，并刻蚀掉第一沟槽130内的栅极材料层401以及栅极材料层401；去除静电保护结构500光掩模版。
在另一实施例中，利用静电保护结构500光掩模版刻蚀出保护区域110，并刻蚀掉第一沟槽130内的栅极材料层401。
在一实施例中，在步骤S13之后，还包括，使用薄膜工艺沉积厚绝缘层801，作为栅极材料层401的垫层800。
S14、在第一沟槽中设置多晶硅层，并进行第一导体化处理。
具体的，使用薄膜工艺沉积多晶硅层530，多晶硅层530的材料为无掺杂多晶硅；然后，对多晶硅层530进行离子掺杂，以使得多晶硅层530导体化。
S15、去除位于源极区域的部分栅氧材料层以及栅极材料层，分别形成栅氧层以及栅极多晶硅。
利用多晶硅光掩模版先刻蚀位于源极区域120的多晶硅层530，再刻蚀垫层800、部分栅极材料层401以及部分栅氧材料层301。
S16、对位于源极区域且位于未设置有第二沟槽的衬底进行第二导体化处理，形成体区。
具体的，对位于源极区域120的衬底100进行施行体区610掺杂离子注入；去除多晶硅光掩模版。
在一实施例中，在步骤S16之后，还包括：对多晶硅层530以及体区610进行第一退火处理。第一退火处理的退火温度为700-1150℃。具体的，第一退火处理的退火温度可以为700℃、800℃、900℃、1000℃或1150℃等，以使得体区610的离子注入完全，并修复体区610中的损伤，从而保证了器件的性能。
S17、对多晶硅层以及体区进行第三导体化处理，分别形成静电保护结构以及掺杂区，其中，掺杂部、栅氧层以及栅极多晶硅的表面与静电保护结构的表面平齐。
具体的，利用源极区域120光刻板对多晶硅层530以及体区610进行掺杂离子注入和退火，多晶硅层530形成静电保护结构500，部分体区610形成出掺杂区620，形成的掺杂部600、栅氧层300以及栅极多晶硅400的表面与形成的静电保护结构500的表面平齐。对多晶硅层530以及体区610进行退火的温度为700-1100℃。具体的，对多晶硅层530以及体区610进行退火的温度可以为700℃、900℃、1000℃、1050℃或1100℃等，以使得对多晶硅层530以及体区610的离子注入完全，并修复多晶硅层530以及体区610中的损伤，从而确保静电保护结构500的静电防护性能以及体区的性能，从而保证了器件的性能。
S18、在栅氧层、栅极多晶硅以及掺杂部上形成源极金属层，并延伸至静电保护结构上以与静电保护结构连接。
具体的，在静电保护结构500、栅氧层300、栅极多晶硅400以及掺杂部600上形成介质层900；然后，在介质层900上形成间隔设置的栅极金属层1000以及源极金属层700，栅极金属层1000设置于栅极区域，并延伸至保护区域110以与静电保护结构500的一端连接，源极金属层700位于栅氧层300、栅极多晶硅400以及掺杂部600上的介质层900上形成并延伸至保护区域110以与静电保护结构500的另一端连接；然后，在栅极金属层1000与源极金属层700之间形成钝化层1100；然后，在衬底100背离钝化层1100的一面形成背金属层200。
在本申请中，采用本申请提供的制备方法制备的器件，因在保护区域110中设置第一沟槽130，以使得静电保护结构500可以设置在第一沟槽130内，并使得掺杂部600、栅氧层300以及栅极多晶硅400的表面与静电保护结构500的表面平齐，降低了静电保护结构500与掺杂部600、栅氧层300以及栅极多晶硅400的高度差，而因静电保护结构500与掺杂部600、栅氧层300以及栅极多晶硅400的高度差降低，使得后续形成在源极区域120以及保护区域110的膜层结构的台阶差进一步缩小，即降低源极区域120与保护区域110之间的台阶差，避免台阶处出现光刻胶残留和金属引线沉积过薄的风险，提高了器件的可靠性，进而提高器件的性能。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种带静电保护结构的MOSFET器件，其特征在于，包括：
衬底，所述衬底具有源极区域以及设置于所述源极区域一侧的保护区域，所述保护区域中设置有第一沟槽，所述源极区域中设置有与所述第一沟槽间隔设置的第二沟槽，所述第一沟槽以及所述第二沟槽位于所述衬底的同一面；
栅氧层，设置于所述第二沟槽的底璧以及侧壁上；
栅极多晶硅，设置于所述第二沟槽中，且所述栅极多晶硅的底部以及侧面均与所述栅氧层接触设置；
静电保护结构，填充于所述第一沟槽中；
掺杂部，位于所述源极区域且位于未设置有所述第二沟槽的所述衬底中，其中，所述掺杂部、所述栅氧层以及所述栅极多晶硅的表面与所述静电保护结构的表面平齐；
源极金属层，设置于所述栅氧层、所述栅极多晶硅以及所述掺杂部上，并延伸至所述静电保护结构上以与所述静电保护结构连接。
2.根据权利要求1所述的带静电保护结构的MOSFET器件，其特征在于，所述MOSFET器件还包括钝化层，所述钝化层设置于所述静电保护结构上。
3.根据权利要求1所述的带静电保护结构的MOSFET器件，其特征在于，所述MOSFET器件还包括垫层，所述静电保护结构设置于所述第一沟槽中，且所述第一沟槽的底璧与所述静电保护结构的底部之间以及所述第一沟槽的侧壁与所述静电保护结构的侧面之间均设置有所述垫层，其中，位于所述第一沟槽的侧壁与所述静电保护结构的侧面之间的所述垫层的表面与所述静电保护结构的表面平齐。
4.根据权利要求3所述的带静电保护结构的MOSFET器件，其特征在于，所述垫层的材料包括二氧化硅、氮化硅和氮氧化硅中的至少一种。
5.根据权利要求1所述的带静电保护结构的MOSFET器件，其特征在于，所述MOSFET器件还包括设置于所述静电保护结构、所述栅氧层、所述栅极多晶硅以及所述掺杂部上的介质层，所述源极金属层设置于所述介质层上。
6.根据权利要求1所述的带静电保护结构的MOSFET器件，其特征在于，所述MOSFET器件还包括背金属层，所述背金属层设置于所述衬底远离所述源极金属层的一侧。
7.根据权利要求1所述的带静电保护结构的MOSFET器件，其特征在于，所述掺杂部包括体区和掺杂区，所述体区位于所述源极区域且位于未设置有所述第二沟槽的所述衬底中，所述掺杂区设置于所述体区上。
8.一种带静电保护结构的MOSFET器件的制备方法，用于制备如权利要求1-7任一项所述的带静电保护结构的MOSFET器件，其特征在于，包括：
提供衬底，所述衬底具有源极区域以及设置于所述源极区域一侧的保护区域，所述保护区域中设置有第一沟槽，所述源极区域中设置有与所述第一沟槽间隔设置的第二沟槽，所述第一沟槽以及所述第二沟槽位于所述衬底的同一面；
在所述衬底上依次形成层叠设置的栅氧材料层以及栅极材料层，所述栅氧材料层以及所述栅极材料层填充于所述第一沟槽以及所述第二沟槽中；
去除位于所述第一沟槽中的所述栅氧材料层以及所述栅极材料层；
在所述第一沟槽中设置多晶硅层，并进行第一导体化处理；
去除位于所述源极区域的部分所述栅氧材料层以及所述栅极材料层，分别形成栅氧层以及栅极多晶硅；
对位于所述源极区域且位于未设置有所述第二沟槽的所述衬底进行第二导体化处理，形成体区；
对所述多晶硅层以及所述体区进行第三导体化处理，分别形成静电保护结构以及掺杂区，其中，所述掺杂部、所述栅氧层以及所述栅极多晶硅的表面与所述静电保护结构的表面平齐；
在所述栅氧层、所述栅极多晶硅以及所述掺杂部上形成源极金属层，并延伸至所述保护区域以与所述静电保护结构连接。
9.根据权利要求8所述的带静电保护结构的MOSFET器件的制备方法，其特征在于，所述对位于所述源极区域且位于未设置有所述第二沟槽的所述衬底进行第二导体化处理，形成体区之后，所述对所述多晶硅层以及所述体区进行第三导体化处理，分别形成静电保护结构以及掺杂区之前，还包括：
对所述多晶硅层以及所述体区进行第一退火处理。
10.根据权利要求8所述的带静电保护结构的MOSFET器件的制备方法，其特征在于，所述对所述多晶硅层以及所述体区进行第三导体化处理，分别形成静电保护结构以及掺杂区之前，所述在所述栅氧层、所述栅极多晶硅以及所述掺杂部上形成源极金属层，并延伸至所述静电保护结构上以与所述静电保护结构连接之前，还包括：
对所述多晶硅层以及所述掺杂区进行第二退火处理。
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