CN113675092B - 沟槽型功率器件的制造方法 - Google Patents

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Abstract

本发明提供了一种沟槽型功率器件的制造方法，提供一衬底；于衬底中同时形成第一沟槽及第二沟槽，第一沟槽位于ESD保护区，第二沟槽位于器件有源区；依次形成第一介质层及第一导电层，并于第二沟槽中形成栅极导电层；依次形成第二介质层及第二导电层，第二导电层覆盖第二介质层，并填充第一沟槽；以部分器件有源区为掩模，于第一沟槽中执行离子注入，形成ESD保护单元，ESD保护单元的顶面与衬底表面的高度差在预设范围之内。通过在ESD保护区及器件有源区同时形成相应的沟槽，以及利用器件有源区为掩模进行离子注入，可将优化制造过程，降低成本，还可利用ESD保护单元设置于第一沟槽内，消除ESD保护单元的台阶问题，有利于后续的制程工艺的良率提升。

Description

沟槽型功率器件的制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种沟槽型功率器件的制造方法。
背景技术
静电放电(Electrostatic Discharge，ESD)是集成电路器件在制造、生产、组装、测试及运送等过程中的常见现象。静电放电时会在短时间内产生的大电流，对集成电路产生致命的损伤，是集成电路生产应用中造成失效的重要问题。
尤其是沟槽型功率器件的栅氧层较薄，且应用于大功率场景的特点，决定了其为静电敏感型器件。业内通常采用增设的ESD保护单元以改善沟槽型功率器件的ESD保护效果。
由于ESD保护单元的结构和器件单元的结构差异较大，且形成于不同的结构上，例如ESD保护单元形成于衬底的表面，而器件单元则形成于衬底中，从而导致ESD保护单元与器件单元的形成过程在工艺制程上不兼容，部分工艺制程显得较为冗余，不利于制造成本的降低。
发明内容
本发明的目的在于提供一种沟槽型功率器件的制造方法，以优化沟槽型功率器件的制造方法并降低制造成本。
为解决上述技术问题，本发明提供一种沟槽型功率器件的制造方法，包括：提供一衬底，所述衬底具有ESD保护区及器件有源区；于所述衬底中同时形成第一沟槽及第二沟槽，所述第一沟槽位于所述ESD保护区，所述第二沟槽位于所述器件有源区；依次形成第一介质层及第一导电层，并回蚀刻所述第一导电层，所述第一介质层覆盖所述第一沟槽及所述器件有源区的的表面，所述第一导电层部分填充所述第一沟槽，并于所述第二沟槽中形成栅极导电层；依次形成第二介质层及第二导电层，所述第二介质层覆盖所述第一沟槽及所述器件有源区的表面，且所述第二导电层覆盖所述第二介质层，并填充所述第一沟槽；以及，以部分所述器件有源区的为掩模，于所述第一沟槽中执行离子注入及回蚀刻部分所述第二导电层，形成ESD保护单元，所述ESD保护单元的顶面与所述衬底表面的高度差在预设范围之内。
可选的，所述功率器件为N型沟槽型DMOS器件。
可选的，所述沟槽型DMOS器件还具有栅极焊盘区，所述栅极焊盘区位于所述ESD保护区内，所述第一沟槽环绕所述栅极焊盘区设置。
可选的，所述第一导电层及所述第二导电层的材质均为多晶硅。
可选的，所述第一沟槽的开口宽度大于所述第二沟槽的开口宽度。
可选的，所述ESD保护单元为NPN或NPNPN型的结构，连接于所述沟槽型功率器件的栅极和源极之间，用于ESD保护，其中，PN结串联的个数取决于ESD保护的击穿电压需求。
可选的，形成所述ESD保护单元的方法包括：以位于所述器件有源区上第二导电层为掩模，于所述第一沟槽中执行P型离子注入，形成P区；以位于所述衬底表面的第二介质层为研磨停止层对所述第二导电层执行CMP，于所述第一沟槽执行P型离子注入，形成P+区，所述P+区相接于所述P区的下方；以及，执行N型离子注入，形成至少两个N+区，所述N+区位于所述P区的顶部，以形成所述ESD保护单元。
可选的，沟槽型功率器件还包括层间介质层以及金属互连层，所述层间介质层覆盖所述衬底的表面，所述金属互连层位于所述层间介质层上，并连接所述ESD保护单元与所述器件单元。
可选的，所述层间介质层的材质为BPSG。
可选的，所述第一介质层和所述第二介质层均为氧化硅。
综上所述，本发明提供的沟槽型功率器件的制造方法具有如下有益效果：
1)通过在ESD保护区及器件有源区同时形成相应的沟槽，可减少单独定义ESD保护区的光罩步骤，可将优化制造过程，降低成本；
2)以器件有源区为掩模进行离子注入，可减少现有工艺中形成ESD保护单元所需的部分光罩步骤，优化制造过程，降低成本；
3)将ESD保护单元设置于第一沟槽内，使ESD保护单元的顶面与衬底表面的高度差在预设范围之内，减小或消除ESD保护单元与衬底表面的台阶问题，有利于后续的制程工艺的良率提升。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：
图1a～图8为本实施提供的沟槽型功率器件的制造方法相应步骤对应的结构示意图；
图9是本申请实施例提供的沟槽型功率器件的制造方法的流程图。
附图中：
10-衬底；10a-ESD保护区；10b-器件有源区；10c-栅极焊盘区；11-第一沟槽；12-第二沟槽；
21-第一介质层；22-第一导电层；
31-第二介质层；32-第二导电层；
41-P+区；42-P区；43-N+区；
50-层间介质层；60-金属层。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
本发明提供了一种沟槽型功率器件的制造方法，以优化沟槽型功率器件的制造方法并降低制造成本。
图9是本申请实施例提供的沟槽型功率器件的制造方法的流程图。
如图9所示，本实施例提供的一种沟槽型功率器件的制造方法，包括：
S01：提供一衬底，所述衬底具有ESD保护区及器件有源区；
S02：于所述衬底中同时形成第一沟槽及第二沟槽，所述第一沟槽位于所述ESD保护区，所述第二沟槽位于所述器件有源区；
S03：依次形成第一介质层及第一导电层，并回蚀刻所述第一导电层，所述第一介质层覆盖所述第一沟槽和所述第二沟槽的内壁及所述衬底的表面，所述第一导电层顺形地覆盖所述第一介质层，并于所述第二沟槽中形成栅极导电层；
S04：依次形成第二介质层及第二导电层，所述第二介质层覆盖所述第一沟槽及所述器件有源区的表面，且所述第二导电层覆盖所述第二介质层，并填充所述第一沟槽；
S05：以部分所述器件有源区上的第二导电层为掩模，于所述第一沟槽中执行离子注入及回蚀刻部分所述第二导电层，形成ESD保护单元，所述ESD保护单元的顶面与所述衬底表面的高度差在预设范围之内；其中，所述ESD保护单元为NPN型结构，连接于所述沟槽型功率器件的栅极和源极之间，形成所述ESD保护单元的方法包括：以位于所述器件有源区上第二导电层为掩模，于所述第一沟槽中执行P型离子注入，形成P区；以位于所述衬底表面的第二介质层为研磨停止层对所述第二导电层执行CMP，于所述第一沟槽执行P型离子注入，形成P+区，所述P+区相接于所述P区的下方；以及，执行N型离子注入，形成至少两个N+区，所述N+区位于所述P区的顶部，以形成所述ESD保护单元。
图1a～图8为本实施提供的沟槽型功率器件的制造方法相应步骤对应的结构示意图，接下来，将结合图1a～图8对沟槽型功率器件的制造方法进行详细说明。
首先，请参照图1a及1b，执行步骤S01，提供一衬底10，衬底10具有ESD保护区10a及器件有源区10b。
在本实施例中，沟槽型功率器件为沟槽型DMOS器件，例如沟槽型LDMOS器件或沟槽型VDMOS器件，在本申请的其他具体实施例中，还可以其他沟槽型功率器件，例如晶闸管(SCR)、IGBT、IGCT、GTO等。
具体的，衬底10可以为硅基半导体或绝缘体上硅(SOI)衬底，本申请实施例中衬底10以硅基半导体为例加以说明。衬底10表面中形成有外延层(图1中未示出)，第一沟槽11及第二沟槽12均形成与外延层中。以本实施例中的N型沟槽型DMOS器件为例，衬底10和外延层的掺杂类型均是N型，且衬底10的掺杂浓度高于外延层的掺杂浓度。
请继续参照图1a，本实施例中的沟槽型DMOS器件还具有栅极焊盘区10c，栅极焊盘区10c位于ESD保护区内10a。应理解，栅极焊盘区10c内后续将形成栅极焊盘，用于引出栅极作为控制终端，栅极可形成于器件有源区10b中并利用金属互连线引出至栅极焊盘区10c，但栅极焊盘并未直接与衬底10接触，而是位于衬底10的上方并向衬底10投影于ESD保护区10a内。
请参照图2a及图2b，执行步骤S02，于衬底10中同时形成第一沟槽11及第二沟槽12，第一沟槽11位于ESD保护区10a，第二沟槽12位于器件有源区10b。
其中，为便于调节后续工艺在第一沟槽11中所形成的ESD保护单元的击穿电压，以形成多个ESD保护结构，可使第一沟槽11的开口宽度相对较大，例如大于第二沟槽12的开口宽度。与此同时，ESD保护区10a中第一沟槽11的数量也可不做限定，即可形成多个串联的ESD保护单元，多个ESD保护单元通过串联以形成更高击穿保护电压。
请继续参照图2a的版图示意图，第一沟槽11于ESD保护区10a内环绕栅极焊盘区10c的外围设置，形成一个包围栅极焊盘区10c的环状结构。当然环状设置，仅是为了提高ESD保护的效果，其他布局形状的第一沟槽也是可行的。
在本实施例中，将ESD保护单元形成于第一沟槽11中，由此即可将形成ESD保护单元的部分制程工艺整合到器件有源区的相关制程工艺中，从而达到优化工艺，缩减制程，降低成本的效果。
请参照图3，执行步骤S03，依次形成第一介质层21及第一导电层22，并回蚀刻第一导电层22，第一介质层21覆盖第一沟槽11和第二沟槽12的内壁及衬底10的表面，第一导电层22顺形地覆盖第一介质层21，并于第二沟槽12中形成栅极导电层。
具体的，在形成第一介质层21之前，还可通过热氧化工艺于第一沟槽11和第二沟槽12的内壁及衬底10的表面形成一层较为致密的氧化层，以提高隔离效果。第一介质层21可为任意合适的介质层材料，在本实施例中为TEOS层，例如可采用LPCVD形成。接着，形成第一导电层22，第一导电层22的材料例如为多晶硅，填充第一沟槽11及第二沟槽12，并延伸覆盖至衬底10表面之上，然后，回蚀刻第一导电层22，使得位于第二沟槽中12的第一导电层22的高度与衬底10的表面基本齐平或者略低于衬底10表面，以于第二沟槽12中形成栅极导电层。应理解，由于第一沟槽11的开口宽度大于第二沟槽12中的开口宽度，位于衬底10表面的第一导电层的去除速度较快，即第二沟槽中的第一导电层22与衬底10表面基本齐平时，第一沟槽11中的第一导电层22仅剩余小部分。
请参照图4，执行步骤S04，依次形成第二介质层31及第二导电层32，第二介质层31覆盖第一沟槽11和第二沟槽12的内壁及衬底10的表面，且第二导电层32覆盖第二介质层31，并填充第一沟槽11。
具体的，形成第二介质层311，第二介质层311例如为TEOS层以形成氧化硅层，覆盖第一沟槽1和第二沟槽12的内壁及衬底10的表面，并覆盖第一沟槽11及第二沟槽11中的第一导电层22。再形成第二导电层32，覆盖第二介质层31上，包括位于衬底10及第二沟槽12上的第二介质层31，并填充第一沟槽11。应理解，当填充于第一沟槽11中的第二导电层32略微高于与衬底10表面时，覆盖于衬底10表面的第二导电层32高于第一沟槽11中的第二导电层32。
接着，执行步骤S05，以部分器件有源区10b上的第二导电层32为掩模，于第一沟槽11中执行离子注入及回蚀刻部分第二导电层32，形成ESD保护单元，ESD保护单元的顶面与衬底10表面的高度差在预设范围之内。
其中，ESD保护单元可以为任意合适的具有ESD保护功能的结构或单元，例如分压电阻、二极管、MOS之类等。应理解，形成第二导电层32的材质以及后续离子注入的次数及工艺，需和所形成的ESD保护单元相匹配。在本实施例中，ESD保护单元为NPN或NPNPN型的结构，连接于沟槽型功率器件的栅极和源极之间，用于ESD保护，其中，PN结串联的个数取决于ESD保护的击穿电压需求。
具体的，请参照图5，以位于器件有源区10b上的第二导电层32为掩模，于第一沟槽中11执行P型离子注入，形成P区42。其中，在P区42的形成过程中，覆盖于衬底10表面并位于第二导电层32之下的第二介质层31，可作为离子注入阻挡层以进一步提高掩模的阻挡效果。利用器件有源区10b上的第二导电层32及第二介质层31作为离子注入的掩模，可减少额外的掩模的形成及去除工艺(光罩步骤)，优化制造过程，降低成本，并具有较佳的实际效果。
请参照图6，以位于衬底10表面的第二介质层31为研磨停止层对第二导电层32执行CMP，并于第一沟槽11中执行P型离子注入，形成P+区41，P+区41相接于P区42并位于P区42的下方。具体的，P+区41的掺杂浓度高于P区42的掺杂浓度，P+区41的结深深于P区42，并与P区42相接，以加强ESD保护单元中P区的掺杂浓度，提高ESD保护单元的抗压能力。
请参照图7，执行N型离子注入，形成至少两个N+区43，N+区43位于P区42的顶部，形成ESD保护单元。
上述CMP工艺可去除衬底表面上的第二导电层32，并使得位于第一沟槽11中的第二导电层32与衬底10表面的高度差在预设范围之内，减小或消除ESD保护单元与衬底表面的台阶问题，有利于后续的制程工艺的良率提升。在执行N型离子注入时，当形成有多于三个的间隔设置的N+区43时，位于两端的N+区43用于ESD保护单元的电极引出，从而形成NPNPN型的结构，以提高ESD单元保护的击穿电压，其中，PN结串联的个数取决于ESD保护的击穿电压需求。
特别的，在上述所形成的ESD保护单元中，采用对称的结构，连接于沟槽型功率器件的栅极和源极之间，可同时形成对正向ESD脉冲或负向正向ESD脉冲对称的泄放通路，进而对双向脉冲进行ESD保护。而且，ESD保护单元的对称结构，还可补偿ESD保护单元的温漂，提高ESD保护单元的热稳定性。
接着，请参照图8，在衬底10表面依次形成层间介质层50及对应的金属互连层60。具体的，层间介质层50覆盖衬底10的表面，金属互连层60位于层间介质层50上，并连接对应的单元。其中，层间介质层50可为BPSG材料，金属互连层60可为任意合适的导电材料，例如钨、铝、铜、钴等。
在本实施例中，ESD保护单元形成于第一沟槽11中，栅极形成于第二沟槽12中，可使得ESD保护单元与衬底10表面的高度差在预设范围之内，由此，则可使得位于其上的层间介质层50的高度差在预设范围之内，有利于金属互连层60的形成以及后续相关工艺的执行。不难理解，若ESD保护区10a与器件有源区10b的高度差超出预设范围，即在交接处形成一明显的斜坡，将导致例如在斜坡处或较高处通过旋转涂布方式形成光刻胶层时不均匀从而导致该厚度不均匀的光刻胶层所传递的图案变形等相关问题。
当然，本实施例所举例的DMOS的制造方法还包括其中的源漏结构的形成、栅极的形成等，在本申请其他实施例中也还包括其他相应的工艺步骤，但上述步骤的形成采用本领域常用的方法形成，在此不再赘述。
综上所述，本发明提供的沟槽型功率器件的制造方法具有如下有益效果：
1)通过在ESD保护区及器件有源区同时形成相应的沟槽，可减少单独定义ESD保护区的光罩步骤，可将优化制造过程，降低成本；
2)以器件有源区为掩模进行离子注入，可减少现有工艺中形成ESD保护单元所需的部分光罩步骤，优化制造过程，降低成本；
3)将ESD保护单元设置于第一沟槽内，使ESD保护单元的顶面与衬底表面的高度差在预设范围之内，减小或消除ESD保护单元与衬底表面的台阶问题，有利于后续的制程工艺的良率提升。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (8)

1.一种沟槽型功率器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底具有ESD保护区及器件有源区；
于所述衬底中同时形成第一沟槽及第二沟槽，所述第一沟槽位于所述ESD保护区，所述第二沟槽位于所述器件有源区；
依次形成第一介质层及第一导电层，并回蚀刻所述第一导电层，所述第一介质层覆盖所述第一沟槽和所述第二沟槽的内壁及所述衬底的表面，所述第一导电层部分填充所述第一沟槽，并于所述第二沟槽中形成栅极导电层；
依次形成第二介质层及第二导电层，所述第二介质层覆盖所述第一沟槽及所述器件有源区的表面，且所述第二导电层覆盖所述第二介质层，并填充所述第一沟槽；以及，
以部分所述器件有源区的上的第二导电层为掩模，于所述第一沟槽中执行离子注入及回蚀刻部分所述第二导电层，形成ESD保护单元，所述ESD保护单元的顶面与所述衬底表面的高度差在预设范围之内；
其中，所述ESD保护单元为NPN型结构，连接于所述沟槽型功率器件的栅极和源极之间，形成所述ESD保护单元的方法包括：以位于所述器件有源区上第二导电层为掩模，于所述第一沟槽中执行P型离子注入，形成P区；以位于所述衬底表面的第二介质层为研磨停止层对所述第二导电层执行CMP，于所述第一沟槽执行P型离子注入，形成P+区，所述P+区相接于所述P区的下方；以及，执行N型离子注入，形成至少两个N+区，所述N+区位于所述P区的顶部，以形成所述ESD保护单元。
2.根据权利要求1所述的沟槽型功率器件的制造方法，其特征在于，所述功率器件为N型沟槽型DMOS器件。
3.根据权利要求2所述的沟槽型功率器件的制造方法，其特征在于，所述沟槽型DMOS器件还具有栅极焊盘区，所述栅极焊盘区位于所述ESD保护区内，所述第一沟槽环绕所述栅极焊盘区设置。
4.根据权利要求1所述的沟槽型功率器件的制造方法，其特征在于，所述第一导电层及所述第二导电层的材质均为多晶硅。
5.根据权利要求1所述的沟槽型功率器件的制造方法，其特征在于，所述第一沟槽的开口宽度大于所述第二沟槽的开口宽度。
6.根据权利要求1所述的沟槽型功率器件的制造方法，其特征在于，沟槽型功率器件还包括层间介质层以及金属互连层，所述层间介质层覆盖所述衬底的表面，所述金属互连层位于所述层间介质层上，并连接所述ESD保护单元与所述沟槽型功率器件的器件单元。
7.根据权利要求6所述的沟槽型功率器件的制造方法，其特征在于，所述层间介质层的材质为BPSG。
8.根据权利要求1至7任一项中所述的沟槽型功率器件的制造方法，其特征在于，所述第一介质层和所述第二介质层均为氧化硅。
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