JP4326762B2 - 横型トレンチ構造を有するショットキー・バリア・ダイオード及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電流経路が横型で、かつ、トレンチ構造を有する新規なショットキー・バリア・ダイオード（以下、ＳＢＤと略記する。）に関し、特に従来の縦型ＳＢＤ、あるいは集積化が可能な誘電体分離構造のＳＢＤに比べて耐圧設計に優れ、かつ、素子面積効率にも優れた特徴を有し、さらに、フリップ・チップ搭載が可能なＳＢＤに係るものである。
【０００２】
【従来の技術】
図３４は、従来周知の縦型ＳＢＤの概略構造を示すものである。
図において、１はＮ↑＋シリコン基板、２はｎ↑−エピタキシャル層、３はｎ↑−エピタキシャル層２内に形成されたＰ型ガードリング、４はｎ↑−エピタキシャル層２の外周に形成されたチャネルストッパ層、５はバリアメタル、６はアノード電極（Ａ）、７はカソード電極（Ｋ）、８はＳｉＯ２膜等から成る絶縁膜である。
上記の構造のＳＢＤにおいて、例えば逆耐圧定格電圧（ＶＲ）が、ＶＲ＝３０Ｖ保障のＳＢＤであれば、ｎ↑−エピタキシャル層２の厚さをＷｅｐｉで示すと、Ｗｅｐｉ＝３μｍ程度が必要とされることが良く知られている。つまり、およその目安として、このような縦型構造のＳＢＤにあっては、ＶＲ＝１００Ｖに対して、略Ｗｅｐｉ＝１０μｍ（１０μｍ／１００Ｖ）のｎ↑−エピタキシャル層２の厚さを確保することが通常必要となる。
【０００３】
また、図中のＷ１に相当する部分は、耐圧維持領域として確保されるもので、Ｗ１≧５０〜１００μｍが、例え低耐圧のデバイスであっても確保されるのが一般的である。
さらに、図中のＷ２は、素子分離のための領域であり、これは如何なるデバイスであってもウェーハからチップに分割する際に不可欠な幅であり、これも通常、片側でＷ２≧５０μｍ程度確保しなければならないことが良く知られている。
【０００４】
したがって、残りのチップ中央部のみが、いわゆるデバイスの活性領域として利用可能となる領域であり、チップサイズが例えば１ｍｍ□程度に小さくなると、その利用効率は、せいぜい６割程度ということも略常識となっている。
そこで、最終的に確保されたデバイスの活性領域の面積をＳａｃｔとすると、このＳａｃｔ中に、電流密度としてＪ≒１５０〜２００Ａ／ｃｍ↑２の順方向電流が通電される。一方、逆方向の阻止モードにおいては、図示のような空乏層９がｎ↑−エピタキシャル層２中に広がり、アノード電極６−カソード電極７間に印加された逆電圧に対して、素子の内部に形成されたコンデンサ効果、すなわち、空乏層９により逆電圧が阻止される。
【０００５】
次に、図３５に従来の誘電体分離構造の集積化ＳＢＤを示す。
この構造の集積化ＳＢＤは、Ｐ↑−／Ｎ↑−型Ｓｉ基板１０中への漏れ電流が極めて少なくなる。誘電体分離用ＳｉＯ２膜１１が各単位素子１２Ａ，１２Ｂを取り囲んでいるためである。
したがって、高温時の運転においても低漏れ電流特性となるため、デバイスの使用温度の上限を高めるとか、各素子同士相互に影響し合うラッチ・アップ現象のような不都合が発生することがない等の理由で、最近好んで実用化されている構造である。
【０００６】
しかしながら、上記の構造にも次のような欠点がある。
▲１▼基板を準備するまでの工程が長いこと。したがって、どうしても高コストとなってしまうことがまず挙げられる。
図中、左側のアノード電極Ａ１及びカソード電極Ｋ１を有する単位素子１２Ａに着目すると、逆電圧モードにおける空乏層１３は、概ね図示のようにｎ↑−層中に広がる。これを注意深く観察すると、図３４に示した縦型ＳＢＤの空乏層９の広がり方と本質的に変わらないことが分かる。
すなわち、ＳＢＤ界面、あるいはガードリング３のＰＮ接合を最大電界として、空乏層９はＰＮ接合がある場合、低濃度側のｎ↑−側に単に、界面からの距離に比例して電界を下げつつ広がっているのみである。
【０００７】
▲２▼換言すれば、表面の電界の低減効果（Ｒｅｓｕｒｆ：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）が何も起こっていないために、接合相互間同士での相殺効果が期待できず、バルク内部に発生した電界が全く抑制されることなく分布しているだけである。
【０００８】
▲３▼次に、活性領域のみに限定して考えた面積効率にも問題がある。
すなわち、図３５のデバイスは、図３４のデバイスと同様に、素子表面に露出した面積をそのまま利用し、シリコン基板の主面に対して縦方向に電流を流しているのみである。
つまり、図３５中のＷｄｅｖ幅が、Ｗｉｓｏ幅だけ個々のデバイスに分離されている以外は図３４の活性領域Ｓａｃｔと本質的に同等であり、何等改善されていないことになる。
【０００９】
以上の問題を踏まえて、次に、図３６にその改良構造を示す。
この構造のデバイスは、図３５の構造の素子を９０°回転させた時に得られる比較のために示した仮想のデバイスである。そして、かかる構造のデバイスであれば、素子面積の有効利用という点では大きな改善を期待できる可能性がある。
すなわち、図３５のＷｄｅｖの幅が、図３６においてはｄｉｓｏの幅で済むことが明らかである。つまり、Ｗｄｅｖ＞ｄｉｓｏの条件を満たすような種類のデバイスであれば、今、Ｗｉｓｏは共通であるので、デバイスの面積を遥かに有効に利用することが可能である。
しかしながら、上記図３６に示した構造のデバイスが仮に実現できたとしても、今なお、電界の相殺効果（Ｒｅｓｕｒｆ）が期待できないことも、また、明らかである。
【００１０】
さらに、集積回路では以前からであるが、最近になって特に個別デバイスにおいてもチップ組立工程でフリップ・チップ搭載への対応可能な構造であることが求められている。
【００１１】
▲４▼しかし、図３４に示した構造では、表面側はアノード電極（Ａ）のみが存在するため、フリップ・チップ搭載は不可能であり、また、図３６の構造では、図中の電極面が、表面に対して直角端面にあるので、これを形成するためのフォトリソ加工が現在の技術では難しい。
【００１２】
【発明が解決しようとする課題】
前述した従来のＳＢＤの構造で解決すべき課題をまとめると以下の通りである。
▲１▼製造工程が長くなり、高コストになる。
▲２▼Ｒｅｓｕｒｆ効果が期待できない。
▲３▼面積効率が悪い。
▲４▼フリップ・チップ搭載の要求に応えられない。
【００１３】
本発明は上記のような課題を解決するためになされたもので、▲１▼製造工程が長くならず、低コスト化が実現でき、▲２▼Ｒｅｓｕｒｆ効果も期待でき、また、単位面積当たりショットキー・バリア層を効率良く形成してＲｅｓｕｒｆ効果を上げ、▲４▼フリップ・チップ搭載の要求にも応え得る新規な構造のＳＢＤを提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
第１の発明の横型トレンチ構造を有するショットキー・バリア・ダイオードは、低不純物濃度の一導電型を有する半導体基板上に、埋め込み酸化膜層を介して同じく低不純物濃度の一導電型層が積層されたＳＯＩ基板と、
該ＳＯＩ基板上の前記一導電型層を前記埋め込み酸化膜層の表面に至るまで掘り込んで形成した複数のトレンチと、
前記トレンチの対向する内壁に形成した高不純物濃度の一導電型層と、
隣接する前記トレンチ間に形成され、かつ、低不純分濃度の一導電型層と高不純物濃度の一導電型層が横方向に形成された凸状ブロックと、
該凸状ブロックの頂面に形成した酸化膜層と、
前記トレンチのうち、少なくともアノード電極側となるトレンチの内壁、底面及びトレンチ開口部の前記酸化膜端部にオーバラップするように形成したバリアメタル層と、
該バリアメタル層上に形成したアノード電極と、
前記凸状ブロックを介して隣接したトレンチ内に、形成されたカソード電極と、前記ＳＯＩ基板の他方の主面側に形成された補助電極と、
を有することを特徴とするものである。
【００１５】
第２の発明の横型トレンチ構造を有するショットキー・バリア・ダイオードは、前記補助電極の電位を、前記アノード電極及びカソード電極の電位を受けるフローティングモード、前記カソード電極電位に固定したモード、及び前記アノード電極電位に固定したモードの３通りのモードで動作させることを特徴とするものである。
【００１８】
第３の発明の横型トレンチ構造を有するショットキー・バリア・ダイオードは、アノード電極パターンとカソード電極パターンが、前記ＳＯＩ基板の同一平面上に形成され、該電極パターンの途中の箇所を切断・除去することにより複数の素子に分離若しくは複数の素子の接続回路を形成するようにしたことを特徴とするものである。
【００１９】
第４の発明の横型トレンチ構造を有するショットキー・バリア・ダイオードは、前記ＳＯＩ基板の同一平面上に形成された前記アノード電極パターン及びカソード電極パターン上に、半田バンプ電極を形成し、フリップ・チップ搭載型としたことを特徴とするものである。
【００２０】
第５の発明の横型トレンチ構造を有するショットキー・バリア・ダイオードの製造方法は、低不純物濃度の一導電型を有する半導体基板上に、埋め込み酸化膜層を介して同じく低不純物濃度の一導電型層が積層されたＳＯＩ基板を準備する第１の工程と、
前記ＳＯＩ基板の前記一導電型層の表面に酸化膜を形成する第２の工程と、
前記酸化膜にトレンチを形成するための複数の開口部が選択的に形成される第３の工程と、
前記開口部を介して、その深さが前記埋め込み酸化膜層の表面、若しくは該酸化膜層を突き抜けて前記ＳＯＩ基板の基体表面に至るまで掘り込んで複数のトレンチを形成する第４の工程と、
前記トレンチ内に一導電型となる高濃度不純物を導入して該トレンチ間に形成された凸状ブロックの横方向に高不純物濃度の一導電型層を形成する第５の工程と、
少なくともアノード電極側となる各トレンチの少なくとも内壁に、バリアメタル層を形成する第６の工程と、
前記凸状ブロックの頂面及び各トレンチ内部を含めて前記ＳＯＩ基板の一方の主面側全面に一連の電極メタル層を形成する第７の工程と、
前記電極メタル層をパターンニングして所定の形状のアノード電極及びカソード電極を形成する第８の工程と、
を含むことを特徴とするものである。
【００２１】
【作用】
第１の発明では、デバイスの電流がシリコン基板の主表面に対して縦方向ではなく、トレンチの底面及び側面に形成されたアノード電極から、同じくトレンチの底面及び側面に形成されたカソード電極に向かって、ＳＢＤ界面→ｎ↑−層→ｎ↑＋層と横方向に流れる。その場合にシリコンバルク中の電界強度を、凸状ブロックの中段よりも、その上部及び下部ではさらに下げることができるので、Ｒｅｓｕｒｆ効果に類似する効果が得られ、ＳＢＤ界面の電界強度をより小さくすることができる。
【００２２】
第２の発明では、第１の発明のＳＢＤにおける補助電極の電位を３通りのモードのいずかで動作させる。かかる場合、シリコンバルク中の電位分布及び電界強度分布がそれぞれ異なり、それらを考慮して特定回路・用途に応じた最適な素子の使用が可能となる。
【００２５】
第３の発明では、ＳＯＩ基板の同一平面上に形成されアノード電極パターンとカソード電極パターンの途中の箇所を切断・除去することにより複数の素子に分離若しくは複数の素子の接続回路を形成できるようにした。このため、例えば複数の個別ＳＢＤ、あるいはアノードコモンのＳＢＤ接続回路等が容易に得られる。
【００２６】
第４の発明では、ＳＯＩ基板の同一平面上にアノード電極パターン及びカソード電極パターンが形成される。このため、そのパターン上に半田バンプ電極を形成することができ、容易にフリップ・チップ搭載型とすることができる。
【００２７】
第５の発明では、市販のＳＯＩ基板を使用し、途中の製造工程に、前記ＳＯＩ基板内の埋め込み酸化膜層の表面、若しくは該酸化膜層を突き抜けて前記ＳＯＩ基板の基体表面に至るまで掘り込んで複数のトレンチを形成する工程を含め、第１の発明のＳＢＤを形成できるようにした。このため、それぞれの特徴を有する素子を殆ど共通の製造工程で安価に製作することができる。
【００２８】
【実施例】
以下に、本発明の第１の実施例を、図を参照して説明する。
本発明では、最近実用化されてきているＳＯＩ基板（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）をスタート素材に、ＳＢＤを横型配置とし、かつ、トレンチ構造とすることを特徴としている。また、その具体的素子形状・寸法の最適化を図り、例えば逆耐圧定格電圧（ＶＲ）が３０Ｖ程度の低耐圧応用向けＳＢＤを実現している。
【００２９】
図１に、本発明の第１の実施例に係るＳＢＤの構造の断面図を、また、図２にそのアノード電極及びカソード電極部分の平面図を示す。図１において、符号２１はＳＯＩ基板である。このＳＯＩ基板２１は、基体が低不純物濃度の一導電型、例えばＮ↑−型を有し、このＳＯＩ基板２１上に、埋め込み酸化膜（Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ、以下、ＢＯＸと略記する。）層２２を介して同じく低不純物濃度の一導電型層、例えばｎ↑−層２３が積層されている。
【００３０】
また、前記ＳＯＩ基板２１上の前記ｎ↑−層２３を前記埋め込み酸化膜層２２の表面に至るまで掘り込んで形成した複数のトレンチ（溝）２４を有する。このトレンチ２４の互いに対向する内壁に高不純物濃度の一導電型層、例えばｎ↑＋層２５が形成されている。さらに、隣接するトレンチ２４，２４間に形成され、かつ、ｎ↑−層２３とｎ↑＋層２５が横方向に形成された凸状ブロック２６を有し、この凸状ブロック２６の頂面２６ＡにＳｉＯ２等から成る酸化膜２７が形成されている。これはデバイスを外部からの水分、あるいは汚染から守るためである。
【００３１】
前記トレンチ２４のうち、少なくともアノード電極側となるトレンチ２４Ａの内壁、底面及びトレンチ開口部の前記酸化膜２７の端部にオーバラップするようにバリアメタル層２８が形成されている。また、このバリアメタル層２８上にはアノード電極２９が形成され、前記凸状ブロック２６を介して隣接されたトレンチ２４Ｂ内にはカソード電極３０が形成されている。なお、カソード電極３０の下部にはバリアメタル層２８が形成されていてもいなくても良い。さらに、ＳＯＩ基板２１の他方の主面側（図示、下側）には補助電極３１（以下、Ｓｕｂ電極と記す。）が形成されている。
【００３２】
上記のように構成の第１の実施例のデバイスは、該デバイスに流れる電流がウェーハ主表面に対して縦方向ではなく、トレンチ２４の底面及び側面に形成されたアノード（Ａ）電極２９から同じくトレンチ２４の底面及び側面に形成されたカソード（Ｋ）電極３０に向かって次のような経路を経て流れる。
【００３３】
すなわち、Ａ電極２９→ＳＢＤ界面３２→ｎ↑−層２３→ｎ↑+層２５のシリコンバルク中→Ｋ電極３０と横方向に、図１の矢印の向きと経路に沿って電流が流れる。
ｎ↑−層２３及びｎ↑+層２５のシリコンバルク体は、図４（Ａ）の平面図に示すように、長方形の櫛歯状のブロック形状の角型ＳＢＤチップ３３である。
なお、図４（Ｂ）は、この第１の実施例におけるＳＢＤの等価回路図である。
【００３４】
上記図１において、前述したように凸状ブロック２６の一方の側面にはバリアメタル層２８を介してアノード電極２９が長方形のブロック形状を以って接続されている。凸状ブロック２６のもう一方の側面にはｎ↑+層に良好なオーミック接触するカソード電極３０が接続されている。
なお、トレンチ２４の内部は、この図では埋まっていないように図示したが、図１の破線ＨＬで示したように電極メタルで埋まっていても良い。
【００３５】
以上の長方形の各ブロックは、図４（Ａ）に示すように互いに入り組んだ櫛歯状の形状をしており、アノード電極２９とカソード電極３０のフィンガ２９Ｆ，３０Ｆとが交互に配置されている。
なお、各ブロックの最終端及びボンディング・パッドからの分岐開始点の端部側面も、頂面と同じ酸化膜（ＳｉＯ２）等で覆われている。
【００３６】
上記の活性領域部（シリコンバルク、電極及び絶縁膜）は、ＳＯＩのＮ↑−基体が全体を支えており、その裏面はＳｕｂ電極３１が接続されている。
裏面のＮ↑+層は、凸状ブロック２６中のｎ↑+拡散を行なう際に同時に形成することも可能であるが、これは後述のＳｕｂ電極３１の電位を固定するか、フローティングするかによって、有っても無くても良い。このため、図１ではＮ↑+層を図示していない。
【００３７】
次に、上記本発明のデバイスを製作する場合のプロセスの概要を、図７〜図１４を参照して説明する。まず、図７の第１の工程で、Ｎ↑−型シリコン基板（Ｎｄ＝１×１０↑１４ １／ｃｍ↑３）上に約１μｍ厚の埋め込み酸化膜（ＢＯＸ）層２２があり、さらにその上に１２μｍ厚でかつρ＝０．４９Ω・ｃｍのｎ↑−層２３を有するＳＯＩ基板２１を使用する。このＳＯＩ基板２１は、上下のｎ↑−・Ｎ↑−ウェーハが各々のＢＯＸ面同士を対向配置させ、高温熱処理炉中で貼り合わせられ、合体させた後に、ｎ↑−側（当初のＢＯＸ面の反対面）のみを研磨し、１２μｍの厚さに仕上げるものであるが、現在では比較的安価であるので市販のものを使用する。
【００３８】
次に、図８に示すように、第２の工程で上記ＳＯＩ基板２１が高温（１０００〜１１００℃）の酸化炉中に投入され、その表面に酸化膜２７が形成される。
続いて、図９の第３の工程において、例えば４μｍ幅のトレンチ部２４ａが開口され、シリコンバルク部となる８μｍ幅が残される。
次の第４の工程においては、図１０に示すように、トレンチ２４が、周知のドライ・エッチング技術を駆使してその深さ１２μｍの埋め込み酸化膜（ＢＯＸ）層２２に達するまで掘り込まれる。
【００３９】
上記トレンチ２４側面のシリコンがドライ・エッチされた面は、エッチングの際に傷んでいる結晶表面となっているので、凹凸が激しく、良好なＳＢＤ界面あるいはオーミック接触界面（カソード電極側）となり得ない。
したがって、その凹凸に荒れたシリコンの表面に犠牲酸化が行なわれ、場合によっては複数回、付けては剥し、剥しては付ける酸化工程を繰り返して図１０に示した第４の工程を終える。
【００４０】
図１１の第５の工程においては、カソード領域となるブロック端面及び頂面の一部が開口される。続いてｎ↑+型の不純物（リン又は砒素）が拡散ドープ、ＣＶＤドープ、あるいはイオン注入により導入された後に、深さ（幅）Ｗｎ↑+（図１参照）＝５μｍとなるまで、ドライブインされ、いわゆる引き伸ばし拡散を行なわれｎ↑＋層２５が形成される。
【００４１】
続いて、図１２の第６の工程においては、上記図１１の第５の工程でｎ↑+型不純物が引き伸ばし拡散される際に形成された膜をも含めて、必要部となる図示のような頂面のみを残すようにして、バリアメタル層２８の形成部が開口される。この時に用いた、例えばフォトレジスト材等を残したまま、バリアメタル材（Ｔｉ、Ｍｏ等）が蒸着あるいはスパッタにより付着される。
なお、この工程ではトレンチ２４の側面へのバリアメタル材の付着工程となるので、その蒸着膜厚の制御は、ビームにより多方向から均一に照射されるように注意して行なわれる。
【００４２】
続いて、上記第６の工程で、レジスト材等の保護膜が剥離され、洗浄工程を経て、次の電極メタル積層工程に移る。なお、この場合はカソード電極側にバリアメタルを付けないことを前提に、上記レジスト膜等を残したが、カソード電極側のｎ↑+２５層側は高濃度（Ｃｓ≒1×１０↑１９ １／ｃｍ↑３）となっているので、ＳＢＤ接合が形成されることはなく、完全なオーミック接触が得られるので、上記レジスト膜はバリアメタル層形成の前に剥して除去しても良い。
【００４３】
図１３の第７の工程においては、電極メタル３９が全面に積層され、続く図１４に示した第８の工程において、この電極メタル３９がアノード電極２９とカソード電極３０を形成すべくパターンニングされる。また、裏面側のＳｕｂ電極３１が使用目的に応じて蒸着形成される。これは必要があれば形成されるものであり、その場合にこの電極には主電流は流れない。
すなわち、電位の固定のみであり、また、デバイスを組み立てる際のダイボンド工程手法等に依存している。
さらに、最終保護膜（図示せず）で、デバイスの全面を覆い、ボンディング・バッドを開口して本発明のデバイスが完成する。
【００４４】
次に、本発明の第２の実施例につき、図３を参照して説明する。なお、前記第１の実施例と同一部分には同一符号が付してある。また、この実施例と第１の実施例に示したデバイスにおける構造上の相違は、次の通りである。
▲１▼埋め込み酸化膜層２２がトレンチ２４の底に残されているか、あるいは残されていないかの相違。
▲２▼Ｎ↑−基板の濃度がＮｄ≒１０↑１４（１／ｃｍ↑３）であるか、あるいはＮｄ＝１０↑１０（１／ｃｍ↑３）の真性半導体により近いかどうかの相違。
【００４５】
したがって、上記プロセス・フローの概略説明でも述べたように、両者の製造工程の差は、図１０に示した第４の工程において、トレンチ２４の深さを埋め込み酸化膜（ＢＯＸ）層２２に達した時点で停止するか、あるいは、さらにその下側のＮ↑−シリコン基体に達した時点で停止するかの違いとなる。ただし、Ｓｕｂ電極３１への電位の与え方は、第１の実施例の構造では、後述するＳｕｂ電極フローティング時、カソード電極固定時、及びアノード電極固定時の３通りであるが、この実施例の構造では、Ｓｕｂ電極フローティング時のみの電位の与え方である点でも異なっている。
【００４６】
次に、本発明の更に他の実施例について説明する。この第３の実施例では図１に示した基本形に変え、図５に示したアノード・コモン型及び図６に示した２素子１チップ型の構造を提供するものである。なお、図５（Ａ）は、アノード・コモン型の電極パターンを示す平面図、図５（Ｂ）は、その等価回路図であり、図６（Ａ）は、２素子１チップ型の電極パターンを示す平面図、図６（Ｂ）は、その等価回路図である。
【００４７】
本発明の素子構造は、前述したように櫛歯状に長方形のブロックが入り組み、アノード電極２９とカソード電極３０のフィンガ２９Ｆ，３０Ｆが交互に対向配置されている。このため、ボンディング・パッド領域を、例えば図５（Ａ）のように、アノード電極２９側を共通として相対的に広く形成し、また、カソード電極３０を３０Ａ（Ｋ１），３０Ｂ（Ｋ２）と２つ設け、かつ、長方形のブロックの一部が直角に折れ曲がる形状に形成することにより、図５（Ｂ）の等価回路図に示すようなアノード・コモン型のＳＢＤが極めて容易に形成できることを特徴としている。
【００４８】
上記の場合、電極メタル３９のマスクパターンまで（第７の製造工程まで（図１３参照））は、共通としてデバイスを製作しておき、図示のＫ１電極付近にカット部３８を設けるか、設けないかによってアノード・コモン型と標準型の両方のデバイスが簡単に得られることになる。上記のような考え方に基づいて図６には、アノード電極２９も２９Ａ（Ａ１），２９Ｂ（Ａ２）の２つの電極に分割した場合を示した。
【００４９】
上記の構造の場合も、アノード電極２９の略中央部にカット部３８を設けたか、設けないかによって２素子１チップ型とアノード・コモン型の両方を、電極メタル・パターン・マスクのみを変更することで、容易に製作することができる。上記の考え方をさらに展開すると、上記アノード・コモン型、２素子１チップ型に限らず、センタータップ型、リバース極性接続センタータップ型、シリーズ接続型ＳＢＤ等、種々の等価回路を容易に実現することができる。また、図１５（Ａ），（Ｂ）に示すように、他の部品、例えばＩＣチップ３６との接続・組み合わせにより４ビット、８ビット回路等の回路が形成でき、その応用の幅を略無制限に展開・拡大させることができる。なお、図１５（Ａ）は、１つのＳＢＤチップ３３を４つのＩＣチップＩＣ１，ＩＣ２，ＩＣ３，ＩＣ４に接続して４ビット回路を実現した例を示し、図１５（Ｂ）は複数のＳＢＤチップ３３を並列接続として１つのＭＯＳ ＦＥＴ若しくはＩＧＢＴチップ３７を駆動させる例を示した。
【００５０】
次に、本発明の更に他の実施例につき、図１６及び図１７を参照して説明する。
この第４の実施例では、本発明における電極形成上のフレキシブル性を展開し、横型トレンチ構造のＳＢＤでは、アノード電極（Ａ）、カソード電極（Ｋ）がチップの主表面に配置されているので、当該チップのボンディング・パッド上に半田バンプ電極３４Ａ，３４Ｂ，３４Ｃ及び３５Ａ，３５Ｂ，３５Ｃ等を形成することが極めて容易に実現できる。
なお、図１７は図１６のＺ−Ｚ線に沿う断面図である。
【００５１】
上記図１６及び図１７に示した横型トレンチ構造のＳＢＤは、図７〜図１４の製造工程を経て完成した素子に、僅かな工程を付加することによってフリップ・チップ搭載の要求に応えることができるようにしたものである。
すなわち、▲１▼チップ表面を外部からの汚染等に対して保護すること及び半田バンプ電極間の短絡防止を目的として、ポリイミド剤等の表面皮膜をチップ表面に形成する工程を追加すること、及び▲２▼図示のように半田バンプによるアノード電極（Ａ１〜Ａ３）、カソード電極（Ｋ１〜Ｋ３）を形成する工程を追加することである。
【００５２】
次に、上述した本発明の横型トレンチ構造ＳＢＤにつき、シミュレーションした結果について述べる。
ここで選択したデバイスの各部の寸法（ディメンジョン）、不純物濃度、内部電位分布と、その時の電界分布及び電界強度、Ｒｅｓｕｒｆ効果の発生度合い、Ｓｕｂ電極の固定電位の違いによるデバイス内部での変化、図３に示した第２の実施例のデバイスについて特に期待されるＳＩＰＯＳ類似効果等について考察し、本発明のデバイスが持つ種々の優れた特徴を以下に明らかにする。
【００５３】
図１８は、本発明の第１の実施例で述べたデバイス（図１参照）のシミュレーション領域と、逆耐圧定格電圧（ＶＲ）＝５０Ｖをアノード（Ａ）−カソード（Ｋ）間に印加した時の電位分布図である。なお、この場合、Ｓｕｂ電極の電位はフローティング状態になっている。図において、横方向の寸法（ディメンジョン）は、左側のアノード電極２９となるトレンチ２４の横幅の半分が２μｍであり、この２μｍの位置にＳＢＤ界面３２がある。横方向寸法ｘ＝２μｍ〜５μｍの間のシリコンバルク層はｎ↑−層２３で、横方向寸法ｘ＝５μｍ〜１０μｍの間のシリコンバルク層はｎ↑＋層２５である。その先のｘ＝横寸法１０μｍ〜１２μｍの間は、カソード電極３０となるトレンチ２４の横幅の半分（２μｍ）に相当する領域である。
【００５４】
同じく図１８において、縦方向の寸法は、ｙ＝−１．０μｍ〜−０．５μｍ（０．５μｍ厚）の間が、バリアメタル及び電極メタル層であり、ｙ＝−０．５μｍ〜０μｍ（０．５μｍ厚）の間が、シリコンバルク上の表面を覆う酸化膜（ＳｉＯ２）２７である。
【００５５】
また、ｙ＝０μｍ〜１２μｍの間は、シリコンバルク層であるが、この１２μｍのシリコンバルク厚、すなわち、トレンチ２４の深さは、シリコンバルク層の横幅８μｍと各トレンチ２４の幅４μｍとのアスペクト比が十分考慮された寸法であり、しかも、現在のプロセス技術を持ってすれば大した困難を伴うことなく、幅４μｍ、深さ１２μｍのトレンチ２４のドライ・エッチングが遂行できる寸法を選択していることは言うまでもない。
【００５６】
つまり、この寸法の組み合わせであれば、図１９に模式的に示した寸法関係図を参照すると明らかなように、Ｘｐ＝１２μｍ、Ｙｐ＝１２μｍとなっているので、活性領域同士で比較すれば、従来例として示した図３４のＳＢＤと同一の面積効率が得られていることになる。
ただし、本発明においては、図３４中のＷ１に相当する領域が不要となっているので、チップ全体としてみれば、例えば１ｍｍ□チップの場合、約４０％をこの領域として消費されてしまっているので、その分は、図１９のＸｐ＝１２μｍ、Ｙｐ＝１２μｍの寸法関係であったとしても、本発明の方が遥かに有効な面積利用効率であるという点で勝っている。
【００５７】
したがって、８μｍ幅のシリコンバルク及び４μｍ幅のトレンチ２４の横寸法を一定に保つと仮定すれば、トレンチ２４の深さＹｐ＝１２μｍが深くなればなる程、有効利用面積効率がさらに向上することになる。
しかしながら、ドライ・エッチングの制御性や、その後のプロセスの安定性等を考慮すると、Ｙｐ.ｍａｘ≒２４μｍ程度、すなわち、本発明の第１の実施例の２倍程度が限界となると考えられる。
【００５８】
次に、図１８、図１９の横方向寸法のうち、ｎ↑−層２３の３μｍに着目すると、これは逆耐圧定格電圧ＶＲ＝３０Ｖ系素子に必要な図３４に示した従来型ＳＢＤのＷｅｐｉ（エピタキシャル層の厚さ）に相当する値である。また、ｎ↑＋層２５の幅の５μｍに関しては、図３４の従来型のＳＢＤにおけるＮ↑＋シリコン基板１の厚さが１５０μｍ〜３５０μｍ程度であったことと比べて２桁近くも小さな値であるが、これはｎ↑＋型不純物の導入に要する熱処理の温度・処理時間や、上記のＸｐ／Ｙｐ比の面積効率等を考慮した上で、本発明では上記の５μｍを選定した。
【００５９】
次に、図１９のトレンチ２４の横幅４μｍに関しては、フォトリソグラフィの加工精度、ドライ・エッチングの制御性、アノード電極２９、カソード電極３０のメタル厚等を総合的に検討した上で、その値を選定した。
【００６０】
図１８のシリコンバルク下の埋め込み酸化膜層２２（ｙ＝１２μｍ〜１３μｍの間）についても若干言及する。すなわち、これはＳＯＩ基板２１を安定的に張り合わせ及び研磨して生産する工程上の理由から、また、どの程度の電位分負担、電界負担をＳｉＯ２膜（ＢＯＸ）中に負担させるかの考慮を要する素子であるかによってその厚さが決定される。
本発明のデバイスにおいては、ＶＲ＝３０Ｖ程度の低耐圧デバイスであることから、埋め込み酸化膜層２２の厚さが１μｍ程度もあれば十分であることが実証されている。
また、シリコンバルク表面を覆う頂面側のＳｉＯ２膜から成る酸化膜２７の厚さに関しても、デバイス特性の安定性や、プロセス上の制約条件等を考慮し、０.５μｍ厚を採用している。
【００６１】
以上より考察すると、本発明のＳＢＤ構造においては、より高耐圧なデバイスであればある程、ｎ↑−層２３の幅３μｍに相当する部分の寸法がより厚くなる必要があることが分かる。しかしながら、一方、面積効率からすると、Ｘｐ／Ｙｐ≒１程度は確保したいとの必要性から、また、ｎ↑＋層２５の幅（厚）は、素子の安定動作、製作の容易性等の観点からも少なくとも２μｍ〜３μｍ以上を確保したいとの要求を総合的に勘案して上記実施例のような寸法を採用している。したがって、本発明のデバイスは、（せいぜい最大でも）ＶＲ＝５０〜６０Ｖ定格程度までのデバイスにおいて、より有効な構造となると考えられる。
【００６２】
また、後述するように、トレンチ２４の深さをあまり深くすると、シリコンバルクの上側及び下側にあるＳｉＯ２膜界面でのＲｅｓｕｒｆ類似の電界緩和効果が、その及ぶ範囲に限度があることにも起因して、顕著に現れないということもある。
そこで、上述したようなデバイスのディメンジョン設定には総合的な考慮がなされ、かつ、決定がなされる必要がある。
【００６３】
再び図１８に戻って説明を続ける。図において、ＳＢＤ界面３２付近の電位分布形状に注目すると、シリコンバルクの表面及び下部においては、深さの中央部に比べて電位線ＶＬの間隔が広がっていることが分かる。上側、すなわち、表面側の電位線ＶＬ間隔の広がりは、負にバイアスされたアノード電極（Ａ）２９の電位を受け、ＳＢＤ側部界面から素子表面上にまで延在されたアノード電極２９と表面の酸化膜２７とによって形成されるフィールド・プレート構造のために、そのような電位線分布をとる。
【００６４】
すなわち、素子表面に延在したアノード電極２９下部の酸化膜２７中と、該アノード電極２９端下部では電位線ＶＬが密集し、高電界を形成するので、その分、より右の方向に押出され上記のような結果となっている。酸化膜２７中での電界は高くなる一方で、シリコンバルク表面では、図示のように電位線ＶＬ間隔は、シリコンバルク中段部よりも広がることになる。そして、その結果、図２０に示したように、ＳＢＤ界面３２付近（ｘ＝０．１μｍのところ）での図１８におけるＹｏ−Ｙ’ｏラインに沿う縦方向の電界強度が、中段部の３×１０↑５（Ｖ／ｃｍ）に比べ、２．２×１０↑５（Ｖ／ｃｍ）程度にまで下がる。つまり、緩和されることが分かる。
【００６５】
また、シリコンバルクにおける下部の埋め込み酸化膜（ＢＯＸ）層２２付近において、図１８の場合、ＳＯＩ基板２１のＮ↑−支持基板（Ｎｄ＝１×１０↑１４（１／ｃｍ↑３））の電位がフローティング、すなわち、アノード電極２９とカソード電極３０の電位を受け、シリコンバルク及び埋め込み酸化膜（ＢＯＸ）層２２を介してその電位が伝わったままの電位分布状態にあるので、電位線ＶＬが図示のように分布することになる。その結果、シリコンバルク下部側の埋め込み酸化膜（ＢＯＸ）層２２付近においても図２０中に示すような電界緩和が見られ、２．７×１０↑５（Ｖ／ｃｍ）程度に下がることが分かる。
【００６６】
続いて、図２１を用いて、本発明のＳＢＤの他の応用について述べる。この場合の電位分布は、ＳＯＩ基板２１のＮ↑−支持基板の電位がカソード電極３０の電位に固定されているので、アノード電極２９側トレンチ２４下部では全ての電位線ＶＬが、埋め込み酸化膜（ＢＯＸ）層２２中に閉じ込められ支持基板側には広がらないので、図示のようになる。そして、ＳＢＤ界面から少し右側のシリコンバルク下部の埋め込み酸化膜（ＢＯＸ）層２２中では、該シリコンバルク中にも図示のような電位線ＶＬが広がっている、換言すれば空乏層が広がっているので、このシリコンバルク中の電位線ＶＬと前記のトレンチ２４下部における埋め込み酸化膜（ＢＯＸ）層２２内の電位線ＶＬがつながるために図示のような埋め込み酸化膜（ＢＯＸ）層２２内での曲がり方を示すようになる。
【００６７】
上記の結果、図２２におけるＳＢＤ界面付近のＹｏ−Ｙ’ｏ線沿いの電界が示すように、シリコンバルク下部の埋め込み酸化膜（ＢＯＸ）層２２に近い部分では、該埋め込み酸化膜（ＢＯＸ）層２２中とシリコンバルク中の狭められた電位分布の影響とが相俟って、シリコンバルク中段部の電界の３．０×１０↑５（Ｖ／ｃｍ）よりも高い３．４×１０↑５（Ｖ／ｃｍ）程度の電界強度となる。
【００６８】
シリコンバルクの表面側においては、殆ど前述の図１８及び図２０と略同様の分布をとるので、その電界強度も略同様の２．２×１０↑５（Ｖ／ｃｍ）程度なる。上記のような応用にあたっては、ＳＢＤ界面３２で、かつ、埋め込み酸化膜（ＢＯＸ）層２２に極めて近い界面においてブレークダウンが起こる可能性がある。ただし、この場合は、ＶＲ＝５０Ｖを印加してもなおかつ、後述する従来のＳＢＤおけるＰ型ガードリング３の外側コーナ部で発生しているブレークダウン時の電界強度Ｅｍａｘ＝３．８４×１０↑５（Ｖ／ｃｍ）には至っていないことが分かる。
【００６９】
すなわち、従来のＳＢＤでのガードリング構造での最大電界よりも相当に低い電界強度となっている。
なお、従来のＳＢＤの印加電圧はＶＲ＝３０Ｖとしてある。
さて、応用回路の要求にもよるが、支持基板の電位をＫ電位固定で用いることは、回路をグランド電位に固定するような、例えばノイズ鎮圧の効果等において必要となるであろう、そのような要求がデバイス内部の電界を局所的に高くすることを避けるよりも、より重要視される場合には、本発明のデバイスによる図２１に示す使い方が推奨される。
【００７０】
続いて、図２３を用いて、本発明のＳＢＤのさらに他の応用について説明する。この場合は、ＳＯＩ基板２１のＮ↑−支持基板がアノード電極２９電位に固定されているので、シリコンバルク下部にあるＢＯＸ層２２内で電位線ＶＬが図示のように閉じ込められる結果、全ての電位線ＶＬが、右側のトレンチ２４下部の埋め込み酸化膜（ＢＯＸ）層２２内に集まる。その影響を受けて、ＳＢＤ界面に近いシリコンバルク底部においては電位線ＶＬがより広がるように分布する。その結果、ＳＢＤ界面のＹｏ−Ｙ’ｏ線沿いの電界強度分布を図２４中に示すが、さらにこの部分の電界強度が下がり２．４３×１０↑５（Ｖ／ｃｍ）程度にまで緩和されることになる。
【００７１】
ただし、この場合もシリコンバルクの表面側においては、電位線ＶＬの分布が特に変化することはないので、その電界強度は２．２×１０↑５（Ｖ／ｃｍ）となる。
ところで、最近の進んだＳＯＩ基板２１の製造技術をもってしても、ＢＯＸ層２２の近辺での可動イオンやＢＯＸ層２２中の固定電荷の問題は完全に払拭できる訳ではない。そして、これらの問題はデバイス中の電界を下げれば下げるほど、より安全な方向になると考えられる。したがって、デバイスのより安全で、かつ、信頼性に富んだ使い方という点では図２３の応用が良い。ＳＢＤの界面の電界が最も下がるという点でも上記の使用方法は魅力がある。さらに、図２１の場合に指摘されたブレークダウンの発生箇所の問題についても、おそらく定格電圧範囲内の印加電圧であれば、ＢＯＸ層近辺でのブレークダウンは決して起こることのない構造になると考えられるし、逆電圧耐量やＥＳＤ耐量試験においても、より有効な特性を得られるであろうことが予想できる。
【００７２】
続いて、図２５に、本発明の第２の実施例に係るデバイスについて、かつ、そのデバイスのＮ↑−支持基板がフローティング電位となっている場合のシミュレーションによる電位分布の結果を示した。図１８〜図２４まで示した第１の実施例の構造とは、トレンチ２４の底にあったＢＯＸ層２２がとり除かれ、アノード電極２９及びカソード電極３０が直接ＳＯＩ基板２１のＮ↑−支持基板と接している点が異なっている。
【００７３】
さらに、本構造のＳＢＤにおいては、ＳＯＩ基板２１のＮ↑−支持基板の不純物濃度が、Ｎｄ≒１０↑１０（１／ｃｍ↑３）により近いという、真性半導体濃度に類似した濃度となっている点である。上記のような構造においては、ＳＯＩ基板２１のＮ↑−支持基板中の高抵抗Ｒを介して電位線ＶＬがより均等になるように分布される結果、ＳＯＩ基板２１のＮ↑−支持基板中の電位分布に引かれて、ＢＯＸ層２２内の電位分布が、同様なフローティング電位としていた図１８のものと比較して、シリコンバルク右端にかけて目一杯引き伸ばされるようになっている。
【００７４】
しかしながら、シリコンバルク中の電位線ＶＬの広がりは、図２３よりは、より狭く、第１の実施例の構造のフローティング（図１８参照）よりは、より広がるという結果となり、図２６に示すようにＳＢＤ界面付近のＹｏ−Ｙ’ｏ線に沿う縦方向電界も２．６８×１０↑５（Ｖ／ｃｍ）になる。
【００７５】
図２５の使用例は、従来技術のＳＢＤを初め、多くの高耐圧ダイオードにおいて、その結果が証明されているＳＩＰＯＳ（Ｓｅｍｉ Ｉｎｓｕｌａｔｉｎｇ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）膜を用いたパッシベーション構造に類似した効果を、ＳＯＩ基板２１のＮ↑−支持基板に持たせるという点にその特徴がある。すなわち、上記のようなＳＩＰＯＳ構造と類似な電位分布を得ることができる結果、デバイス内部の電位分布がより均一化され、局所的な高電界を招くことがないので、デバイスの長期使用や、予期せぬ高電圧の印加時等において、より安全かつ信頼性が高くなると言える。
【００７６】
以上の結果を前提として、図１８〜図２３に示した本発明のデバイスに関する種々の効果のうち、シリコンバルク中で、かつ、表面の酸化膜２７直下及び底のＢＯＸ層２２界面における横方向の電界強度について、更なる比較と考察を行なう。
【００７７】
図２７は、シリコンバルク中段、図１８のＸ−Ｘ’線での不純物濃度分布（不純物濃度分布線ＩＬ）と電界強度分布及び表面ＳｉＯ２（０．１μｍ深さ）の界面での電界強度分布を示している。すなわち、同じ（ｘ＝２μｍ）ＳＢＤ界面であっても前記シリコンバルク中段の電界強度が３．０×１０↑５（Ｖ／ｃｍ）程度であるのに対し、前記表面ＳｉＯ２界面の電界強度は、２．５×１０↑５（Ｖ／ｃｍ）程度と約１７％、中段部よりも表面側の方が緩和されていることが観察される。
【００７８】
図２８は、ＢＯＸ層２２界面（ｙ＝１１．９μｍ深さ）での電界強度の比較を行なった。電界強度の高い順に、▲１▼図２１に示した第１の実施例の構造におけるＫ電極固定時の電位；３．６×１０↑５（Ｖ／ｃｍ）、▲２▼図１８に示した第１の実施例の構造におけるＳｕｂ電極フローティング時の電位；２．８×１０↑５（Ｖ／ｃｍ）、▲３▼図２５に示した第２の実施例の構造におけるフローティング時の電位；２．７×１０↑５（Ｖ／ｃｍ）、▲４▼図２３に示した第１の実施例の構造におけるＡ電極固定時の電位；２．４５×１０↑５（Ｖ／ｃｍ）となっている。なお、図中、ＩＬは不純物濃度分布線である。
【００７９】
さて、図３４に示した従来技術のＳＢＤついても比較のためのシミュレーションを行なったので、次にこれを示す。図２９は、そのシミュレーション領域を表している。従来のＳＢＤのチップ左端からその耐圧維持領域、ガードリング領域を経て、ＳＢＤ領域に至る横方向寸法０μｍ〜５０μｍの範囲を示している。
縦方向は、ＳＢＤ界面を０μｍ起点とし、−１．０μｍ〜−０．４μｍ間がフィルド・プレート構造のアノード電極６を、−０．４μｍから０μｍまでの間が絶縁膜８となっている。
【００８０】
０μｍ〜１μｍまでの深さのシリコンバルク層（ｎ↑−・エピタキシャル層）のｘ＝３０μｍ〜４０μｍの範囲に耐圧向上用のＰ型ガードリング３となるＰ型領域がある。また、ｙ＝０μｍ〜３．８μｍまでの間がｎ↑−エピタキシャル層２である。さらに、ｙ＝３．８μｍ〜８μｍの間はＮ↑＋シリコン基板１である。実際のウェーハでは、周知のようにこの部分が１５０μｍ〜３５０μｍ程度あるが、種々の計算や表示等の関係でその一部のみを取り出している。
【００８１】
次に、これらの縦方向の不純物濃度分布；ｘ＝４９μｍの位置での縦方向の不純物濃度分布については、図３０中の破線Ｌ１で、また、Ｐ型ガードリング３を含む部分であるｘ＝３５μｍの位置での縦方向の不純物濃度分布については、図３１中の実線Ｌ２で示してある。なお、ｎ↑−エピタキシャル層２の不純物濃度は、ρ＝０．４９Ω・ｃｍ（Ｎｄ＝１．０２×１０↑１６（１／ｃｍ↑３））であり、本発明のＳＢＤと同等であるが、ｎ↑−エピタキシャル層２の厚みは３．８μｍであるので、本発明のそれよりも０．８μｍ厚くなっている。その理由は、耐圧計算において、パンチ・スルーが起こることによるＳＢＤ界面の電界上昇分を予めキャンセルしておきたいからである。
【００８２】
上記従来のＳＢＤに、逆耐圧定格電圧ＶＲ＝３０Ｖを印加した時のｘ＝４９μｍにおけるＳＢＤ界面にかかる縦方向の電界強度分布が、前述したｎ↑−・Ｎ↑＋縦方向濃度分布と共に、図３０中の実線Ｆ１で示されている。これによれば、ＳＢＤ領域のＳＢＤ界面での電界強度は、３．０×１０↑５（Ｖ／ｃｍ）となっていて、これは図２７に示した本発明のＳＢＤにおけるＸ−Ｘ’線沿いの電界強度と同等である。つまり、ＳＢＤ界面の電界強度そのものは、ｎ↑−エピタキシャル層２の厚さが３．０μｍであっても、３．８μｍであっても、その比抵抗ρ（＝０．４９Ω・ｃｍ）が同じである限りは、同じ値になることが分かる。
【００８３】
さて、この従来のＳＢＤに逆耐圧定格電圧ＶＲ＝３０Ｖが印加された時、図２９中のＰ型ガードリング３外側コーナ部付近の斜線を施したＡ部が最大電界強度となり、その次に、Ｐ型ガードリング３内側コーナ部付近の斜線を施したＢ部の電界強度が高くなることが良く知られている。当該部分（ｙ＝０．８μｍの深さ）を含めた横方向の電界強度が図３２中の実線Ｆ２で示されており、最も高いＡ部；３．８４×１０↑５（Ｖ／ｃｍ）、次に高いＢ部；３．３９×１０↑５（Ｖ／ｃｍ）が図示のようになっている。
【００８４】
これらの値は、ＳＢＤ界面での３．０×１０↑５（Ｖ／ｃｍ）に比べて相当高く、また、３．８４×１０↑５（Ｖ／ｃｍ）のＡ部では、最早、局所的に素子がブレークダウンを起こしていると考えられる。これはデバイス全体としての逆耐圧波形を示すことにもなる。
【００８５】
ＳＢＤ界面の横方向電界（ｙ＝０．１μｍ）についても再確認した。これは図３３に実線Ｆ３示してあるが、Ｐ型ガードリング３とその外側の耐圧維持用のｎ↑−エピタキシャル層２とで形成されるＰＮ接合表面において、２．９５×１０↑５（Ｖ／ｃｍ）、また、Ｐ型ガードリング３よりもやや内側のｘ≒４５μｍにおけるＳＢＤ領域表面の電界強度が２．９１×１０↑５（Ｖ／ｃｍ）となっている。このため、前述の図３０に示した縦方向のＳＢＤ界面の電界強度が３．０×１０↑５（Ｖ／ｃｍ）であったこととの整合性が略取れていることになる。
【００８６】
以上より、逆耐圧定格電圧ＶＲ＝３０Ｖ印加時で、従来構造でのＳＢＤの電界強度についてまとめると、次のことが言える。
▲１▼最大電界強度が３．８４×１０↑５（Ｖ／ｃｍ）も高くなる場所が存在している（図３２参照）。
▲２▼ＳＢＤ界面については、電界強度が３．０×１０↑５（Ｖ／ｃｍ）となり（図３０参照）、これは本発明のＳＢＤのシリコンバルク中段部Ｘ−Ｘ’線沿いの電界に等しい（図２７参照）。
上記のことは、本発明のＳＢＤにおける電界強度が、シリコンバルク表面とＳｉＯ２との界面及びシリコンバルク底面とＢＯＸとの界面において、３．０×１０↑５（Ｖ／ｃｍ）を決して超えて運転されることがないことが証明されたことを意味し、これは本発明の優れた特徴の１つが裏付けられたことになる。
【００８７】
なお、本発明の上記実施例においては、逆耐圧定格電圧ＶＲ＝３０ＶのＳＢＤを想定し、トレンチ幅；４μｍ、シリコンバルク幅；８μｍ、トレンチ深さ；１２μｍの寸法で説明したが、勿論、この寸法に限定するものではなく、本発明思想を展開して更にグレード・アップした種々の素子が実現できることは言うまでもない。
【００８８】
【発明の効果】
以上、説明したように本発明の横型トレンチ構造ＳＢＤは、概略次のような効果を奏する。
▲１▼市販の高コストではない比較的安価なＳＯＩ−シリコン基板を用いることができる。
▲２▼シリコンバルク中の電界強度が中段部のＸ−Ｘ’線沿いよりも、上部及び下部では、更に下げることができるので、Ｒｅｓｕｒｆ効果に類似した効果が得られ、ＳＢＤ界面の電界強度をより小さくすることが可能である。
また、Ｎ↑−層基体のＳｕｂ電極の電位を第１の実施例の構造及び第２の実施例の構造の各々において自由に選択することができるので、用途や応用回路に適した効果を期待できる。
▲３▼従来のＳＢＤのように耐圧維持領域を必要としないので、その部分が活性領域として使用できる。
また、トレンチの深さを更に深くすることで、活性領域内そのものの面積効率を更に向上できる可能性がある。
ただし、この場合、得られるＲｅｓｕｒｆ効果に類似した効果については、トレンチを深くすれば、その効果がより薄れるので、面積効果を採るか、Ｒｅｓｕｒｆ効果（電界低減効果）を採るかのトレード・オフの関係を考慮する必要がある。
▲４▼フリップ・チップ搭載が可能となるのみならず、種々の等価回路の素子を１つのチップから何種類も、しかも電極パターンを変更するのみで簡単できる。
▲５▼ｎ↑＋層を５μｍ程度と極めて薄くできるので、この部分に加わる寄生抵抗が従来のＳＢＤに比べて激減する。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す横型トレンチ構造を有するＳＢＤの断面図である。
【図２】上記ＳＢＤの電極部分を示す平面図である。
【図３】本発明の第２の実施例を示す横型トレンチ構造を有する他のＳＢＤの断面図である。
【図４】上記第１及び第２の実施例に共通して適用できる標準型のアノード電極及びカソード電極パターンを示し、（Ａ）はその平面図、（Ｂ）はその等価回路図である。
【図５】上記第１及び第２の実施例に共通して適用できるアノード・コンモン型の電極パターンを示し、（Ａ）はその平面図、（Ｂ）はその等価回路図である。
【図６】上記第１及び第２の実施例に共通して適用できる２素子１チップ型の電極パターンを示し、（Ａ）はその平面図、（Ｂ）はその等価回路図である。
【図７】本発明の横型トレンチ構造を有するＳＢＤを製作する場合の製造工程を示す第１工程の説明図である。
【図８】同じく上記製造工程を示す第２工程の説明図である。
【図９】同じく上記製造工程を示す第３工程の説明図である。
【図１０】同じく上記製造工程を示す第４工程の説明図である。
【図１１】同じく上記製造工程を示す第５工程の説明図である。
【図１２】同じく上記製造工程を示す第６工程の説明図である。
【図１３】同じく上記製造工程を示す第７工程の説明図である。
【図１４】同じく上記製造工程を示す第８工程の説明図である。
【図１５】本発明のＳＢＤチップと他の部品とを組み合わせた応用例を示し、（Ａ）は１チップのＳＢＤとＩＣチップとを組み合わせた例であり、（Ｂ）はｎチップのＳＢＤとＭＯＳ ＦＥＴ又はＩＧＢＴチップとを組み合わせた例である。
【図１６】本発明の構造を利用してフリップ・チップ搭載に便利なように半田バンプ電極を形成する例を示す平面図である。
【図１７】図１６のＺ−Ｚ線に沿う断面図である。
【図１８】第１の実施例の構造を有し、かつ、Ｓｕｂ電極フローティング時、印加電圧（ＶＲ＝５０Ｖ）でシミュレーションした場合の電位分布図である。
【図１９】本発明の構造を有するＳＢＤの各部の寸法関係を示す説明図である。
【図２０】第１の実施例の構造を有し、かつ、図１８のＹｏ−Ｙ’ｏ線に沿い、フローティング電位時、界面から０．１μｍ深さ、印加電圧（ＶＲ＝３０Ｖ）でシミュレーションした場合の電界強度分布図である。
【図２１】第１の実施例の構造を有し、かつ、カソード電極固定時、印加電圧（ＶＲ＝５０Ｖ）でシミュレーションした場合の電位分布図である。
【図２２】第１の実施例の構造を有し、かつ、図１８のＹｏ−Ｙ’ｏ線に沿い、カソード電極固定時、界面から０．１μｍ深さ、印加電圧（ＶＲ＝３０Ｖ）でシミュレーションした場合の電界強度分布図である。
【図２３】第１の実施例の構造を有し、かつ、アノード電極固定時、印加電圧（ＶＲ＝５０Ｖ）でシミュレーションした場合の電位分布図である。
【図２４】第１の実施例の構造を有し、かつ、図１８のＹｏ−Ｙ’ｏ線に沿い、アノード電極固定時、界面から０．１μｍ深さ、印加電圧（ＶＲ＝３０Ｖ）でシミュレーションした場合の電界強度分布図である。
【図２５】第２の実施例の構造を有し、かつ、フローティング電位時、印加電圧（ＶＲ＝５０Ｖ）でシミュレーションした場合の電位分布図である。
【図２６】第２の実施例の構造を有し、かつ、図１８のＹｏ−Ｙ’ｏ線に沿い、フローティング電位時、界面から０．１μｍ深さ、印加電圧（ＶＲ＝３０Ｖ）でシミュレーションした場合の電界強度分布図である。
【図２７】第１の実施例の構造を有し、かつ、図１８のＸ−Ｘ’線に沿い、および表面（ｙ＝０．１μｍ）でのフローティング電位時、印加電圧（ＶＲ＝３０Ｖ）でシミュレーションした場合の不純物濃度及び電界強度を示す分布図である。
【図２８】第１の実施例の構造を有し、かつ、図１８のＸ−Ｘ’線に沿い、フローティング電位時、印加電圧（ＶＲ＝３０Ｖ）、ＢＯＸ界面から０．１μｍ上側のシリコンバルク中でシミュレーションした場合の不純物濃度及び電界強度を示す分布図である。
【図２９】従来のＳＢＤ構造のシミュレーション領域を示す説明図である。
【図３０】従来の構造を有し、かつ、図２９におけるｘ＝４９μｍの位置での縦方向の不純物濃度及び電界強度を示す分布図である。
【図３１】従来の構造を有し、かつ、図２９におけるｘ＝３５μｍの位置での縦方向の不純物濃度分布図である。
【図３２】従来の構造を有し、かつ、ＳＢＤの表面から０．８μｍ深さでの横方向の電界強度分布図である。
【図３３】従来の構造を有し、かつ、ＳＢＤの表面から０．１μｍ深さでの横方向の電界強度分布図である。
【図３４】従来の縦型構造を有するＳＢＤの断面図である。
【図３５】従来の誘電体分離構造を有する集積化ＳＢＤの断面図である。
【図３６】上記従来の誘電体分離構造を有する集積化ＳＢＤを９０°回転させた状態の断面図である。
【符号の説明】
１ Ｎ↑＋シリコン基板
２ ｎ↑−エピタキシャル層
３ Ｐ型ガードリング
４ チャネルストッパ層
５ バリアメタル
６ アノード電極
７ カソード電極
８ 絶縁膜
９ 空乏層
１０ Ｐ↑−／Ｎ↑−型Ｓｉ（シリコン）基板
１１ 誘電体分離用ＳｉＯ２膜
１２Ａ，１２Ｂ 単位素子
１３ 空乏層
２１ ＳＯＩ基板
２２ 埋め込み酸化膜（ＢＯＸ）層
２３ ｎ↑−層
２４ トレンチ
２５ ｎ↑＋層
２６ 凸状ブロック
２７ 酸化膜
２８ バリアメタル層
２９ アノード電極
３０ カソード電極
３１ 補助（Ｓｕｂ）電極
３２ ＳＢＤ界面
３３ ＳＢＤチップ
３４Ａ，３４Ｂ，３４Ｃ，３５Ａ，３５Ｂ，３５Ｃ 半田バンプ電極
３６ ＩＣチップ
３７ ＭＯＳ ＦＥＴ／ＩＧＢＴチップ
３８ カット部
３９ 電極メタル
ＶＲ 逆耐圧定格電圧
ＶＬ 電位線
ＩＬ 不純物濃度分布線
Ｒ 高抵抗

Claims (5)

1. 低不純物濃度の一導電型を有する半導体基板上に、埋め込み酸化膜層を介して同じく低不純物濃度の一導電型層が積層されたＳＯＩ基板と、
   該ＳＯＩ基板上の前記一導電型層を前記埋め込み酸化膜層の表面に至るまで掘り込んで形成した複数のトレンチと、
   前記トレンチの対向する内壁に形成した高不純物濃度の一導電型層と、
   隣接する前記トレンチ間に形成され、かつ、低不純分濃度の一導電型層と高不純物濃度の一導電型層が横方向に形成された凸状ブロックと、
   該凸状ブロックの頂面に形成した酸化膜層と、
   前記トレンチのうち、少なくともアノード電極側となるトレンチの内壁、底面及びトレンチ開口部の前記酸化膜端部にオーバラップするように形成したバリアメタル層と、
   該バリアメタル層上に形成したアノード電極と、
   前記凸状ブロックを介して隣接されたトレンチ内に形成されたカソード電極と、
   前記ＳＯＩ基板の他方の主面側に形成された補助電極と、
   を有することを特徴とする横型トレンチ構造を有するショットキー・バリア・ダイオード。
2. 前記補助電極の電位を、前記アノード電極及びカソード電極の電位を受けるフローティングモード、前記カソード電極電位に固定したモード、及び前記アノード電極電位に固定したモードの３通りのモードで動作させることを特徴とする請求項１に記載の横型トレンチ構造を有するショットキー・バリア・ダイオード。
3. アノード電極パターンとカソード電極パターンが、前記ＳＯＩ基板の同一平面上に形成され、該電極パターンの途中の箇所を切断・除去することにより複数の素子に分離若しくは複数の素子の接続回路を形成するようにしたことを特徴とする請求項１又は２に記載の横型トレンチ構造を有するショットキー・バリア・ダイオード。
4. 前記ＳＯＩ基板の同一平面に形成された前記アノード電極パターン及びカソード電極パターン上に、半田バンプ電極を形成し、フリップ・チップ搭載型としたことを特徴とする請求項３に記載の横型トレンチ構造を有するショットキー・バリア・ダイオード。
5. 低不純物濃度の一導電型を有する半導体基板上に、埋め込み酸化膜層を介して同じく低不純物濃度の一導電型層が積層されたＳＯＩ基板を準備する第１の工程と、
   前記ＳＯＩ基板の前記一導電型層の表面に酸化膜を形成する第２の工程と、
   前記酸化膜にトレンチを形成するための複数の開口部が選択的に形成される第３の工程と、
   前記開口部を介して、その深さが前記埋め込み酸化膜層の表面、若しくは該酸化膜層を突き抜けて前記ＳＯＩ基板の基体表面に至るまで掘り込んで複数のトレンチを形成する第４の工程と、
   前記トレンチ内に一導電型となる高濃度不純物を導入して、該トレンチ間に形成された凸状ブロックの横方向に高不純物濃度の一導電型層を形成する第５の工程と、
   少なくともアノード電極側となる各トレンチの少なくとも内壁に、バリアメタル層を形成する第６の工程と、
   前記凸状ブロックの頂面及び各トレンチ内部を含めて前記ＳＯＩ基板の一方の主面側全面に一連の電極メタル層を形成する第７の工程と、
   前記電極メタル層をパターンニングして所定の形状のアノード電極及びカソード電極を形成する第８の工程と、
   を含むことを特徴とする横型トレンチ構造を有するショットキー・バリア・ダイオードの製造方法。

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