KR20150048360A - 접합 장벽 쇼트키 다이오드 및 이에 의해 제조된 접합 장벽 쇼트키 다이오드 - Google Patents
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- 230000004888 barrier function Effects 0.000 title claims abstract description 118
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000002161 passivation Methods 0.000 claims abstract description 18
- 239000002019 doping agent Substances 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 230000000116 mitigating effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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Abstract
본 발명은 접합 장벽 쇼트키 다이오드 및 이에 의해 제조된 접합 장벽 쇼트키 다이오드에 관한 것으로서, 더욱 상세하게는 쇼트기 접합(SCHOTTKY CONTACT)을 이용한 접합 장벽 쇼트키 다이오드 및 이에 의해 제조된 접합 장벽 쇼트키 다이오드에 관한 것이다.
이를 위해, 본 발명은 접합 장벽 쇼트키 다이오드의 제조방법으로서, n+ 기판의 상면에 n- 에피층을 형성하는 단계; 상기 n- 에피층의 상면에 p형 도펀트를 주입하여 p+ 접합 장벽 그리드 및 p+ 플로팅 필드 가드 링을 형성하는 단계; 상기 n+ 기판의 하면에 캐소드 전극을 형성하는 단계; 상기 p+ 접합 장벽 그리드 중 최외곽 접합 장벽 그리드의 일부 및 상기 p+ 플로팅 필드 가드 링을 커버하는 패시베이션(passivation) 막을 형성하는 단계; 상기 p+ 접합 장벽 그리드의 내부를 관통되게 에칭하여 p+ 접합 장벽 그리드의 내부에 트렌치(trench)를 형성하는 단계; 및 상기 n- 에피층의 상부에 애노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 접합 장벽 쇼트키 다이오드 제조방법을 제공한다.
이를 위해, 본 발명은 접합 장벽 쇼트키 다이오드의 제조방법으로서, n+ 기판의 상면에 n- 에피층을 형성하는 단계; 상기 n- 에피층의 상면에 p형 도펀트를 주입하여 p+ 접합 장벽 그리드 및 p+ 플로팅 필드 가드 링을 형성하는 단계; 상기 n+ 기판의 하면에 캐소드 전극을 형성하는 단계; 상기 p+ 접합 장벽 그리드 중 최외곽 접합 장벽 그리드의 일부 및 상기 p+ 플로팅 필드 가드 링을 커버하는 패시베이션(passivation) 막을 형성하는 단계; 상기 p+ 접합 장벽 그리드의 내부를 관통되게 에칭하여 p+ 접합 장벽 그리드의 내부에 트렌치(trench)를 형성하는 단계; 및 상기 n- 에피층의 상부에 애노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 접합 장벽 쇼트키 다이오드 제조방법을 제공한다.
Description
본 발명은 접합 장벽 쇼트키 다이오드 및 이에 의해 제조된 접합 장벽 쇼트키 다이오드에 관한 것으로서, 더욱 상세하게는 쇼트기 접합(SCHOTTKY CONTACT)을 이용한 접합 장벽 쇼트키 다이오드 및 이에 의해 제조된 접합 장벽 쇼트키 다이오드에 관한 것이다.
SiC는 Si에 비해 절연파괴전계(breakdown field strength)가 약 10배 높고, 포화전자이동속도(saturated electron velocity)가 약 2배 높으며, 열전도율 (thermal conductivity)가 약 3배 높아 고내압/고속/고온 동작에 적합한 차세대 전력소자용 반도체 물질이다.
특히, 이와 같은 SiC를 이용한 SiC 접합 장벽 쇼트키(Junction Barrier Schottky; JBS) 다이오드는 600 ~ 3300V 범위에서 종래의 Si PiN 다이오드를 대체할 우수한 특성 (빠른 스위칭 속도, 작은 소자 크기, 안정적 고온 특성 등)을 갖기에 차세대 파워 다이오드로 각광받으며 활발히 연구되고 있다. SiC 접합 장벽 쇼트키 다이오드는 기존 쇼크키 다이오드와 PiN 다이오드의 장점(쇼트키 다이오드의 낮은 ON 저항, PiN 다이오드의 높은 OFF 항복전압)만을 갖기에 가장 균형 잡힌 ON/OFF 특성을 나타낸다.
도 1은 종래 접합 장벽 쇼트키 다이오드의 개략적인 단면도이다. 도 1에 도시된 바와 같이, 종래 접합 장벽 쇼트키 다이오드는 n+ 기판(10), n+ 기판(10) 상에 형성되는 n- 에피층(20), n- 에피층(20) 내에 형성되는 p+ 접합 장벽 그리드(30), n- 에피층(20) 내에 p+ 접합 장벽 그리드(30)의 외주연을 따라 형성되는 플로팅 필드 가드 링(40), n- 에피층(20)의 상면에 형성되되 플로팅 필드 가드 링(40)과 p+ 접합 장벽 그리드의 일부를 커버하는 패시베이션 막(60), 캐소드 전극(50), 및 애노드 전극(70)을 포함하여 이루어진다.
한편, 이와 같은 접합 장벽 쇼트키 다이오드에서 ON 상태의 전류는 주로 애노드 전극과 n- 에피층 사이에 형성된 쇼트키 접합을 통해 흐르는데, 이때 n- 에피층 표면에 형성된 p+ 접합 장벽 그리드로 인해 전류의 흐름이 방해받게 된다. 즉, 종래 접합 장벽 쇼트키 다이오드는 n- 에피층 내에 전류가 흐르지 못하는 손실 면적을 크게 가져 ON 저항이 높다는 단점을 갖는다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 ON 저항을 낮출 수 있는 접합 장벽 쇼트키 다이오드 및 이에 의해 제조된 접합 장벽 쇼트키 다이오드를 제공하는 것이다.
이를 위해, 본 발명은 접합 장벽 쇼트키 다이오드의 제조방법으로서, n+ 기판의 상면에 n- 에피층을 형성하는 단계; 상기 n- 에피층의 상면에 p형 도펀트를 주입하여 p+ 접합 장벽 그리드 및 p+ 플로팅 필드 가드 링을 형성하는 단계; 상기 n+ 기판의 하면에 캐소드 전극을 형성하는 단계; 상기 p+ 접합 장벽 그리드 중 최외곽 접합 장벽 그리드의 일부 및 상기 p+ 플로팅 필드 가드 링을 커버하는 패시베이션(passivation) 막을 형성하는 단계; 상기 p+ 접합 장벽 그리드의 내부를 관통되게 에칭하여 p+ 접합 장벽 그리드의 내부에 트렌치(trench)를 형성하는 단계; 및 상기 n- 에피층의 상부에 애노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 접합 장벽 쇼트키 다이오드 제조방법을 제공한다.
여기서, 상기 p+ 접합 장벽 그리드 및 p+ 플로팅 필드 가드 링을 형성하는 단계는 상기 n- 에피층의 상면에 p형 도펀트를 주입한 후 1600 ~ 1700℃의 온도로 어닐링하며 이루어질 수 있다.
또한, 상기 캐소드 전극을 형성하는 단계는 상기 n+ 기판의 하면에 오믹 금속(ohmic metal)을 증착한 후 800 ~ 1200℃의 온도로 열처리하며 이루어질 수 있다.
그리고, 상기 패시베이션 막은 유전체로 이루어질 수 있다.
또한, 상기 p+ 접합 장벽 그리드의 내부에 트렌치를 형성하는 단계는 상기 p+ 접합 장벽 그리드의 내부를 건식 또는 습식 에칭하며 이루어질 수 있다.
그리고, 상기 애노드 전극을 형성하는 단계는 상기 n- 에피층 상면 및 상기 패시베이션 막의 일부에 쇼트키 금속(schottky metal)을 증착하며 이루어질 수 있다.
바람직하게, 상기 n+ 기판의 도핑 농도는 1018 ~ 1021㎝-3이고, 상기 n- 에피층의 도핑 농도는 1014 ~ 1016㎝-3일 수 있다.
또한, 상기 n+ 기판의 두께는 300 ~ 500㎛이고, 상기 n- 에피층의 두께는 5 ~ 100㎛일 수 있다.
바람직하게, 상기 p형 도펀트의 주입 농도는 1017 ~ 1020㎝-3일 수 있다.
또한, 상기 p+ 접합 장벽 그리드 및 p+ 플로팅 필드 가드 링을 형성하는 단계에 의해 형성되는 상기 p+ 접합 장벽 그리드 및 p+ 플로팅 필드 가드 링들은 1 ~ 5㎛의 간격을 가지며, 상기 n- 에피층의 표면으로부터 0.5 ~ 1.5㎛의 두께 및 1 ~ 20㎛의 폭으로 형성될 수 있다.
그리고, 상기 접합 장벽 쇼트키 다이오드는 SiC 접합 장벽 쇼트키 다이오드일 수 있다.
또한, 본 발명은 n+ 기판; 상기 n+ 기판의 상면에 형성되는 n- 에피층; 상기 n- 에피층의 상면으로부터 일정 깊이로 형성되되, 내부가 관통된 p+ 접합 장벽 그리드; 상기 n- 에피층의 상면으로부터 일정 깊이로 상기 p+ 접합 장벽 그리드의 외주연을 따라 형성되는 p+ 플로팅 필드 가드 링; 상기 n- 에피층의 상면에 형성되되, 상기 p+ 플로팅 필드 가드 링과 상기 p+ 접합 장벽 그리드 중 최외곽 접합 장벽 그리드의 일부를 커버하는 패시베이션 막; 상기 n+ 기판의 하면에 형성되는 캐소드 전극; 및 상기 n- 에피층의 상부에 형성되는 애노드 전극을 포함하는 것을 특징으로 하는 접합 장벽 쇼트키 다이오드를 제공한다.
본 발명에 따르면, p+ 접합 장벽 그리드 내부를 관통하는 트렌치에 의해 접합 장벽 쇼트키 다이오드의 ON 특성을 효과적으로 향상시킬 수 있다.
도 1은 도 1은 종래 접합 장벽 쇼트키 다이오드의 개략적인 단면도.
도 2는 본 발명의 일 실시예에 따른 접합 장벽 쇼트키 다이오드 제조방법을 개념적으로 나타낸 개념도.
도 3은 본 발명의 일 실시예에 따른 접합 장벽 쇼트키 다이오드의 개략적인 단면도.
도 2는 본 발명의 일 실시예에 따른 접합 장벽 쇼트키 다이오드 제조방법을 개념적으로 나타낸 개념도.
도 3은 본 발명의 일 실시예에 따른 접합 장벽 쇼트키 다이오드의 개략적인 단면도.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시 예에 따른 접합 장벽 쇼트키 다이오드 제조방법 및 이에 의해 제조된 접합 장벽 쇼트키 다이오드에 대해 상세히 설명한다.
아울러, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 접합 장벽 쇼트키 다이오드 제조방법을 개념적으로 나타낸 개념도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 접합 장벽 쇼트키 다이오드 제조방법은 n+ 기판(100)의 상면에 n- 에피층(200)을 형성하는 단계(도 2의 (a)), p+ 접합 장벽 그리드(300) 및 p+ 플로팅 필드 가드 링(400)을 형성하는 단계(도 2의 (b)), 캐소드 전극(500)을 형성하는 단계(도 2의 (c)), 패시베이션 막(600)을 형성하는 단계(도 2의 (d)), p+ 접합 장벽 그리드(300)에 트렌치(trench)(T)를 형성하는 단계(도 2의 (e)), 및 애노드 전극(700)을 형성단계(도 2의 (f))를 포함하여 이루어질 수 있다.
접합 장벽 쇼트키 다이오드를 제조하기 위해, 우선 n+ 기판(100)의 상면에 n- 에피층(200)을 형성한다(도 2의 (a)).
n+ 기판(100)은 반도체 소재에 n형 도펀트를 고농도로 도핑하여 형성된 기판이다. 바람직하게 n+ 기판(100)은 SiC 소재에 n형 도펀트가 도핑된 기판일 수 있다. 그리고, n+ 기판(100)의 도핑 농도는 1018 ~ 1021㎝-3일 수 있으며, n+ 기판(100)은 300 ~ 500㎛의 두께를 가질 수 있다.
n- 에피층(200)은 n+ 기판(100)의 상면에 n+ 기판(100)과 동일한 소재를 성장시킨 후 n형 도펀트를 n+ 기판(100)에 도핑된 도펀트의 농도보다 저농도로 도핑함으로써 형성한다. n- 에피층(200)의 도핑 농도는 1014 ~ 1016㎝-3일 수 있다. 또한, n- 에피층(200)은 5 ~ 100㎛의 두께를 가질 수 있다. 본 발명의 일 실시예에 따라 제조된 SiC 접합 장벽 쇼트키 다이오드가 600V용으로 사용될 경우 n- 에피층(200)은 약 5㎛의 두께를 가질 것이며, 1200V용으로 사용될 경우 n- 에피층(200)은 약 13㎛의 두께를 가질 것이다.
다음으로, n- 에피층(200)의 상면에 p형 도펀트를 주입하여 n- 에피층(200)의 상면으로부터 일정 깊이로 p+ 접합 장벽 그리드(grid)(300) 및 p+ 플로팅 필드 가드 링(floating field quard ring)(400)을 형성한다(도 2의 (b)).
접합 장벽 쇼트키 영역을 형성하는 p+ 접합 장벽 그리드(300)는 접합 장벽 쇼트키 다이오드에 순방향 전압 인가 시 고전류 효율을 높이고 역방향 전압 인가 시 공핍층(depletion layer)이 균등하게 형성되도록 한다.
그리고, p+ 접합 장벽 그리드(300)의 외주연을 따라 형성되어 플로팅 필드 가드 링 영역을 형성하는 p+ 플로팅 필드 가드 링(400)은 애노드 전극(700)의 종단에서 발생하는 높은 전계를 분산시켜 항복전압을 높인다. p+ 플로팅 필드 가드 링(400)은 복수 개로 이루어질 수 있다.
p+ 접합 장벽 그리드(300)와 p+ 플로팅 필드 가드 링(400)은 n- 에피층(200)의 상면에 Al과 같은 p형 도펀트를 주입한 후, 이를 1600 ~ 1700℃의 온도로 어닐링(annealing)하는 활성화를 통해 형성할 수 있다.
여기서, p형 도펀트의 주입 농도는 1017 ~ 1020㎝-3일 수 있다. p+ 접합 장벽 그리드(300)와 p+ 플로팅 필드 가드 링(400)에 도핑되는 도펀트의 양은 서로 동일하거나 다를 수 있다.
그리고, p+ 접합 장벽 그리드(300) 및 각각의 p+ 플로팅 필드 가드 링(400)은 1 ~ 5㎛의 간격을 갖도록 형성될 수 있다. 또한, p+ 접합 장벽 그리드(300) 및 p+ 플로팅 필드 가드 링(400)은 n- 에피층(200)의 표면으로부터 0.5 ~ 1.5㎛의 두께를 가지며 1 ~ 20㎛의 폭으로 형성될 수 있다.
한편, p+ 접합 장벽 그리드(300) 중 애노드 전극(700)의 에지(edge)부에 접하는 최외곽 그리드에 추가적으로 도펀트를 주입하는 공정을 통해 최외곽 그리드의 폭을 넓게하여, 애노드 전극(700)의 에지부에 집중되는 전계를 보다 효과적으로 완화할 수 있는 접합종단연장(JTE, Junction Termination Extension) 구조를 형성할 수 있다.
다음으로, n+ 기판(100)의 하면에 캐소드 전극(500)을 형성한다(도 2의 (c)).
캐소드 전극(500)은 n+ 기판(100)의 하면에 Ni, Ti 등과 같은 오믹 금속(ohmic metal)을 증착한 후, 이를 800 ~ 1200℃의 온도로 열처리함으로써 형성될 수 있다.
다음으로, n- 에피층(200)의 상면에 p+ 접합 장벽 그리드(300) 중 최외곽 접합 장벽 그리드의 일부 및 p+ 플로팅 필드 가드 링(400)을 커버하는 패시베이션(passivation) 막을 형성한다(도 2의 (d)).
이는, n- 에피층(200)의 상면에 유전체를 증착한 후 애노드 전극(700)이 형성될 부분(p+ 접합 장벽 그리드(300)가 형성된 영역 중 최외곽 접합 장벽 그리드의 일부를 제외한 부분)을 건식 또는 습식 에칭하며 이루어질 수 있다. 여기서, 유전체는 산화물 또는 질화물로 이루어질 수 있다.
다음으로, p+ 접합 장벽 그리드(300)의 내부를 관통되게 에칭하여 p+ 접합 장벽 그리드(300)의 내부에 트렌치(trench)(T)를 형성한다(도 2의 (e)).
트렌치(T)는 p+ 접합 장벽 그리드(300)의 내부를 건식 또는 습식 에칭함으로써 형성할 수 있다. 이중, 건식 에칭으로는 SF6, CHF3 등에 기반한 ICP(Inductively Coupled Plasma) 또는 ECR(Electron Cyclotron Resonance) 방식 등을 사용할 수 있다. 에칭에 의해 트렌치(T)를 형성한 후에는 이를 세정하는 공정을 거칠 수 있다.
이와 같이 p+ 접합 장벽 그리드(300)의 내부에 형성된 트렌치(T)는 애노드 전극(700)으로부터의 추가적인 전류 흐름을 제공한다.
마지막으로, n- 에피층(200)의 상부에 애노드 전극(700)을 형성함으로써 접합 장벽 쇼트키 다이오드를 제조할 수 있다(도 2의 (f)).
애노드 전극(700)은 n- 에피층(200)의 상면에 Ni, Ti, Mo 등과 같은 쇼크키 금속을 증착하여 형성할 수 있다.
또한, 애노드 전극(700)은 n- 에피층(200)의 상면 및 패시베이션 막(600)의 일부를 커버하도록 형성될 수 있다. 즉, 애노드 전극(700)의 양 단부가 패시베이션 막(600)의 상면에 형성되도록 함으로써, 애노드 전극(700)의 단부에 집중되는 전계를 보다 효과적으로 완화할 수 있는 전계판(Field Plate) 구조를 형성할 수 있다.
이와 같이, p+ 접합 장벽 그리드를 관통되게 에칭하여 p+ 접합 장벽 그리드 내에 트렌치를 형성한 후, 애노드 전극을 형성함으로써, 접합 장벽 쇼트키 다이오드의 ON 특성을 효과적으로 향상시킬 수 있다.
즉, p+ 접합 장벽 그리드의 형성 공정 상 p+ 접합 장벽 그리드의 폭을 일정 크기 이하로 형성하기는 매우 곤란하다. 이에 본 발명에서는 p+ 접합 장벽 그리드를 형성한 후 그 내부를 에칭함으로써, p+ 접합 장벽 그리드가 매우 얇은 폭을 갖도록 할 수 있고, 이에 의해 n- 에피층에서 전류가 흐르지 못하는 손실 면적을 줄여줌으로써, 접합 장벽 쇼트키 다이오드의 ON 특성을 효과적으로 향상시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 접합 장벽 쇼트키 다이오드 제조방법에 의해 제조된 접합 장벽 쇼트키 다이오드의 개략적인 단면도이다.
도 3에 도시된 바와 같이, n+ 기판(100), n+ 기판(100)의 상면에 형성되는 n- 에피층(200), n- 에피층(200)의 상면으로부터 일정 깊이로 형성되되, 내부가 관통된 p+ 접합 장벽 그리드(300), n- 에피층(200)의 상면으로부터 일정 깊이로 p+ 접합 장벽 그리드(300)의 외주연을 따라 형성되는 p+ 플로팅 필드 가드 링(400), n- 에피층(200)의 상면에 형성되되 p+ 플로팅 필드 가드 링(400)과 p+ 접합 장벽 그리드(300) 중 최외곽 접합 장벽 그리드의 일부를 커버하는 패시베이션 막(500), n+ 기판(100)의 하면에 형성되는 캐소드 전극(500) 및 n- 에피층(200)의 상부에 형성되는 애노드 전극(700)을 포함하여 이루어진 접합 장벽 쇼트키 다이오드는 종래 접합 장벽 쇼트키 다이오드보다 감소된 손실 면적을 가짐을 알 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10, 100: n+ 기판
20, 200: n- 에피층
30, 300: p+ 접합 장벽 그리드 40, 400: p+ 플로팅 필드 가드 링
50, 500: 캐소드 전극 60, 600: 패시베이션 막
70, 700: 애노드 전극
30, 300: p+ 접합 장벽 그리드 40, 400: p+ 플로팅 필드 가드 링
50, 500: 캐소드 전극 60, 600: 패시베이션 막
70, 700: 애노드 전극
Claims (12)
- 접합 장벽 쇼트키 다이오드의 제조방법으로서,
n+ 기판의 상면에 n- 에피층을 형성하는 단계;
상기 n- 에피층의 상면에 p형 도펀트를 주입하여 p+ 접합 장벽 그리드 및 p+ 플로팅 필드 가드 링을 형성하는 단계;
상기 n+ 기판의 하면에 캐소드 전극을 형성하는 단계;
상기 p+ 접합 장벽 그리드 중 최외곽 접합 장벽 그리드의 일부 및 상기 p+ 플로팅 필드 가드 링을 커버하는 패시베이션(passivation) 막을 형성하는 단계;
상기 p+ 접합 장벽 그리드의 내부를 관통되게 에칭하여 p+ 접합 장벽 그리드의 내부에 트렌치(trench)를 형성하는 단계; 및
상기 n- 에피층의 상부에 애노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 접합 장벽 쇼트키 다이오드 제조방법.
- 제1항에 있어서,
상기 p+ 접합 장벽 그리드 및 p+ 플로팅 필드 가드 링을 형성하는 단계는,
상기 n- 에피층의 상면에 p형 도펀트를 주입한 후 1600 ~ 1700℃의 온도로 어닐링하며 이루어지는 것을 특징으로 하는 접합 장벽 쇼트키 다이오드 제조방법.
- 제1항에 있어서,
상기 캐소드 전극을 형성하는 단계는,
상기 n+ 기판의 하면에 오믹 금속(ohmic metal)을 증착한 후 800 ~ 1200℃의 온도로 열처리하며 이루어지는 것을 특징으로 하는 접합 장벽 쇼트키 다이오드 제조방법.
- 제1항에 있어서,
상기 패시베이션 막은 유전체로 이루어지는 것을 특징으로 접합 장벽 쇼트키 다이오드 제조방법.
- 제1항에 있어서,
상기 p+ 접합 장벽 그리드의 내부에 트렌치를 형성하는 단계는,
상기 p+ 접합 장벽 그리드의 내부를 건식 또는 습식 에칭하며 이루어지는 것을 특징으로 하는 접합 장벽 쇼트키 다이오드 제조방법.
- 제1항에 있어서,
상기 애노드 전극을 형성하는 단계는,
상기 n- 에피층 상면 및 상기 패시베이션 막의 일부에 쇼트키 금속(schottky metal)을 증착하며 이루어지는 것을 특징으로 하는 접합 장벽 쇼트키 다이오드 제조방법.
- 제1항에 있어서,
상기 n+ 기판의 도핑 농도는 1018 ~ 1021㎝-3이고, 상기 n- 에피층의 도핑 농도는 1014 ~ 1016㎝-3인 것을 특징으로 하는 접합 장벽 쇼트키 다이오드 제조방법.
- 제1항에 있어서,
상기 n+ 기판의 두께는 300 ~ 500㎛이고, 상기 n- 에피층의 두께는 5 ~ 100㎛인 것을 특징으로 하는 접합 장벽 쇼트키 다이오드 제조방법.
- 제1항에 있어서,
상기 p형 도펀트의 주입 농도는 1017 ~ 1020㎝-3인 것을 특징으로 하는 접합 장벽 쇼트키 다이오드 제조방법.
- 제1항에 있어서,
상기 p+ 접합 장벽 그리드 및 p+ 플로팅 필드 가드 링을 형성하는 단계에 의해 형성되는 상기 p+ 접합 장벽 그리드 및 p+ 플로팅 필드 가드 링들은 1 ~ 5㎛의 간격을 가지며, 상기 n- 에피층의 표면으로부터 0.5 ~ 1.5㎛의 두께 및 1 ~ 20㎛의 폭으로 형성되는 것을 특징으로 하는 접합 장벽 쇼트키 다이오드 제조방법.
- 제1항에 있어서,
상기 접합 장벽 쇼트키 다이오드는 SiC 접합 장벽 쇼트키 다이오드인 것을 특징으로 하는 접합 장벽 쇼트키 다이오드 제조방법.
- n+ 기판;
상기 n+ 기판의 상면에 형성되는 n- 에피층;
상기 n- 에피층의 상면으로부터 일정 깊이로 형성되되, 내부가 관통된 p+ 접합 장벽 그리드;
상기 n- 에피층의 상면으로부터 일정 깊이로 상기 p+ 접합 장벽 그리드의 외주연을 따라 형성되는 p+ 플로팅 필드 가드 링;
상기 n- 에피층의 상면에 형성되되, 상기 p+ 플로팅 필드 가드 링과 상기 p+ 접합 장벽 그리드 중 최외곽 접합 장벽 그리드의 일부를 커버하는 패시베이션 막;
상기 n+ 기판의 하면에 형성되는 캐소드 전극; 및
상기 n- 에피층의 상부에 형성되는 애노드 전극을 포함하는 것을 특징으로 하는 접합 장벽 쇼트키 다이오드.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020130128266A KR20150048360A (ko) | 2013-10-28 | 2013-10-28 | 접합 장벽 쇼트키 다이오드 및 이에 의해 제조된 접합 장벽 쇼트키 다이오드 |
PCT/KR2014/010163 WO2015064999A1 (ko) | 2013-10-28 | 2014-10-28 | 접합 장벽 쇼트키 다이오드 및 이에 의해 제조된 접합 장벽 쇼트키 다이오드 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020130128266A KR20150048360A (ko) | 2013-10-28 | 2013-10-28 | 접합 장벽 쇼트키 다이오드 및 이에 의해 제조된 접합 장벽 쇼트키 다이오드 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20150048360A true KR20150048360A (ko) | 2015-05-07 |
Family
ID=53004525
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020130128266A KR20150048360A (ko) | 2013-10-28 | 2013-10-28 | 접합 장벽 쇼트키 다이오드 및 이에 의해 제조된 접합 장벽 쇼트키 다이오드 |
Country Status (2)
Country | Link |
---|---|
KR (1) | KR20150048360A (ko) |
WO (1) | WO2015064999A1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110571262A (zh) * | 2019-09-09 | 2019-12-13 | 电子科技大学 | 一种具有沟槽结构的碳化硅结势垒肖特基二极管 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU2018297321B9 (en) | 2017-07-07 | 2021-10-07 | Ppg Industries Ohio, Inc. | Electrode slurry composition for lithium ion electrical storage devices |
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Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4326762B2 (ja) * | 2002-07-17 | 2009-09-09 | 日本インター株式会社 | 横型トレンチ構造を有するショットキー・バリア・ダイオード及びその製造方法 |
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-
2013
- 2013-10-28 KR KR1020130128266A patent/KR20150048360A/ko not_active Application Discontinuation
-
2014
- 2014-10-28 WO PCT/KR2014/010163 patent/WO2015064999A1/ko active Application Filing
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CN110571262A (zh) * | 2019-09-09 | 2019-12-13 | 电子科技大学 | 一种具有沟槽结构的碳化硅结势垒肖特基二极管 |
Also Published As
Publication number | Publication date |
---|---|
WO2015064999A1 (ko) | 2015-05-07 |
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