CN112820776A - 一种提高防静电能力的mosfet器件及制造方法 - Google Patents

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Abstract

本发明涉及一种提高防静电能力的MOSFET器件及制作方法，包括用于引出栅极的栅极金属和用于引出源极的源极金属，栅极金属和源极金属间设置有ESD保护结构，ESD保护结构包括多个ESD保护沟槽，多个ESD保护沟槽并列排布在栅极PAD区的四周，栅极串联有多个栅极电阻Rg，栅极电阻Rg包括栅电阻沟槽，且多个栅极电阻沟槽设置在有源区和终端保护区间；本发明在现有带ESD防护结构器件的基础上，在栅极串联了栅极电阻Rg，当栅极受到强静电冲击时，Rg电阻会使流向多晶硅二极管回路，有效保护了MOS的薄栅氧结构，使得原有常规二极管保护回路(PN结对)发挥更大的保护作用，从而提高了器件的抗ESD能力极限，提高了器件的可靠性。

Description

一种提高防静电能力的MOSFET器件及制造方法
技术领域
本发明涉及功率半导体器件，具体地说是一种提高防静电能力的MOSFET器件及制造方法，属于功率半导体器件技术领域。
背景技术
功率MOSFET器件在现代电子产业中发挥着重要的作用，随着器件应用范围的扩展，越来越多的人对器件的抗静电能力有着更高的要求。由MOSFET的器件结构可知，MOSFET栅极和源极之间只有一层很薄的氧化层隔开，此氧化层一般在100nm之内，在MOS器件没有特殊结构保护时，其抗ESD能力很低，一般在500V以内，在相对干燥的环境中，其远低于常见人体产生的静电值，极易造成器件的永久损坏。
为了让MOSFET器件具有更高的抗静电能力，工程师们想过各种办法，比如在器件封装时，让MOSFET和防护器件合封，甚至在外围电路中增加ESD保护单元。这样做虽然解决了问题，但成本也大大提高。
在保证器件功能的前提下，目前最常用的方法是提高MOSFET栅极和源极之间的抗静电能力，也就是制造带有ESD保护的MOSFET器件，现有技术的做法是在原有MOSFET制造工艺流程的基础上设置若干组背靠背的PN结结构(至少为一组)，然后将其接在功率MOSFET器件的栅极和源极之间，其原理图如图1所示：具体制造方法是在MOSFET器件某个区域，通过热生长场氧化层、淀积并刻蚀多晶硅图形、离子注入等一系列步骤形成ESD的PN结(图1中为两组背靠背的PN结结构)。规划出的区域可以位于芯片的栅极区，终端区或其他区域，形状也可因设计而变动。如图2所示，为MOSFET器件俯视图，在器件栅极PAD区设置ESD保护结构，如图3所示：为图2中S区的放大结构示意图，图3为图2中A-A’的剖视结构示意图，A区通过接触孔与栅极金属连接，B区通过接触孔与源极金属连接。
常规N型沟槽功率MOSFET器件的制造流程如下：
第一步：预处理后，光刻并刻蚀形成沟槽(用到光刻版1)；
第二步：栅极多晶硅的淀积并回刻，在沟槽内形成栅极多晶硅；
第三步：淀积氧化层，光刻并刻蚀(用到光刻版2)，以形成用于制作ESD结构的承载结构；
第四步：ESD多晶淀积，注入、光刻、刻蚀(用到光刻版3)，目的是制作出用于形成PN结的多晶硅；
第五步：ESD多晶硅选择性注入以形成ESD PN结(用到光刻版4)，此步通常和常规流程源极区的注入共同形成；
第六步：接触孔光刻、刻蚀(光刻版5)，这一层为常规流程；
第七步：金属层光刻、刻蚀(光刻版6)，这一层为常规流程。
该方法工艺过程需要用到6次光刻，制程复杂，成本较高。
发明内容
本发明的目的是克服现有功率MOSFET器件技术中存在的不足，提供一种提高防静电能力的MOSFET器件及制造方法，在现有带ESD防护结构器件结构的基础上，在栅极串联了多个栅极电阻Rg，当栅极受到更强静电冲击时，栅极和源极之间有栅极电阻Rg，更多的电流会流向多晶硅二极管组回路，有效保护了MOS器件的薄栅氧结构，从而提高了器件的抗ESD能力极限，提高了器件的可靠性。
为实现以上技术目的，本发明的技术方案是：一种提高防静电能力的MOSFET器件，包括用于引出栅极的栅极金属和用于引出源极的源极金属，其特征在于，所述栅极金属和源极金属间设置有ESD保护结构，所述ESD保护结构包括多个ESD保护沟槽，所述多个ESD保护沟槽并列排布在栅极PAD区的四周，所述栅极串联有栅极电阻Rg，所述栅极电阻Rg包括多个栅电阻沟槽，且多个栅极电阻沟槽设置在有源区和终端保护区间。
进一步地，在器件截面上，所述ESD保护沟槽设置于第一导电类型漂移区内，所述第一导电类型漂移区下方设有第一导电类型衬底，且邻接；所述ESD保护沟槽的内设有多组串联的多晶硅二极管组，所述ESD保护沟槽的内壁设有沟槽氧化层，所述沟槽氧化层包裹所述多晶硅二极管组，所述多晶硅二极管组包括第一导电类型多晶硅和第二导电类型多晶硅交替排列构成的背靠背二极管组，所述ESD保护沟槽上设有绝缘介质，所述绝缘介质内设有金属接触孔，所述栅极金属和源极金属均通过金属接触孔分别与串联的多晶硅二极管组的两端欧姆接触。
进一步地，在器件截面上，所述栅电阻沟槽设置于第一导电类型漂移区内，所述第一导电类型漂移区下方设有第一导电类型衬底，且邻接；所述栅电阻沟槽的内壁设有栅氧化层，所述栅电阻沟槽内设有导电多晶硅，所述栅氧化层包裹所述导电多晶硅，所述栅电阻沟槽上设有绝缘介质，所述绝缘介质内设有金属接触孔，所述栅极金属通过金属接触孔与栅电阻沟槽内的导电多晶硅欧姆接触。
进一步地，在所述栅电阻沟槽内，所述导电多晶硅包括第一导电类型多晶硅或第二导电类型多晶硅。
进一步地，在器件截面上，所述有源区包括若干个相互并联排布的元胞单元，所述元胞单元包括位于所述第一导电类型漂移区内的第二导电类型阱区、位于所述第二导电类型阱区内的第一导电类型源区、位于第二导电类型阱区间的栅极沟槽，所述栅极沟槽的内壁设有栅氧化层，所述栅极沟槽内设有第一导电类型多晶硅，所述栅氧化层包裹所述第一导电类型多晶硅，所述栅极沟槽上覆盖有绝缘介质，所述绝缘介质内设有金属接触孔，所述源极金属通过金属接触孔分别与第二导电类型阱区、第一导电类型源区欧姆接触。
为了进一步实现以上技术目的，本发明还提出一种提高防静电能力的MOSFET器件的制作方法，包括如下步骤：
a、提供一半导体基板，所述半导体基板包括第一导电类型漂移区以及位于所述第一导电类型漂移区下方的第一导电类型衬底，所述第一导电类型漂移区的上表面为半导体基板的第一主面，第一导电类型衬底的下表面为半导体基板的第二主面；
b、在所述半导体基板的第一主面上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第一硬掩膜窗口；
c、在所述第一硬掩膜窗口的掩蔽下，对第一主面进行刻蚀，得到位于有源区的若干个均匀并列分布的栅极沟槽、位于栅极PAD区四周均匀并列分布的ESD保护沟槽、位于有源区和终端保护区间的多个栅电阻沟槽；
d、在所述半导体基板的第一主面上生长氧化层和淀积多晶硅，并依次对多晶硅和氧化层进行刻蚀，只保留栅极沟槽、ESD保护沟槽和栅电阻沟槽内的氧化层和多晶硅；
e、在所述半导体基板的第一主面注入第二导电类型离子，并退火，得到位于有源区内的第二导电类型阱区、位于栅极沟槽内的栅氧化层和第二导电类型多晶硅、位于ESD保护沟槽内的沟槽氧化层和第二导电类型多晶硅、位于栅电阻沟槽内的栅氧化层和第二导电类型多晶硅；
f、在所述半导体基板的第一主面上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第二硬掩膜窗口；
g、在图形化的第二硬掩膜窗口的掩蔽下，选择性注入第一导电类型离子，得到位于第二导电类型阱区内的第一导电类型源区、位于栅电阻沟槽内的栅氧化层和导电多晶硅、位于ESD保护沟槽内的沟槽氧化层和第一导电类型多晶硅；
此时，ESD保护沟槽内的第一导电类型多晶硅和第二导电类型多晶硅交替排列形成多组串联的多晶硅二极管组；
h、在所述半导体基板的第一主面上淀积绝缘介质，并对绝缘介质进行刻蚀，得到多个金属接触孔；
i、在所述金属接触孔内和绝缘介质上淀积金属，并对金属进行刻蚀，得到源极金属、栅极金属；
j、对半导体第二主面进行减薄，然后淀积金属，得到位于第一导电类型衬底下表面的漏极金属。
进一步地，步骤e中所述第二导电类型离子的注入浓度小于步骤g中所述第一导电类型离子的注入浓度；
在步骤g中，所述栅电阻沟槽内，在第二硬掩膜窗口的掩蔽下，选择性注入第一导电类型离子，若栅电阻沟槽内注入第一导电类型离子，则栅电阻沟槽内的导电多晶硅反型为第一导电类型多晶硅，若栅电阻沟槽内不注入第一导电类型离子，则栅电阻沟槽内的导电多晶硅为第二导电类型多晶硅。
进一步地，在步骤g中，所述多晶硅二极管组包括第一导电类型多晶硅和第二导电类型多晶硅交替排列构成的背靠背二极管组；
在步骤i中，所述栅极金属和源极金属分别与串联的多晶硅二极管组的两端欧姆接触。
进一步地，步骤i中，在有源区，所述源极金属分别与第二导电类型阱区、第一导电类型源区欧姆接触；在所述栅电阻沟槽内，所述栅极金属与导电多晶硅欧姆接触。
进一步地，对于N型MOSFET器件结构，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型MOSFET器件结构，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
与现有技术相比，本发明具有以下优点：
1)本发明在栅极和源极间设置了ESD保护结构，ESD保护结构采用ESD保护沟槽的结构，并设置在栅极PAD区周围，在ESD保护沟槽内设置多组串联的多晶硅二极管组，(本发明多晶硅二极管组包括两组或两组以上，多晶硅二极管组数量根据栅极耐压极限Vgs而定)，当器件受到静电冲击时，多晶硅二极管组会先于栅极的栅氧化层被击穿，瞬间泄放静电电流，从而保护器件不被损坏；
2)如图8所示，本发明的栅极串联了栅极电阻Rg，栅极电阻Rg采用栅电阻沟槽的结构，并在有源区和终端保护区之间设置多个栅电阻沟槽，当器件栅极受到更强的静电冲击时，因为栅极有栅极电阻Rg，致使更多的电流会流向多晶硅二极管组回路，有效保护了MOS器件的薄栅氧化层，使得ESD保护结构发挥更大的保护作用，从而提高了器件的抗ESD能力极限；
3)本发明栅极电阻Rg的阻值可以通过栅电阻沟槽中离子浓度、栅电阻沟槽的数量、长度、宽度等灵活调整，ESD防护能力明显提升，因而提高了器件的可靠性；
在人体模式下(HBM)，当本发明栅极电阻Rg值为300ohm时，MOS器件的抗静电能力极限值由2000V提高到3500V以上，提升效果明显；
4)与现有工艺制作方法相比，本发明的工艺制造方法只需4层光刻版，而现有工艺制作方法至少需要6层光刻版，本发明工艺制造方法减少了光刻版的数量，不仅节约了成本，而且简化了工艺制作流程。
附图说明
图1是现有技术带ESD防护结构器件的电路原理图。
图2是现有技术带ESD防护结构器件的俯视结构示意图。
图3是图2中ESD静电保护区(S区)的放大结构示意图。
图4是图3中A-A’的剖视结构示意图。
图5是本发明实施例1的俯视结构示意图。
图6是本发明实施例1中ESD保护沟槽的俯视结构示意图。
图7是本发明实施例1中栅电阻沟槽的俯视结构示意图。
图8是本发明带ESD防护结构器件的电路原理图。
图9是本发明实施例1中图5B-B’的剖视结构示意图。
图10是本发明实施例1中图5C-C’的剖视结构示意图。
图11是本发明实施例1中形成半导体基板的剖视结构示意图。
图12是本发明实施例1中形成ESD保护沟槽、栅电阻沟槽和栅极沟槽的剖视结构示意图。
图13是本发明实施例1中刻蚀氧化层和多晶硅后的剖视结构示意图。
图14是本发明实施例1中形成P型阱区、沟槽内的P型多晶硅后的剖视结构示意图。
图15是本发明实施例1中光刻形成第二硬掩膜窗口的剖视结构示意图。
图16是本发明实施例1中形成N型源区、多晶硅二极管组及栅电阻沟槽内的N型多晶硅的剖视结构示意图。
图17是本发明实施例1中形成金属接触孔和绝缘介质的剖视结构示意图。
附图标记说明：100-有源区；101-终端保护区；102-栅极PAD区；1-N型衬底；2-N型漂移区；3-ESD保护沟槽；4-栅电阻沟槽；5-沟槽氧化层；6-多晶硅二极管组；7-绝缘介质；8-金属接触孔；9-源极金属；10-栅极金属；11-栅氧化层；12-N型多晶硅；13-P型阱区；14-N型源区；15-栅极沟槽；16-P型多晶硅；17-第一硬掩膜窗口；18-第二硬掩膜窗口；19-漏极金属。
具体实施方式
下面结合具体实施例对本发明作进一步说明。
如下实施例1中的一种提高防静电能力的MOSFET器件，以N型沟槽栅MOSFET为例，所述第一导电类型为N型，所述第二导电类型为P型；
如附图5所示，一种提高防静电能力的MOSFET器件，包括用于引出栅极的栅极金属10和用于引出源极的源极金属9，所述栅极金属10和源极金属9间设置有ESD保护结构，所述ESD保护结构包括多个ESD保护沟槽3，所述多个ESD保护沟槽3并列排布在栅极PAD区102的四周，所述栅极串联有栅极电阻Rg，所述栅极电阻Rg包括多个栅电阻沟槽4，且多个栅极电阻沟槽4设置在有源区100和终端保护区101间；所述终端保护区101环绕在所述有源区100的周围，所述栅极PAD区102设置在有源区100任意位置，所述栅极电阻Rg以栅电阻沟槽4的形式设置在所述终端保护区101和所述有源区100间；
如图6和图9所示，所述ESD保护沟槽3设置于N型漂移区2内，所述N型漂移区2下方设有N型衬底1，且邻接；所述ESD保护沟槽3的内设有多组串联的多晶硅二极管组6，所述ESD保护沟槽3的内壁设有沟槽氧化层5，所述沟槽氧化层5包裹所述多晶硅二极管组6，所述多晶硅二极管组6包括N型多晶硅12和P型多晶硅16交替排列构成的背靠背二极管组(即N-P-N)，所述ESD保护沟槽3上设有绝缘介质7，所述绝缘介质7内设有金属接触孔8，所述栅极金属10和源极金属9均通过金属接触孔8分别与串联的多晶硅二极管组6的两端欧姆接触；
本发明实施例1中，所述ESD保护沟槽3内包含两组多晶硅二极管组6，所述栅极金属10和源极金属9均通过金属接触孔8分别与串联的多晶硅二极管组6两端的N型多晶硅12欧姆接触。
如图7、图9和图10所示，所述栅极电阻Rg包括栅电阻沟槽4，所述栅电阻沟槽4设置于N型漂移区2内，所述N型漂移区2下方设有N型衬底1，且邻接；所述栅电阻沟槽4的内壁设有栅氧化层11，所述栅电阻沟槽4内设有N型多晶硅12，所述栅氧化层11包裹所述N型多晶硅12，所述栅电阻沟槽4上设有绝缘介质7，所述绝缘介质7内设有金属接触孔8，所述栅极金属10通过金属接触孔8与栅电阻沟槽4内的N型多晶硅12欧姆接触；
本发明所述栅电阻沟槽4内的导电多晶硅可以为N型多晶硅12或P型多晶硅16，本发明实施例1中所述栅电阻沟槽4内的导电多晶硅为N型多晶硅12。
在器件截面上，所述有源区100包括若干个相互并联排布的元胞单元，所述元胞单元包括位于所述N型漂移区2内的P型阱区13、位于所述P型阱区13内的N型源区14、位于P型阱区13间的栅极沟槽15，所述栅极沟槽15的内壁设有栅氧化层11，所述栅极沟槽15内设有N型多晶硅12，所述栅氧化层11包裹所述N型多晶硅12，所述栅极沟槽15上覆盖有绝缘介质7，所述绝缘介质7内设有金属接触孔8，所述源极金属9通过金属接触孔8分别与P型阱区13、N型源区14欧姆接触。
所述终端保护区101包括分压保护区和截止区，所述截止区位于终端保护区101的外圈，所述分压保护区和截止区的结构为本领域技术人所熟知的，此处不再赘述；
如上实施例1中的一种提高防静电能力的MOSFET器件的制作方法，包括如下步骤：
如图11所示，a、提供一半导体基板，所述半导体基板包括N型漂移区2以及位于所述N型漂移区2下方的N型衬底1，所述N型漂移区2的上表面为半导体基板的第一主面001，N型衬底1的下表面为半导体基板的第二主面002；
如图12所示，b、在所述半导体基板的第一主面001上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第一硬掩膜窗口17；
c、在所述第一硬掩膜窗口17的掩蔽下，对第一主面001进行刻蚀，得到位于有源区100的若干个均匀并列分布的栅极沟槽15、位于栅极PAD区102四周并列分布的ESD保护沟槽3、位于有源区100和终端保护区101间的多个栅电阻沟槽4；
如图13所示，d、在所述半导体基板的第一主面001上生长氧化层和淀积多晶硅，并依次对多晶硅和氧化层进行刻蚀，只保留栅极沟槽15、ESD保护沟槽3和栅电阻沟槽4内的氧化层和多晶硅；
此处，上述栅极沟槽15、ESD保护沟槽3和栅电阻沟槽4内的多晶硅为无掺杂多晶硅；
如图14所示，e、对所述半导体基板的第一主面001注入P型离子，并退火，得到位于有源区100内的P型阱区13、位于ESD保护沟槽3内的沟槽氧化层5和P型多晶硅16、位于栅电阻沟槽4内的栅氧化层11和P型多晶硅16；
此处，P型离子的注入为普注，栅电阻沟槽4和栅极沟槽15内也均被注入了P型离子；
如图15所示，f、在所述半导体基板的第一主面001上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第二硬掩膜窗口18；
如图16所示，g、在图形化的第二硬掩膜窗口18的掩蔽下，选择性注入N型离子，并退火，得到位于P型阱区13内的N型源区14、位于栅电阻沟槽4内的栅氧化层11和导电多晶硅、位于ESD保护沟槽3内的沟槽氧化层5和N型多晶硅12；
此处，步骤e中P型离子的注入浓度远远小于步骤g中N型离子的注入浓度；在步骤g中，N型离子为选择性注入，若栅电阻沟槽4内注入N型离子，则栅电阻沟槽4内的P型多晶硅16反型为N型多晶硅12，若栅电阻沟槽4内不注入N型离子，则栅电阻沟槽4内的导电多晶硅依然为P型多晶硅16；
本发明实施例1中，所述栅电阻沟槽4内注入了N型离子，因此，所述栅电阻沟槽4内的导电多晶硅为N型多晶硅12；
此时，ESD保护沟槽3内的N型多晶硅12和P型多晶硅16交替排列形成多晶硅二极管组6；
本发明实施例1中，所述ESD保护沟槽3内的N型多晶硅12和P型多晶硅16交替排列形成两组多晶硅二极管组6；
如图17所示，h、在所述半导体基板的第一主面001上淀积绝缘介质7，并对绝缘介质7进行刻蚀，得到多个金属接触孔8；
如图5所示，i、在所述金属接触孔8内和绝缘介质7上淀积金属，并对金属进行刻蚀，得到源极金属9、栅极金属10；
在有源区001，所述源极金属9分别与P型阱区13、N型源区14欧姆接触；在所述栅电阻沟槽4内，所述栅极金属10与N型多晶硅12欧姆接触；
本发明实施例1中，所述栅极金属10和源极金属9分别与两组多晶硅二极管组6两端的N型多晶硅12欧姆接触；
j、对半导体第二主面002进行减薄，然后淀积金属，得到位于N型衬底1下表面的漏极金属19，所述漏极金属19与N型衬底1下表面欧姆接触。
本发明所述ESD保护沟槽3内的N型多晶硅12和P型多晶硅16交替排列形成多组串联的多晶硅二极管组6，本发明实施例1中，所述ESD保护沟槽3中包含两组多晶硅二极管组6。
如图8所示，本发明的栅极串联了栅极电阻Rg，栅极电阻Rg采用栅电阻沟槽4的结构，并在有源区100和终端保护区101之间设置多个栅电阻沟槽4，当器件栅极受到更强的静电冲击时，因为栅极有栅极电阻Rg，致使更多的电流会流向多晶硅二极管组6回路，有效保护了MOS器件的薄栅氧化层，使得ESD保护结构发挥更大的保护作用，从而提高了整个器件的抗ESD能力极限；本发明中的栅极电阻Rg的阻值可以通过栅电阻沟槽4中离子浓度、栅电阻沟槽4的数量、长度、宽度等灵活调整，ESD防护能力明显提升；在人体模式下(HBM)，当栅极电阻Rg值为300ohm时，MOS器件的抗静电能力极限值由2000V提高到3500V以上，提升效果明显。
与现有工艺制作方法相比，本发明的工艺制造方法只需4层光刻版(光刻版1：用于刻蚀栅极沟槽15、ESD保护沟槽3、栅电阻沟槽4；光刻版2：用于选择性注入N型离子；光刻版3：用于刻蚀金属接触孔8；光刻版4：用于刻蚀金属层)，而现有工艺制作方法至少需要6层光刻版，本发明工艺制造方法减少了光刻版的数量，不仅节约了成本，而且简化了工艺制作流程。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。

Claims (10)

1.一种提高防静电能力的MOSFET器件，包括用于引出栅极的栅极金属和用于引出源极的源极金属，其特征在于，所述栅极金属和源极金属间设置有ESD保护结构，所述ESD保护结构包括多个ESD保护沟槽，所述多个ESD保护沟槽并列排布在栅极PAD区的四周，所述栅极串联有栅极电阻Rg，所述栅极电阻Rg包括多个栅电阻沟槽，且多个栅极电阻沟槽设置在有源区和终端保护区间。
2.根据权利要求1所述的一种提高防静电能力的MOSFET器件，其特征在于：在器件截面上，所述ESD保护沟槽设置于第一导电类型漂移区内，所述第一导电类型漂移区下方设有第一导电类型衬底，且邻接；所述ESD保护沟槽的内设有多组串联的多晶硅二极管组，所述ESD保护沟槽的内壁设有沟槽氧化层，所述沟槽氧化层包裹所述多晶硅二极管组，所述多晶硅二极管组包括第一导电类型多晶硅和第二导电类型多晶硅交替排列构成的背靠背二极管组，所述ESD保护沟槽上设有绝缘介质，所述绝缘介质内设有金属接触孔，所述栅极金属和源极金属均通过金属接触孔分别与串联的多晶硅二极管组的两端欧姆接触。
3.根据权利要求1所述的一种提高防静电能力的MOSFET器件，其特征在于：在器件截面上，所述栅电阻沟槽设置于第一导电类型漂移区内，所述第一导电类型漂移区下方设有第一导电类型衬底，且邻接；所述栅电阻沟槽的内壁设有栅氧化层，所述栅电阻沟槽内设有导电多晶硅，所述栅氧化层包裹所述导电多晶硅，所述栅电阻沟槽上覆盖有绝缘介质，所述绝缘介质内设有金属接触孔，所述栅极金属通过金属接触孔与栅电阻沟槽内的导电多晶硅欧姆接触。
4.根据权利要求3所述的一种提高防静电能力的MOSFET器件，其特征在于：在所述栅电阻沟槽内，所述导电多晶硅包括第一导电类型多晶硅或第二导电类型多晶硅。
5.根据权利要求1所述的一种提高防静电能力的MOSFET器件，其特征在于：在器件截面上，所述有源区包括若干个相互并联排布的元胞单元，所述元胞单元包括位于所述第一导电类型漂移区内的第二导电类型阱区、位于所述第二导电类型阱区内的第一导电类型源区、位于第二导电类型阱区间的栅极沟槽，所述栅极沟槽的内壁设有栅氧化层，所述栅极沟槽内设有第一导电类型多晶硅，所述栅氧化层包裹所述第一导电类型多晶硅，所述栅极沟槽上覆盖有绝缘介质，所述绝缘介质内设有金属接触孔，所述源极金属通过金属接触孔分别与第二导电类型阱区、第一导电类型源区欧姆接触。
6.一种提高防静电能力的MOSFET器件的制作方法，包括如下步骤：
a、提供一半导体基板，所述半导体基板包括第一导电类型漂移区以及位于所述第一导电类型漂移区下方的第一导电类型衬底，所述第一导电类型漂移区的上表面为半导体基板的第一主面，第一导电类型衬底的下表面为半导体基板的第二主面；
b、在所述半导体基板的第一主面上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第一硬掩膜窗口；
c、在所述第一硬掩膜窗口的掩蔽下，对第一主面进行刻蚀，得到位于有源区的若干个均匀并列分布的栅极沟槽、位于栅极PAD区四周均匀并列分布的ESD保护沟槽、位于有源区和终端保护区间的多个栅电阻沟槽；
d、在所述半导体基板的第一主面上生长氧化层和淀积多晶硅，并依次对多晶硅和氧化层进行刻蚀，只保留栅极沟槽、ESD保护沟槽和栅电阻沟槽内的氧化层和多晶硅；
e、在上述半导体基板的第一主面注入第二导电类型离子，并退火，得到位于有源区内的第二导电类型阱区、位于栅极沟槽内的栅氧化层和第二导电类型多晶硅、位于ESD保护沟槽内的沟槽氧化层和第二导电类型多晶硅、位于栅电阻沟槽内的栅氧化层和第二导电类型多晶硅；
f、在所述半导体基板的第一主面上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第二硬掩膜窗口；
g、在图形化的第二硬掩膜窗口的掩蔽下，选择性注入第一导电类型离子，得到位于第二导电类型阱区内的第一导电类型源区、位于栅电阻沟槽内的栅氧化层和导电多晶硅、位于ESD保护沟槽内的沟槽氧化层和第一导电类型多晶硅；
此时，ESD保护沟槽内的第一导电类型多晶硅和第二导电类型多晶硅交替排列形成多组串联的多晶硅二极管组；
h、在所述半导体基板的第一主面上淀积绝缘介质，并对绝缘介质进行刻蚀，得到多个金属接触孔；
i、在所述金属接触孔内和绝缘介质上淀积金属，并对金属进行刻蚀，得到源极金属、栅极金属；
j、对半导体第二主面进行减薄，然后淀积金属，得到位于第一导电类型衬底下表面的漏极金属。
7.根据权利要求6所述的一种提高防静电能力的MOSFET器件的制作方法，其特征在于：步骤e中所述第二导电类型离子的注入浓度小于步骤g中所述第一导电类型离子的注入浓度；
在步骤g中，所述栅电阻沟槽内，在所述第二硬掩膜窗口的掩蔽下，选择性注入第一导电类型离子，若栅电阻沟槽内注入第一导电类型离子，则栅电阻沟槽内的导电多晶硅反型为第一导电类型多晶硅，若栅电阻沟槽内不注入第一导电类型离子，则栅电阻沟槽内的导电多晶硅为第二导电类型多晶硅。
8.根据权利要求6所述的一种提高防静电能力的MOSFET器件的制作方法，其特征在于：在步骤g中，所述多晶硅二极管组包括第一导电类型多晶硅和第二导电类型多晶硅交替排列构成的背靠背二极管组；
在步骤i中，所述栅极金属和源极金属分别与串联的多晶硅二极管组的两端欧姆接触。
9.根据权利要求6所述的一种提高防静电能力的MOSFET器件的制作方法，其特征在于：所述步骤i中，在有源区，所述源极金属分别与第二导电类型阱区、第一导电类型源区欧姆接触；在所述栅电阻沟槽内，所述栅极金属与导电多晶硅欧姆接触。
10.根据权利要求1或6所述的一种提高防静电能力的MOSFET器件及制作方法，其特征在于：对于N型MOSFET器件结构，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型MOSFET器件结构，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
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