CN115172457A - 碳化硅半导体场效晶体管的栅源极保护结构及制备方法 - Google Patents
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Abstract
本发明公开了碳化硅半导体场效晶体管的栅源极保护结构及制备方法，包括N型碳化硅外延层，N型碳化硅外延层的上表面设有离子注入工艺形成的P‑阱区，P‑阱区的外表面设有场氧化层，场氧化层的上表面设有栅极氧化层，栅极氧化层的上表面设有多晶硅层，多晶硅层的上表面设有介电质层，本发明的有益效果是：同样在其栅极金属端下完成，以旋涡方式从内圈连接栅极端，并往外旋连接至源极端，并且多晶硅层内含N型及P型相互交错，P型多晶硅以硼所注入而成，N型多晶硅层以磷所注入而成，以此对N型P型交接处的面积大有提升，对ESD能力大有帮助。
Description
技术领域
本发明涉及半导体技术领域，具体为碳化硅半导体场效晶体管的栅源极保护结构及制备方法。
背景技术
随着全球科技使用量的增加，所有产业的制造商都在不断推动提升高阶性能，同时试图在此类创新与成熟可靠的解决方案之间达成平衡。设计人员面临着平衡设计复杂性、可靠性和成本这一困难任务。以保护组件而言，它对组件是一个额外的成本，但又需它来完成对组件的保护以达到产品的可靠性及安全性。所以如果组件本身的耐电流或耐电压的能力足够高，或者组件本身就有保护功能就可以大大的减少成本。
对碳化硅金属氧化物半导体场效晶体管（SiC MOSFET）而言，维持栅极氧化层的稳定性及提高其质量一直是组件的瓶颈，因此可靠度也较容易在栅源极端出现问题，产品应用此处也是最容易遭到静电破坏(ESD)的区域；ESD在栅源极端的设计行之有年，其方法不外乎在栅极金属端下的区域以同心圆的方式形成，此法对于大面积的组件而言，ESD能力却有所不足，而另一种方式则是同样以同心圆方式围绕整个组件外圈，此法却增加了组件的面积，提高了成本。
发明内容
本发明的目的在于提供碳化硅半导体场效晶体管的栅源极保护结构，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：碳化硅半导体场效晶体管的栅源极保护结构，包括N型碳化硅外延层，N型碳化硅外延层的上表面设有离子注入工艺形成的P-阱区，P-阱区的外表面设有场氧化层，场氧化层的上表面设有栅极氧化层，栅极氧化层的上表面设有多晶硅层，多晶硅层的上表面设有介电质层，介电质层的上面设有栅极金属层和源极金属层，栅极金属层与源极金属层之间通过多晶硅层连接。
进一步地，多晶硅层内含N型及P型相互交错，P型多晶硅以硼所注入而成，N型多晶硅层以磷所注入而成。
进一步地，N型及P型区域长度为3-8um。
进一步地，栅极氧化层的高度为0.05um-0.12um，场氧化层高度为0.1um-2.5um。
进一步地，多晶硅层以旋涡方式从内圈连接栅极端，并往外旋连接至源极端。
进一步地，多晶硅层多数区块位于栅极金属层的下方。
碳化硅半导体场效晶体管的栅源极保护结构的制备方法，包括以下步骤：
S1、外延片上以离子注入工艺形成了P-阱区，并经过1500℃-1700℃高温氮气环境下高温处理；
S2、以1200℃-1400℃环境氧化并加以沉积方式完成高度为0.1um-2.5um场氧化层，在光刻定义出区域后蚀刻掉不需要的区域，再同样以1200℃-1400℃的高温完成碳化硅表面的栅极氧化层；
S3、在S2之后沉积非掺杂的栅极多晶硅，并全面注入硼离子，将其变成P型多晶硅；
S4、以一层光刻定义N型多晶硅区域，以磷离子注入将P型多晶硅部份形成N型多晶硅,再利用另一光刻板蚀刻掉不需多晶硅的区域；
S5、沉积介电层；
S6、光刻蚀刻出金属接触孔，最后将金属铝沉积后再以光刻分隔出栅极金属层及源极金属层即得最后完成。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
与现有技术相比，本发明的有益效果是：同样在其栅极金属端下完成，以旋涡方式从内圈连接栅极端，并往外旋连接至源极端，并且多晶硅层内含N型及P型相互交错，P型多晶硅以硼所注入而成，N型多晶硅层以磷所注入而成，以此对N型P型交接处的面积大有提升，对ESD能力大有帮助。通过栅极氧化层的一端贯穿P-阱区延伸至N型碳化硅外延层的内部，介电质层的底部通过多晶硅层与N型碳化硅外延层内部的栅极氧化层连接，以此用在平面式如图2及沟槽式如图3的碳化硅功率组件，有效的弥补碳化硅对于栅源极质量及稳定性的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明结构示意图；
图2为本发明图1沿A-A方向的截面图；
图3为本发明栅极氧化层与N型碳化硅外延层连接的结构示意图；
图4为本发明步骤S1完成后的结构图；
图5为本发明步骤S2完成后的结构图；
图6为本发明步骤S3完成后的结构图；
图7为本发明步骤S4完成后的结构图；
图8为本发明步骤S5完成后的结构图；
图9为本发明步骤S6完成后的结构图。
图中：1、N型碳化硅外延层；2、P-阱区；3、场氧化层；4、栅极氧化层；5、多晶硅层；6、介电质层；7-1、栅极金属层；7-2、源极金属层。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1：
请参阅图1-9，本发明提供一种技术方案：碳化硅半导体场效晶体管的栅源极保护结构，包括N型碳化硅外延层1，N型碳化硅外延层1的上表面设有离子注入工艺形成的P-阱区2，以铝所注入而成，整体浓度为3～8乘10的15次方cm-2，P-阱区2的外表面设有场氧化层3，场氧化层3的上表面设有栅极氧化层4，栅极氧化层4的上表面设有多晶硅层5，高度为0.5um-1.0um，内含N型及P型相互交错，P型多晶硅层以硼所注入而成，整体浓度为5～9乘10的13次方cm-2，N型多晶硅层以磷所注入而成，整体浓度为1～4乘10的14次方cm-2，其中N型及P型区域长度3-8um，多晶硅层5以旋涡方式从内圈连接栅极端，并往外旋连接至源极端，多晶硅层5的上表面设有介电质层6，介电质层6的上面设有栅极金属层7-1和源极金属层7-2，栅极金属层7-1与源极金属层7-2之间通过多晶硅层5连接。
多晶硅层5内含N型及P型相互交错，P型多晶硅以硼所注入而成，N型多晶硅层以磷所注入而成，增大N型P型交接处的面积，提高ESD能力。
N型及P型区域长度为3-8um，便于增强ESD的能力。
栅极氧化层4的高度为0.05um-0.12um，场氧化层3高度为0.1um-2.5um。
多晶硅层5以旋涡方式从内圈连接栅极端，并往外旋连接至源极端，提高N型P型交接处的面积。
多晶硅层5多数区块位于栅极金属层7-1的下方，有效利用整个组件空间实现弥补碳化硅对于栅源极质量及稳定性的问题。
碳化硅半导体场效晶体管的栅源极保护结构的制备方法，包括以下步骤：
S1、外延片上以离子注入工艺形成了栅极金属层下的P-阱区，并经过1500℃-1700℃高温氮气环境下高温处理；
S2、以1200℃-1400℃环境氧化并加以沉积方式完成高度为0.1um-2.5um场氧化层，在光刻定义出区域后蚀刻掉不需要的区域，再同样以1200℃-1400℃的高温完成碳化硅表面的栅极氧化层；
S3、在S2之后沉积非掺杂的栅极多晶硅，并全面注入硼离子，将其变成P型多晶硅；
S4、以一层光刻定义N型多晶硅区域，以磷离子注入将P型多晶硅部份形成N型多晶硅,再利用另一光刻板蚀刻掉不需多晶硅的区域；
S5、沉积介电层；
S6、光刻蚀刻出金属接触孔，最后将金属铝沉积后再以光刻分隔出栅极金属层及源极金属层即得最后完成。
实施例2：
S1、外延片上以离子注入工艺形成了栅极金属层下的P-阱区，在经过1500℃高温氮气环境后，形成图4。
S2、以1200℃环境氧化并加以沉积方式完成高度为0.1 um场氧化层，在光刻定义出区域后蚀刻掉不需要的区域，再同样以1200℃的高温完成碳化硅表面的栅极氧化层如图5。
S3、之后沉积非掺杂的栅极多晶硅，并全面注入硼离子，将其变成P型多晶硅如图6。
S4、以一层光刻定义N型多晶硅区域，以磷离子注入将P型多晶硅部份形成N型多晶硅,再利用另一光刻板蚀刻掉不需多晶硅的区域如图7。
S5、沉积介电层后形成图8。
S6、光刻蚀刻出金属接触孔，最后将金属铝沉积后再以光刻分隔出栅极金属层及源极金属层即得最后完成图9。
实施例3：
S1、外延片上以离子注入工艺形成了栅极金属层下的P-阱区，在经过1600℃高温氮气环境后，形成图4；
S2、以1300℃环境氧化并加以沉积方式完成高度约为1.5um场氧化层，在光刻定义出区域后蚀刻掉不需要的区域，再同样以1300℃的高温完成碳化硅表面的栅极氧化层如图5；
S3、之后沉积非掺杂的栅极多晶硅，并全面注入硼离子，将其变成P型多晶硅如图6；
S4、以一层光刻定义N型多晶硅区域，以磷离子注入将P型多晶硅部份形成N型多晶硅,再利用另一光刻板蚀刻掉不需多晶硅的区域如图7；
S5、沉积介电层后形成图8；
S6、光刻蚀刻出金属接触孔，最后将金属铝沉积后再以光刻分隔出栅极金属层及源极金属层即得最后完成图9。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围由下面的权利要求指出。
Claims (7)
1.碳化硅半导体场效晶体管的栅源极保护结构，包括N型碳化硅外延层（1），其特征在于：N型碳化硅外延层（1）的上表面设有离子注入工艺形成的P-阱区（2），P-阱区（2）的外表面设有场氧化层（3），场氧化层（3）的上表面设有栅极氧化层（4），栅极氧化层（4）的上表面设有多晶硅层（5），多晶硅层（5）的上表面设有介电质层（6），介电质层（6）的上面设有栅极金属层（7-1）和源极金属层（7-2），栅极金属层（7-1）与源极金属层（7-2）之间通过多晶硅层（5）连接。
2.根据权利要求1的碳化硅半导体场效晶体管的栅源极保护结构，其特征在于，多晶硅层（5）内含N型及P型相互交错，P型多晶硅以硼所注入而成，N型多晶硅层以磷所注入而成。
3.根据权利要求2的碳化硅半导体场效晶体管的栅源极保护结构，其特征在于，N型及P型区域长度为3-8um。
4.根据权利要求1的碳化硅半导体场效晶体管的栅源极保护结构，其特征在于，栅极氧化层（4）的高度为0.05um-0.12um，场氧化层（3）高度为0.1um-2.5um。
5.根据权利要求1的碳化硅半导体场效晶体管的栅源极保护结构，其特征在于，多晶硅层（5）以旋涡方式从内圈连接栅极端，并往外旋连接至源极端。
6.根据权利要求1的碳化硅半导体场效晶体管的栅源极保护结构，其特征在于，多晶硅层（5）多数区块位于栅极金属层（7-1）的下方。
7.碳化硅半导体场效晶体管的栅源极保护结构的制备方法，其特征在于，包括以下步骤：
S1、外延片上以离子注入工艺形成了P-阱区，并经过1500℃-1700℃高温氮气环境下高温处理；
S2、以1200℃-1400℃环境氧化并加以沉积方式完成高度为0.1um-2.5um场氧化层，在光刻定义出区域后蚀刻掉不需要的区域，再同样以1200℃-1400℃的高温完成碳化硅表面的栅极氧化层；
S3、在S2之后沉积非掺杂的栅极多晶硅，并全面注入硼离子，将其变成P型多晶硅；
S4、以一层光刻定义N型多晶硅区域，以磷离子注入将P型多晶硅部份形成N型多晶硅,再利用另一光刻板蚀刻掉不需多晶硅的区域；
S5、沉积介电层；
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN205159322U (zh) * | 2015-11-26 | 2016-04-13 | 南京晟芯半导体有限公司 | 一种mosfet器件 |
| CN106298940A (zh) * | 2016-08-30 | 2017-01-04 | 西安龙腾新能源科技发展有限公司 | Vdmos集成esd结构的制备方法 |
| CN205984999U (zh) * | 2016-07-06 | 2017-02-22 | 深圳深爱半导体股份有限公司 | 带静电放电保护二极管结构的功率晶体管 |
| CN112820776A (zh) * | 2021-02-04 | 2021-05-18 | 捷捷微电(无锡)科技有限公司 | 一种提高防静电能力的mosfet器件及制造方法 |
| CN114023702A (zh) * | 2022-01-06 | 2022-02-08 | 南京华瑞微集成电路有限公司 | 一种解决电阻非线性的智能功率mos管的制造方法 |
| CN114843334A (zh) * | 2022-07-04 | 2022-08-02 | 南京融芯微电子有限公司 | 一种平面式功率mosfet器件的闸汲端夹止结构 |
-
2022
- 2022-09-06 CN CN202211081391.5A patent/CN115172457B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN205159322U (zh) * | 2015-11-26 | 2016-04-13 | 南京晟芯半导体有限公司 | 一种mosfet器件 |
| CN205984999U (zh) * | 2016-07-06 | 2017-02-22 | 深圳深爱半导体股份有限公司 | 带静电放电保护二极管结构的功率晶体管 |
| CN106298940A (zh) * | 2016-08-30 | 2017-01-04 | 西安龙腾新能源科技发展有限公司 | Vdmos集成esd结构的制备方法 |
| CN112820776A (zh) * | 2021-02-04 | 2021-05-18 | 捷捷微电(无锡)科技有限公司 | 一种提高防静电能力的mosfet器件及制造方法 |
| CN114023702A (zh) * | 2022-01-06 | 2022-02-08 | 南京华瑞微集成电路有限公司 | 一种解决电阻非线性的智能功率mos管的制造方法 |
| CN114843334A (zh) * | 2022-07-04 | 2022-08-02 | 南京融芯微电子有限公司 | 一种平面式功率mosfet器件的闸汲端夹止结构 |
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| CN115172457B (zh) | 2024-05-03 |
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| PB01 | Publication | ||
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| CB02 | Change of applicant information | ||
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Address after: Building 4 (8th and 9th floor), No. 5 Chuangzhi Road, Tianning District, Changzhou City, Jiangsu Province, 213000 Applicant after: Jiangsu Yingneng Microelectronics Co.,Ltd. Address before: Building 4, No. 5 Chuangzhi Road, Tianning District, Changzhou City, Jiangsu Province, 213000 (8th and 9th floors) Applicant before: JIANGSU APPLIED POWER MICROELECTRONICS Co.,Ltd. |
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| GR01 | Patent grant | ||
| GR01 | Patent grant |