CN215911428U - 一种防静电结构及mosfet器件 - Google Patents

Abstract

本实用新型提供一种防静电结构及MOSFET器件，防静电结构包括氧化层隔离层，所述氧化层隔离层上淀积有多晶硅区域，多晶硅区域内注入掺杂类型不同的离子以形成多晶硅PN结，多晶硅PN结形成的多晶硅二极管组为弯曲结构。将ESD保护结构区域内的二极管组从方形直线分布做成方形弯曲分布，在不改变原ESD保护结构区域大小的前提下，更大限度的提高静电泄放的有效通道，提高器件的抗静电极限能力，静电泄放通道可变为原来的3‑4倍，其抵抗静电的能力极限也可以提高至原来的3‑4倍，效果非常明显，相比普通方案，并没有增加光刻版的数量，没有增加任何多余的工艺步骤，也不会影响器件的整体功能，但对防静电能力的提升效果明显。

Description

一种防静电结构及MOSFET器件

技术领域

本实用新型主要涉及半导体技术领域，特别涉及一种防静电结构以及使用该防静电结构的MOSFET器件。

背景技术

功率MOSFET器件是功率器件的一种，由于其开关速度快、输入阻抗高、高温特性好、易于驱动等优点，在现代电子产业中发挥着重要的作用，随着器件应用范围的扩展，一些对环境要求更苛刻的场合会考核MOSFET的抗静电能力。然而由MOSFET的器件结构可知，MOSFET栅极和源极之间有一层很薄的氧化层，此氧化层起到栅极和源极绝缘的作用，通常厚度在100nm之内，最薄可能在15nm左右，在MOS器件没有特殊结构保护时，其抗ESD能力很低，一般人体模式在500V以内，其远低于常见人体产生的静电值，极易造成器件的永久损坏。

MOSFET器件虽小，但一般应用于电路主回路里面，主回路MOSFET一旦损坏，会导致整个电路的损坏，后期的维修和更换成本很高，为了让MOSFET器件具有更高的抗静电能力，提高器件乃至整个电路的可靠性，工程师们想过各种办法，比如在器件封装时，让MOSFET和ESD防护器件合封，甚至在外围电路中增加ESD保护单元。这样做虽然解决了问题，但复杂度提高了，芯片尺寸也增大不少，成本也大大提高。

其实最好的办法还是在保证器件功能的前提下提高此两极之间的抗静电能力（栅极和源极），也就是在制造MOSFET的同时附带有ESD保护模块单元。现今流行的做法是在原有MOSFET制造工艺流程的基础上设置若干组多晶硅PN结结构（至少为一对），然后将其并联在功率MOSFET器件的栅极和源极之间。其大概的原理图如图1所示，其制造方法为：在设计芯片时专门规划某个区域出来，通过热生长场氧化层形成ESD结构氧化层隔离层、淀积并刻蚀多晶硅图形、间隔性离子注入等一系列步骤形成ESD的PN结。规划出的区域可以位于芯片的栅极区，终端区或其他区域，形状也可因设计而变动。假设设计N型MOS类型,在器件栅极区设置ESD保护结构，其PN结的个数为两组，其大致的ESD结构以及芯片排布如图2所示。

此种ESD保护结构的原理如下：多晶硅背靠背的PN结可以截止电流，根据经验，每组PN结的承压范围在5-8V左右，也就是2-3组就可以满足栅极耐压的需要；因为并联了多晶硅PN结，一旦栅极和源极之间有较大的静电出现时，一周的PN结都可以起到泄放ESD电流的作用，也就是通过A区与B区之间的多组NPN结构泄放ESD电流，此NPN结构的长度决定了ESD电流泄放的有效长度，同时也决定了ESD极限能力的大小。但是该ESD保护结构多为在栅极区域形成的正方形的多晶硅结构，其上面的NPN二极管对也是呈现方形直线分布，这样比较简单单一的结构使得静电保护的有效区周长太短，无法起到较好静电的保护作用。想要提高静电保护能力时只能增大栅极区域的面积，也就增加了整个芯片的面积，提高了成本。

实用新型内容

本实用新型要解决的技术问题

本实用新型提供一种MOSFET器件的防静电结构，在不改变原静电防护区域大小的前提下，将现有的方形直线分布的二极管做成方形弯曲状的结构，解决原有器件抗静电极限能力弱的问题。

技术方案

为了实现上述目的，本实用新型采用的技术方案为：一种防静电结构，包括氧化层隔离层，所述氧化层隔离层上淀积有多晶硅区域，多晶硅区域内注入掺杂类型不同的离子以形成多晶硅PN结，多晶硅PN结形成的多晶硅二极管组为弯曲结构。

进一步的，多晶硅区域边界分布在所述氧化层隔离层的边界之内，且留少量余量。

进一步的，所述多晶硅二极管组弯曲形状为多个“几”字形结构连续连接形成，且所述多晶硅二极管组整体呈方形分布。

进一步的，所述多晶硅区域上设有介质层，所述多晶硅区域和所述介质层上均匀分布多个接触孔。

进一步的，所述多晶硅区域包括第一区域、第二区域和第三区域，所述第一区域、所述第二区域和所述第三区域为N+区域，所述第一区域和第三区域之间以及第二区域和所述第三区域之间均设有P+区域，从外至内形成掺杂类型依次为N-P-N-P-N结构。

进一步的，一种MOSFET器件，包括上述所述的防静电结构。

有益效果

与现有技术相比，本实用新型的有益效果为：

本实用新型将ESD保护结构区域内的二极管组从方形直线分布做成方形弯曲分布，在不改变原ESD保护结构区域大小的前提下，更大限度的提高静电泄放的有效通道，提高器件的抗静电极限能力，静电泄放通道可变为原来的3-4倍，其抵抗静电的能力极限也可以提高至原来的3-4倍，效果非常明显。

应了解的是，上述一般描述及以下具体实施方式仅为示例性及阐释性的，其并不能限制本实用新型所欲主张的范围。

附图说明

下面的附图是本实用新型的说明书的一部分，其绘示了本实用新型的示例实施例，所附附图与说明书的描述一起用来说明本实用新型的原理。

图1是现有ESD保护结构使用示意图；

图2是现有ESD保护结构在MOSFET器件上的位置示意图；

图3是现有ESD保护结构的俯视图；

图4是本实用新型的俯视图；

图5是本实用新型结构的剖视图。

附图标记

1-氧化层隔离层；2-多晶硅区域；21-第一区域；22-第二区域；23-第三区域；24-第四区域；3-介质层；4-接触孔；5-金属层；51-栅极金属；52-源极金属。

具体实施方式

现详细说明本实用新型的多种示例性实施方式，该详细说明不应认为是对本实用新型的限制，而应理解为是对本实用新型的某些方面、特性和实施方案的更详细的描述。

在不背离本实用新型的范围或精神的情况下，可对本实用新型说明书的具体实施方式做多种改进和变化，这对本领域技术人员而言是显而易见的。由本实用新型的说明书得到的其他实施方式对技术人员而言是显而易见得的。本申请说明书和实施例仅是示例性的。

实施例一：参照附图4-5，一种防静电结构，包括氧化层隔离层1，在氧化层隔离层上淀积多晶硅形成ESD保护结构的多晶硅区域2，所述多晶硅区域2包括第一区域21、第二区域22和第三区域23，所述第一区域21和第三区域23之间以及第二区域22和所述第三区域23之间均设有第四区域24。

具体的，所述第一区域21、所述第二区域22和所述第三区域23均为N+区域，第四区域24为P+区域，从外至内形成掺杂类型依次为N-P-N-P-N结构，其中P+区域和N+区域二者相连的接触面形成PN结，多晶硅PN结呈弯曲状，即形成NPN二极管组呈弯曲结构，其弯曲形状为多个“几”字形结构连续连接形成，且NPN二极管组整体呈方形分布，即二极管组呈方形弯曲结构分布。

其中，所述多晶硅区域2上部设有介质层3，所述多晶硅区域2和所述介质层3上均匀分布多个接触孔4，第一区域21通过接触孔4与MOSFET器件栅极金属51连接，第二区域22通过接触孔4与MOSFET器件源极金属52连接。

在本实施例中，多晶硅PN结漏电流更大，一旦栅极和源极之间有较大的静电出现时，一周的PN结都可以起到泄放ESD电流的作用，也就是通过NPN二极管泄放ESD电流，此NPN二极管的长度决定了ESD电流泄放的有效长度，同时也决定了ESD极限能力的大小；

本方案将NPN多晶硅二极管组做成弯曲状，在不改变原静电防护区域大小的前提下，更大限度的提高静电泄放的有效通道，提高器件的抗静电极限能力，这样静电泄放通道可变为原理的3-4倍，其抵抗静电的能力极限也可以提高至原来的3-4倍，效果非常明显。

实施例二：一种MOSFET器件，将实施例一所述的防静电结构设置在栅极区域，可参照附图2所示的位置分布。

且本方案相比普通方案，并没有增加光刻版的数量，没有增加任何多余的工艺步骤，也不会影响器件的整体功能，但对防静电能力的提升效果明显。

以上所述仅为本实用新型示意性的具体实施方式，在不脱离本实用新型的构思和原则的前提下，任何本领域的技术人员所做出的等同变化与修改，均应属于本实用新型保护的范围。

Claims (5)

1.一种防静电结构，其特征在于：包括氧化层隔离层，所述氧化层隔离层上淀积有多晶硅区域，多晶硅区域内注入掺杂类型不同的离子以形成多晶硅PN结，多晶硅PN结形成的多晶硅二极管组为弯曲结构。

2.根据权利要求1所述的一种防静电结构，其特征在于，所述多晶硅二极管组弯曲形状为多个“几”字形结构连续连接形成，且所述多晶硅二极管组整体呈方形分布。

3.根据权利要求1所述的一种防静电结构，其特征在于，所述多晶硅区域上设有介质层，所述多晶硅区域和所述介质层上均匀分布多个接触孔。

4.根据权利要求3所述的一种防静电结构，其特征在于，所述多晶硅区域包括第一区域、第二区域和第三区域，所述第一区域、所述第二区域和所述第三区域为N+区域，所述第一区域和第三区域之间以及第二区域和所述第三区域之间均设有P+区域。

5.一种MOSFET器件，其特征在于，包括如权利要求1至4任一项所述防静电结构。

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