CN114023737B - 一种基于电源管理的静电防护芯片及其制备方法 - Google Patents

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Abstract

本发明公开了基于电源管理的静电防护芯片，包括衬底、形成在衬底上的第一外延层、自第一外延层延伸至衬底内的沟槽，沟槽内填充第二外延层，位于衬底内并连接第一外延层、沟槽侧壁和底部的第一注入区，形成在第一外延层内间隔排列的第二注入区，形成在第一外延层、第二外延层上的氧化硅层，形成在氧化硅层上的多晶硅层、多晶硅层上的介质层，贯穿介质层、多晶硅层和氧化硅层并连接第二注入区的第一接触孔，贯穿介质层连接多晶硅层并与第二外延层对应设置的第二接触孔，形成在介质层上并填充第一接触孔、第二接触孔的第一金属层，以及形成在衬底下表面的第二金属层。本发明还提供了基于电源管理的静电防护芯片的制备方法，寄生电容小，响应速度快和器件面积小，提升了器件的工作性能。

Description

一种基于电源管理的静电防护芯片及其制备方法
技术领域
本发明属于半导体制造工艺技术领域，具体涉及一种基于电源管理的静电防护芯片。
背景技术
随着半导体器件日益趋向于小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至会出现致命的伤害，从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器(TVS)通常用来保护铭感电路免受浪涌的冲击，瞬态电压抑制器可以通过改变浪涌放电通路和自身的钳位电压突起来起到电路保护作用。为了节省芯片面积和获得更高的抗浪涌能力而采用沟槽TVS，沟槽TVS的结面形成于纵向的沟槽侧壁，在相同的芯片面积下，它有更多的有效结面积即更强的放电能力。
静电放电(ESD)和一些电压浪涌形成随机出现的瞬态电压，通常出存在于各种电子器件中，低电容TVS结构适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。在快充电源管理系统中大量使用TVS作为电路保护器件，快充电源管理系统对信号衰减和寄生电容的干扰非常敏感，低电容TVS芯片对提升快充电源管理系统非常重要，功率MOS器件是电源管理系统的核心器件，功率MOS的性能直接影响电源管理系统的工作效率。为了改善TVS的反向特性，提高器件可靠性，目前通常采用保护环结构和金属场板结构。但是这两种结构引入的附加电容大，而且器件面积大，降低了器件性能，提高了器件制造成本。
发明内容
有鉴于此，本发明提供了一种起到静电防护作用、寄生电容更小、提升电源管理系统的工作效率的基于电源管理的静电防护芯片及其制备方法，可以代替电源管理系统中使用的普通沟槽型TVS器件和功率MOS，具体采用以下技术方案来实现。
第一方面，一种基于电源管理的静电防护芯片，包括：
第一导电类型的衬底；
形成在所述衬底上表面的第二导电类型的第一外延层；
自所述第一外延层延伸至所述衬底内的沟槽，所述沟槽内填充有第一导电类型的第二外延层，位于所述衬底内并连接所述第一外延层、所述沟槽侧壁和所述沟槽底部的第一导电类型的第一注入区；
形成在所述第一外延层内并关于所述第二外延层对称设置的第一导电类型的第二注入区；
形成在所述第一外延层、所述第二外延层上表面的氧化硅层，形成在所述氧化硅层上表面的多晶硅层、所述多晶硅层上表面的介质层，贯穿所述介质层、所述多晶硅层和所述氧化硅层并连接所述第二注入区的第一接触孔，贯穿所述介质层连接所述多晶硅层并与所述第二外延层对应设置的第二接触孔；
形成在所述介质层上并填充所述第一接触孔、所述第二接触孔的第一金属层，以及形成在所述衬底的下表面的第二金属层。
作为上述技术方案的进一步改进，所述介质层、所述多晶硅层和所述氧化硅层的厚度依次较小。
作为上述技术方案的进一步改进，所述第一导电类型为P型，所述第二导电类型为N型，采用干法刻蚀形成所述沟槽。
作为上述技术方案的进一步改进，所述第一外延层的掺杂浓度小于所述第二外延层的掺杂浓度。
第二方面，本发明还提供了一种基于电源管理的静电防护芯片的制备方法，包括以下步骤：
提供第一导电类型的衬底，在所述衬底上表面形成第二导电类型的第一外延层；
自所述第一外延层延伸至所述衬底内刻蚀形成沟槽，在位于所述衬底内并连接所述第一外延层、所述沟槽侧壁和所述沟槽底部形成第一导电类型的第一注入区，同时在所述第一外延层内形成间隔排列的第一导电类型的第二注入区；
在所述沟槽内填充第一导电类型的第二外延层；
在所述第一外延层、所述第二外延层上表面形成氧化硅层，之后在所述氧化硅层上表面形成多晶硅层，在所述多晶硅层上表面形成介质层；
贯穿所述介质层、所述多晶硅层和所述氧化硅层形成连接所述第二注入区的第一接触孔，贯穿所述介质层连接所述多晶硅层并与所述第二外延层对应设置的第二接触孔；
在所述第一接触孔和所述第二接触孔内填充金属形成第一金属层，在所述衬底下表面形成第二金属层。
作为上述技术方案的进一步改进，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，所述沟槽的宽度大于2μm。
作为上述技术方案的进一步改进，所述第一外延层的电阻率为5-30ohm/mm2，所述介质层、所述多晶硅层和所述氧化硅层的厚度依次减小。
作为上述技术方案的进一步改进，所述第一注入区呈U形，所述第一接触孔与所述第二注入区形成T形。
作为上述技术方案的进一步改进，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第一注入区的掺杂浓度大于所述第二外延层的掺杂浓度。
本发明提供了一种基于电源管理的静电防护芯片及其制备方法，相对于现有技术，具有以下的有益效果：
通过在衬底上形成第一外延层、自第一外延层延伸至衬底内形成沟槽，位于衬底内的沟槽侧壁和沟槽底部并连接第一外延层形成第一注入区，沟槽内填充第二外延层，可以提高器件的耐压性能并减少寄生电容。第二注入区关于第二外延层对称设置，氧化硅层覆盖第二注入区和第二外延层上，可以减少器件内的漏电流。在第二金属层上施加正电压时，沟槽外的区域先导通，随着电压增大，第一注入区和沟槽内的第二外延层导通，第二外延层可以提高器件的耐压性能，第二外延层和第二注入区之间的第一外延层形成导电沟道，使器件的响应速度快，代替了嗲能源管理中使用的普通沟槽TVS器件和功率MOS，未额外增加器件面积，提高了电源管理系统的工作效率，同时也降低了器件制造成本。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的基于电源管理的静电防护芯片的制备流程图；
图2至图6为本发明实施例提供的基于电源管理的静电防护芯片制备过程图；
图7为本发明实施例提供的基于电源管理的静电防护芯片的结构示意图。
主要元件符号说明如下：
1-基于电源管理的静电防护芯片；10-衬底；20-第一外延层；21-沟槽；22-第二外延层；23-第一注入区；24-第二注入区；25-氧化硅层；26-多晶硅层；27-介质层；28-第一接触孔；29-第二接触孔；30-第一金属层；40-第二金属层。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。相反，当元件被称作“直接在”另一元件“上”时，不存在中间元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
参阅图1、图2至图6，本发明提供了一种基于电源管理的静电防护芯片的制备方法，包括以下步骤：
S1：提供第一导电类型的衬底10，在所述衬底10上表面形成第二导电类型的第一外延层20；
参阅图2，本实施例中，衬底10的材料可以是硅或锗，选用高纯度硅作为衬底10的材料，这样便于实现且可以降低制造成本，第一导电类型为P型，第二导电类型为N型，第一外延层20的电阻率为5-30ohm/mm2。采用外延生长技术形成第一外延层20，外延生长可以是同质外延层，也可以是异质外延层，衬底10为第一导电类型即P型，第一外延层20为第二导电类型即N型，采用低压同质外延可以得到满足一定厚度的第一外延层20，便于后续制备工艺。
S2：自所述第一外延层20延伸至所述衬底10内刻蚀形成沟槽21，在位于所述衬底10内并连接所述第一外延层20、所述沟槽21侧壁和所述沟槽21底部形成第一导电类型的第一注入区23，同时在所述第一外延层20内形成间隔排列的第一导电类型的第二注入区24；
参阅图3，本实施例中，先在第一外延层20上间隔涂覆光刻胶，对未被光刻胶覆盖的第一外延层20进行光刻形成沟槽21，沟槽21自第一外延层20上表面延伸至衬底10内，之后在位于衬底10内的沟槽21底部和沟槽21侧壁形成U形的第一注入区23、第一外延层20上表面进行P型离子注入形成第二注入区24。第一注入区23是刻蚀形成会有缺陷，第一注入区23位于衬底10内连接沟槽21侧壁、沟槽21底部和第一外延层20，可以减少缺陷对器件性能的影响。第二注入区24关于沟槽21对称设置，第一注入区23位于沟槽21外，便于后续制作形成PNP结构。第一注入区23和第二注入区24的导电类型相同均为P型，第一注入区23与第二注入区24的掺杂浓度可以相同，第一注入区23和第二注入区24的掺杂浓度也可以不同，第一注入区23、第二注入区24的掺杂浓度均大于第一外延层20，提高了器件的工作性能。
S3：在所述沟槽21内填充第一导电类型的第二外延层22；
参阅图4，本实施例中，沟槽21的宽度大于2μm，第二外延层22采用低压外延生长形成，沟槽21内填充第二外延层22，第二外延层22与第一注入区23接触，第二外延层22的掺杂浓度大于第一外延层20的掺杂浓度，第一注入区23的掺杂浓度大于第二外延层22的掺杂浓度，第二外延层22与第一外延层20之间可以形成PN结，第一注入区23与第一外延层20接触可以形成PN结，第二外延层22、第一外延层20和第二注入区24可以形成PNP结构，使得器件的响应速度快，能够提升电源管理的工作效率。
S4：在所述第一外延层20、所述第二外延层22上表面形成氧化硅层25，之后在所述氧化硅层25上表面形成多晶硅层26，在所述多晶硅层26上表面形成介质层27；
参阅图5，本实施例中，在第一外延层20、第二外延层22上表面沉积一层氧化硅形成氧化硅层25，氧化硅层25覆盖着第二注入区24和第二外延层22，可以减少界面应力。之后在氧化硅层25上表面沉积一层多晶硅形成多晶硅层26，在多晶硅层26上表面进行介质生长形成介质层27，介质层27、多晶硅层26和氧化硅层25的厚度依次减小，可以获得良好界面态，界面态是指硅-二氧化硅界面处而能值位于硅禁带中的一些分立或连续的电子能级或能带，它们可在很短的时间内和衬底半导体交换电荷，可以保证器件响应速度快。
S5：贯穿所述介质层27、所述多晶硅层26和所述氧化硅层25形成连接所述第二注入区24的第一接触孔28，贯穿所述介质层27连接所述多晶硅层26并与所述第二外延层22对应设置的第二接触孔29；
参阅图6，本实施例中，采用光刻技术在介质层上形成两个第一接触孔28和一个第二接触孔29，第一接触孔28是贯穿介质层27、多晶硅层26和氧化硅层25连接至第二注入区24，第二接触孔29是贯穿介质层27连接至多晶硅层26并与第二外延层22对应设置，第一接触孔28的结深大于第二接触孔29的结深，第一接触孔28与第二注入区24呈T形，第二接触孔29连接至多晶硅层26并与第二外延层22对应设置，提升了器件的工作可靠性。
S6：在所述第一接触孔28和所述第二接触孔29内填充金属形成第一金属层30，在所述衬底10下表面形成第二金属层40。
再次参阅图6，本实施例中，第一金属层30为两个第一接触孔28内、第二接触孔29内和介质层27上表面，第二金属层40位于衬底10下表面，两个金属层可以作为器件的两个电极。在第一接触孔28、第二接触孔29和衬底10下表面采用磁控溅射技术，需要填充金属后快速热退火，第一金属层30和第二金属层40通过相同的制备方法同时形成，提高了制备效率。
需要说明的是，本实施例中的基于电源管理的静电防护芯片1可以适用于电源管理系统中的集成静电防护自启动平面型功率MOS芯片，结合了VDMOS器件和沟槽型TVS的特性，具有寄生电容小和制造成本低的特点，通过沟槽21和注入工艺的结合形成新的器件结构。在器件背面即第二金属层40施加正电压时，电压较低时，第二外延层22至第二注入区24的第一外延层20内的沟道未形成，电流通过衬底10、第一外延层20和第二注入区24形成的P-N-P结构导通，原理类似普通TVS，随着电压增大，在氧化硅层25下表面感应形成P型的空间电荷区，从而形成P型沟道，不再经过PNP结构，工作原理和平面MOS一致。在第二金属层40加入的正电压超过第二外延层22的导通压降后，电流经过衬底10、第一注入区23、第二外延层22、第一外延层20和第二注入区24组成的路径，可以提高器件的响应速度，未额外增加器件的面积，降低了制造成本。在低压下PNP结构导通放电，高压下平面MOS结构导通放电，大幅提升了器件性能。
参阅图7，本发明提供了一种基于电源管理的静电防护芯片1，包括：
第一导电类型的衬底10；
形成在所述衬底10上表面的第二导电类型的第一外延层20；
自所述第一外延层20延伸至所述衬底10内的沟槽21，所述沟槽21内填充有第一导电类型的第二外延层22，位于所述衬底10内并连接所述第一外延层20、所述沟槽21侧壁和所述沟槽21底部的第一导电类型的第一注入区23；
形成在所述第一外延层20内并关于所述第二外延层22对称设置的第一导电类型的第二注入区24；
形成在所述第一外延层20、所述第二外延层22上表面的氧化硅层25，形成在所述氧化硅层25上表面的多晶硅层26、所述多晶硅层26上表面的介质层27，贯穿所述介质层27、所述多晶硅层26和所述氧化硅层25并连接所述第二注入区24的第一接触孔28，贯穿所述介质层27连接所述多晶硅层26并与所述第二外延层22对应设置的第二接触孔29；
形成在所述介质层27上并填充所述第一接触孔28、所述第二接触孔29的第一金属层30，以及形成在所述衬底10的下表面的第二金属层40。
本实施例中，第一注入区23和第二注入区24采用相同的离子注入制备得到，第一注入区23与第二注入区24的离子浓度可以相同，也可以不同，氧化硅层25作为隔离层可以降低器件内的漏电流，多晶硅层26覆盖在氧化硅层25上可以降低半导体界面缺陷，第一接触孔28和第二注入区24连接便于使金属与第二注入区24接触减小导通电阻。沟槽21是自第一外延层20延伸至衬底10且沟槽21内填充第二外延层22，在沟槽21外即位于衬底10内的沟槽21底部和沟槽21侧壁形成离子浓度大于衬底10的第一注入区23以形成类似沟槽TVS的结构，一定程度上提高了器件的耐压性能。第二注入区24、第一外延层20和第二外延层22之间可以形成导电沟道，降低了器件内部的寄生电容。在第二金属层40加入正电压时，随着电压增大，多晶硅层26上的负压增大，在氧化硅感生P型的空间电荷区，保证多晶硅层26上的电压稳定，能够开启均匀的沟道，提高了器件的工作稳定性。
本发明提供了一种基于电源管理的静电防护芯片及其制备方法，通过在衬底10上形成第一外延层20、自第一外延层20延伸至衬底10内形成沟槽21，位于衬底10内的沟槽21侧壁和沟槽21底部并连接第一外延层20形成第一注入区23，沟槽21内填充第二外延层22，可以提高器件的耐压性能并减少寄生电容。第二注入区24关于第二外延层22对称设置，氧化硅层25覆盖第二注入区24和第二外延层22上，可以减少器件内的漏电流。在第二金属层40上施加正电压时，沟槽21外的区域先导通，随着电压增大，第一注入区23和沟槽21内的第二外延层22导通，第二外延层22可以提高器件的耐压性能，第二外延层22和第二注入区24之间的第一外延层20形成导电沟道，使器件的响应速度快，代替了电源管理中使用的普通沟槽TVS器件和功率MOS，未额外增加器件面积，提高了电源管理系统的工作效率，同时也降低了器件制造成本。
在这里示出和描述的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制，因此，示例性实施例的其他示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (7)

1.一种基于电源管理的静电防护芯片，其特征在于，包括：
第一导电类型的衬底；
形成在所述衬底上表面的第二导电类型的第一外延层；
自所述第一外延层延伸至所述衬底内的沟槽，所述沟槽内填充有第一导电类型的第二外延层，位于所述衬底内并连接所述第一外延层、所述沟槽侧壁和所述沟槽底部的第一导电类型的第一注入区；
形成在所述第一外延层内并关于所述第二外延层对称设置的第一导电类型的第二注入区；
形成在所述第一外延层、所述第二外延层上表面的氧化硅层，形成在所述氧化硅层上表面的多晶硅层、所述多晶硅层上表面的介质层，贯穿所述介质层、所述多晶硅层和所述氧化硅层并连接所述第二注入区的第一接触孔，贯穿所述介质层连接所述多晶硅层并与所述第二外延层对应设置的第二接触孔；
形成在所述介质层上并填充所述第一接触孔、所述第二接触孔的第一金属层，以及形成在所述衬底的下表面的第二金属层；
其中，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第一注入区的掺杂浓度大于所述第二外延层的掺杂浓度。
2.根据权利要求1所述的基于电源管理的静电防护芯片，其特征在于，所述介质层、所述多晶硅层和所述氧化硅层的厚度依次减小。
3.根据权利要求1所述的基于电源管理的静电防护芯片，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，采用干法刻蚀形成所述沟槽。
4.一种基于电源管理的静电防护芯片的制备方法，其特征在于，包括以下步骤：
提供第一导电类型的衬底，在所述衬底上表面形成第二导电类型的第一外延层；
自所述第一外延层延伸至所述衬底内刻蚀形成沟槽，在位于所述衬底内并连接所述第一外延层、所述沟槽侧壁和所述沟槽底部形成第一导电类型的第一注入区，同时在所述第一外延层内形成间隔排列的第一导电类型的第二注入区；
在所述沟槽内填充第一导电类型的第二外延层；
在所述第一外延层、所述第二外延层上表面形成氧化硅层，之后在所述氧化硅层上表面形成多晶硅层，在所述多晶硅层上表面形成介质层；
贯穿所述介质层、所述多晶硅层和所述氧化硅层形成连接所述第二注入区的第一接触孔，贯穿所述介质层连接所述多晶硅层并与所述第二外延层对应设置的第二接触孔；
在所述第一接触孔和所述第二接触孔内填充金属形成第一金属层，在所述衬底下表面形成第二金属层；
其中，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第一注入区的掺杂浓度大于所述第二外延层的掺杂浓度。
5.根据权利要求4所述的基于电源管理的静电防护芯片的制备方法，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，所述沟槽的宽度大于2μm。
6.根据权利要求4所述的基于电源管理的静电防护芯片的制备方法，其特征在于，所述第一外延层的电阻率为5-30ohm/mm2，所述介质层、所述多晶硅层和所述氧化硅层的厚度依次减小。
7.根据权利要求4所述的基于电源管理的静电防护芯片的制备方法，其特征在于，所述第一注入区呈U形，所述第一接触孔与所述第二注入区形成T形。
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