CN102148239B - 绝缘栅极半导体器件 - Google Patents

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Abstract

一种绝缘栅极半导体器件包括半导体衬底(10)、沟道区(13)、浮置区(18)、发射极区(14)、主体区(15)、空穴阻止层(19)以及发射极电极(21)。重复设置所述沟道区(13)和所述浮置区(18)，使得至少一个浮置区(18)位于相邻的沟道区(13)之间。所述发射极区(14)和所述主体区(15)位于每个沟道区(13)的表面部分中。所述主体区(15)深于所述发射极区(14)。所述空穴阻止层(19)位于每个浮置区(18)中，以将所述浮置区(18)划分为第一区(18a)和第二区(18b)。所述发射极电极(21)电连接至所述发射极区(14)和所述第一区(18a)。

Description

绝缘栅极半导体器件
技术领域
本发明涉及一种绝缘栅极半导体器件。
背景技术
例如在JP 2007-13224A、对应于JP 2004-95954A的US 2004/0094798、对应于JP 7-58332A的US 5,489,787、JP 2007-266134A以及JP 4366938中公开了作为转换器的开关器件的绝缘栅极半导体器件(即，IGBT)。
具体而言，在JP 2007-13224A中，在高阻抗N型基极层中以一定间隔形成沟槽，以将主核与虚设核彼此隔离开。沟槽具有沟槽栅极结构。在主核中，在N型基极层上形成P型基极层，并且在P型基极层上形成N型发射极层。此外，在虚设核中，在N型基极层上形成P型缓冲层。主核中的P型基极层和N型发射极层通过发射极电极彼此接触。在虚设核中的P型缓冲层上形成缓冲电极。
缓冲电极通过缓冲电阻器电连接至发射极电极。因而，虚设核中的P型缓冲层通过缓冲电阻器而发射极-接地，使得能够实现低的开关损耗。
在US 2004/0094798中，在N+型衬底上形成N-型外延区，并且在N-型外延区上形成P型基极区。形成从P型基极区的表面到N-型外延区延伸的沟槽。在沟槽中形成包括栅极氧化层和栅极电极的掩埋栅极。在掩埋栅极上形成层间电介质层，并且在沟槽周围形成N型源极区。
在N-型外延区和P型基极区之间，在核区上方的沟槽的底侧上插入薄的P型区和薄的N型区。因此，在P型区和N型区之间由PN结基本引起耗尽。因此，降低了寄生电容，使得能够实现低的导通电压。
在US 5,489,787中，在N-型层上形成P型基极层，并且形成从P型基极层到N-型层延伸的沟槽。在沟槽中形成沟槽栅极结构。此外，在P型基极层的表面侧上的沟槽栅极结构周围形成N+型发射极区。
在核区上方形成用于在N-型层和P型基极层之间存储载流子的N型层。由于N型层使得N-型层中的载流子分布接近二极管中的载流子分布，使得能够实现低的导通电压。
在JP 2007-266134A中，在半导体衬底的表面上形成两种类型的区域。具体而言，在第一类型的区域中，形成P型第一主体区、N+型发射极区以及P+第一主体区。在第二类型的区域中，形成P型第二主体区、P+型第二主体区以及N+型积累区。在第二类型的区域中，不形成N+型发射极区，并且形成P+型第二主体接触区至第二类型的区域的表面部分。
积累区在其厚度方向上将第二类型的区域划分为两部分。此外，积累区延伸至比第一类型的区域的第一主体接触区的底部更深的位置。因此，由于在形成积累区的第二类型的区域中未形成寄生晶体管，从而不大可能产生闩锁现象。
在JP 4366938中公开的结构类似于在JP 2007-266134A中公开的结构。在JP 4366938中，在N-型漂移层中形成沟槽，以在沟槽之间形成半导体区。在沟槽中掩埋栅极绝缘层和栅极电极。半导体区包括第一半导体区和第二半导体区。在第一半导体区中，形成N+型发射极区。在第二半导体区中，未形成N+型发射极区。交替设置第一区和第二区。在第一半导体区中形成深于N+型发射极区的P+型发射极区。
在第二半导体区的表面部分上方形成P+型发射极区，并且在P+型发射极区的下方形成N+型空穴阻挡区。N+型空穴阻挡区深于第一半导体区的P+型发射极区并且不与栅极绝缘层接触。因此，使得用于栅极绝缘层和N+型空穴阻挡区之间的空穴流动的路径变窄，使得可以减少漂移区中空穴的减少。因此，能够降低IGBT的导通电压。
上述常规器件具有以下缺点。
尽管JP 2007-13224A公开了一种缓冲电阻器连接至缓冲电极的电路图，但是实际上难以在具有如电路图所示的沟槽栅极结构的半导体器件上方均匀地设置缓冲电阻器。这是因为由于线路阻抗的原因，实际的缓冲阻抗能够根据位置而发生改变。
在US 2004/0094798中，在沟槽的底侧上设置N型区。在这种情况下，如果通过热扩散来形成N型区，则作为沟道的P型基极区需要取消N型区。因此，栅极的阈值电压(Vth)能够具有变化，并且难以实现高的抗电压击穿的能力。此外，如果通过离子注入来形成N型区，则要求用于实现高加速电压的特定设备以形成深的N型区。
在US 5,489,787中，N型层形成在P型基极层上并且位于N+型发射极区附近。因此，栅极的阈值电压(Vth)能够具有变化，并且由于晶闸管行为的原因能够降低抗电压击穿的能力。
在JP 2007-266134A中，在未形成N+型发射极区的第二类型的区域中形成的积累区深于P+型第一主体接触区。
在JP 4366938中，在未形成N+型发射极区的第二半导体区中形成的空穴阻挡区深于P+型发射极区。
要求一种用于形成深于第一主体接触区或者P+发射区的空穴积累区或者空穴阻挡区的特定设备。此外，难以通过离子注入精确地形成这种深度的空穴积累区或者空穴阻挡区。将在下面描述的图5A示出了离子注入的投射范围和加速能量之间的关系。将在下面描述的图5B示出了离子注入的投射范围变化(散布)和加速能量之间的关系。如可以从图5A和5B看出的，通过增加加速能量能够增加投射范围。然而，加速能量的增加导致投射范围变化的增加。例如，尽管能够利用1000kev的加速能量将磷(P)离子注入至1.2μm的深度，但是投射范围变化(一侧)变为大约0.2μm，即，在厚度方向上的分布变为大约0.4μm。
在反向导通IGBT(RC-IGBT)的情况下，当形成P+型主体区时，由于二极管动作期间注入的空穴的量的增加导致恢复损耗增加。具体而言，从浪涌阻抗的观点来看，为了防止不期望的寄生晶体管动作，P+型主体区具有高杂质浓度，并且被扩散地很深，使得P+型主体能够位于N型发射极的下面。由于在具有高杂质浓度的这种深的P+型扩散层中的空穴注入的效率非常高，所以增加了恢复损耗。
如上所述，常规器件在实现低的导通电压和低的开关损耗方面具有难度。
发明内容
考虑到上述情况，本发明的目标在于提供一种具有低的导通电压和低的开关损耗的绝缘栅极半导体器件。
根据本发明的一方面，具有IGBT元件的一种绝缘栅极半导体器件包括第一导电类型的半导体衬底、第二导电类型的沟道区、第二导电类型的浮置区、第一导电类型的发射极区、第二导电类型的主体区、第一导电类型的空穴阻止(hole stopper)层以及发射极电极。所述半导体衬底具有表面。所述沟道区位于所述半导体衬底的表面侧上。所述浮置区位于所述半导体衬底的所述表面侧上。所述发射极区位于每个沟道区的表面部分。所述主体区位于每个沟道区的表面部分。所述主体区深于所述发射极区。所述空穴阻止层位于每个浮置区中，以便在所述浮置区的深度方向上将所述浮置区划分为第一区和第二区。所述第一区位于所述半导体衬底的所述表面侧上。所述第二区位于所述浮置区的底侧上。所述发射极电极位于所述半导体衬底的所述表面上并且电连接至所述发射极区和所述浮置区的所述第一区中的每一个。在平行于所述半导体衬底的第一表面的方向上，以使至少一个浮置区位于相邻的沟道区之间的方式，以预定的图案重复设置所述沟道区和所述浮置区。
附图说明
从下面结合附图给出的具体描述中，本发明的上述和其它目标、特征以及优点将变得更显而易见。在附图中：
图1是示出了根据本发明的第一实施例的半导体芯片的平面图的示意图；
图2是示出了沿着图1的线III-III截取的部分截面图的示意图；
图3是示出了沿着图1的线III-III截取的截面图的示意图；
图4是示出了沿着图1的线IVI-IV截取的截面图的示意图；
图5A是示出了离子注入的投射范围和加速能量之间的关系的曲线图，并且图5B是示出了投射范围变化和加速能量之间的关系的曲线图；
图6是示出了IGBT元件的损耗特性的曲线图；
图7是示出了浮置层的杂质轮廓的曲线图；
图8是示出了导通电压Von和HS峰值浓度Nhs之间的关系的曲线图；
图9是示出了集电极击穿电压和HS峰值浓度Nhs之间的关系的曲线图；
图10是示出了米勒(Miller)电荷比和HS峰值浓度Nhs之间的曲线的示意图；
图11是示出了导通电压Von、集电极击穿电极以及米勒电荷比与HS峰值深度之间的依赖关系的曲线图；
图12A是示出了根据本发明的第二实施例的RC-IGBT元件的IGBT元件的单元结构的截面图的示意图，并且图12B是示出了根据第二实施例的RC-IGBT元件的二极管元件的单元结构的截面图的示意图；
图13是示出了根据本发明的第二实施例的RC-IGBT元件的部分截面图的示意图；
图14是示出了根据本发明的第三实施例的RC-IGBT元件的部分截面图的示意图；
图15是示出了根据本发明的第四实施例的RC-IGBT元件的部分截面图的示意图；
图16是示出了根据本发明的第五实施例的RC-IGBT元件的部分截面图的示意图；
图17是示出了根据本发明的第六实施例的RC-IGBT元件的部分截面图的示意图；
图18A是示出了根据本发明的第七实施例的半导体芯片的平面图的示意图，并且图18B是示出了沿着图18A中的线XVIIIB-XVIIIB截取的截面图的示意图；
图19是示出了根据本发明的第八实施例的RC-IGBT元件的部分截面图的示意图；
图20是示出了根据本发明的第九实施例的RC-IGBT元件的部分截面图的示意图；
图21是示出了根据本发明的第十实施例的RC-IGBT元件的部分截面图的示意图；
图22是示出了根据本发明的第十一实施例的RC-IGBT元件的部分截面图的示意图；
图23A是示出了根据本发明的第十二实施例的RC-IGBT元件的IGBT元件的单元结构的截面图的示意图，并且图23B是示出了根据第十二实施例的RC-IGBT元件的二极管元件的单元结构的截面图的示意图；
图24是示出了根据本发明的第十三实施例的IGBT元件的透视截面图的示意图；
图25是示出了根据本发明的第十四实施例的IGBT元件的平面图的示意图；
图26是示出了沿着图25中的线XXVI-XXVI截取的截面图的示意图；
图27是示出了根据本发明的第十五实施例的IGBT元件的平面图的示意图；
图28是示出了根据本发明的第十六实施例的IGBT元件的透视截面图的示意图；
图29是示出了根据本发明的第十七实施例的IGBT元件的平面图的示意图；
图30是示出了根据本发明的第十八实施例的IGBT元件的透视截面图的示意图；
图31是示出了根据本发明的第十九实施例的IGBT元件的透视截面图的示意图；
图32是示出了根据本发明的第二十实施例的IGBT元件的平面图的示意图；
图33A是示出了沿着图32中的线XXXIIIA-XXXIIIA截取的截面图的示意图，图33B是示出了沿着图32中的线XXXIIIB-XXXIIIB截取的截面图的示意图，并且图33C是沿着图32中的线XXXIIIC-XXXIIIC截取的截面图的示意图；
图34A是示出了根据本发明的第二十一实施例的IGBT元件的部分平面图的示意图，并且图34B是示出了沿着图34A中的线XXXIVB-XXXIVB截取的截面图的示意图；
图35A和35B是用于解释实施例的变型的示意图；
图36A是示出了根据实施例的另一变型的IGBT元件的单元结构的截面图的示意图，并且图36B是示出了根据实施例的另一变型的RC-IGBT的二极管元件的单元结构的截面图的示意图。
具体实施方式
下面将参考附图来描述本发明的实施例。在全部实施例中，将相同的符号赋予附图中的相同或者相应部分。N型、N+型以及N-型对应于第一导电类型，而P型以及P+型对应于第二导电类型。
(第一实施例)
下面将参考图1-4来描述根据本发明的第一实施例的绝缘栅极半导体器件。例如，所述绝缘栅极半导体器件可以用于诸如逆变器或者DC/DC转换器的电源电路中的电源开关元件。
图1是示出了作为绝缘栅极半导体器件的半导体芯片1的平面图的示意图。图2是示出了沿着图1中的线III-III截取的部分截面图的示意图。
如图1所示，半导体芯片1包括核区2、位于核区2周围的保护环区3以及焊盘4。
核区2是其中形成绝缘栅极双极晶体管(IGBT)的区域。如图2所示，IGBT元件形成在用作漂移层的N-型半导体衬底10中。半导体衬底10具有前表面10a以及与前表面10b相对的背表面10b。在半导体衬底10的前表面10a侧上形成具有预定厚度的P型基极层11。沟槽12形成在半导体衬底10的前表面10a上并且通过穿透基极区11到达半导体衬底10的N-型区。因此，通过沟槽12将基极层11划分为多个部分。
每个沟槽12的纵向方向平行于半导体衬底10的前表面10a，并且沟槽12在纵向方向上彼此平行地延伸。例如，能够以规则的间隔来设置沟槽12，并且相邻沟槽的末端部分能够结合到一起以形成环形沟槽12。
位于相邻的环形沟槽12之间的基极层11(即，在每个环形沟槽12中未闭合的基极层11)提供用作沟道区的P型沟道层13。N+型发射极区14形成在沟道层13的表面部分中。P+型主体区15形成在沟道层13的位于相邻发射极区14之间的表面部分。主体区15距离半导体衬底10的前表面10a的深度大于发射极区14距离半导体衬底10的前表面10a的深度。
N+型发射极区14的杂质浓度大于N-型半导体衬底10的杂质浓度。发射极区14在基极层11中终止并且与沟槽12的侧壁接触。P+型主体区15的杂质浓度大于P型沟道层13的杂质浓度。与发射极区14一样，主体区15在基极层11中终止。
具体而言，发射极区14具有杆状形状并且在相邻的沟槽12之间沿着沟槽12的纵向方向延伸。发射极区14与沟槽12的侧壁接触并且在到达沟槽12的端部之前终止。主体区15具有杆状形状并且在相邻的发射极区14之间沿着沟槽12的纵向方向(即，发射极区14的纵向方向)延伸。
每个沟槽12的内表面覆盖有栅极绝缘层16。栅极电极17形成在栅极绝缘层16上。例如，栅极电极17可以由多晶硅制成。栅极电极17沿着沟槽12的纵向方向延伸并且连接至图1中所示的相应焊盘4。通过这种方式，沟槽12填充有栅极绝缘层16和栅极电极17，以便能够形成沟槽栅极结构。
围绕在每个环形沟槽12中的基极层11(即，除了沟道层13外的基极层11)提供浮置层18。
总之，由沟槽12将基极层11划分为其中形成发射极区14的沟道层13和其中未形成发射极区14的浮置层18。在所划分的基极层11中交替形成发射极区14，使得能够以预定的图案重复设置沟道层13和浮置层18。因此，在核区12中，交替设置IGBT元件(IGBT核)和虚设元件(IGBT核)，使得相邻的IGBT元件能够彼此间隔开。例如，相邻的IGBT元件能够与一个虚设元件彼此间隔开。因此，根据第一实施例的绝缘栅极半导体器件在下文中有时也称为“间隔型IGBT元件”。
通过N型空穴阻止层19在沟槽12的深度方向上将基极层11的浮置层18划分为第一层18a和第二层18b。第一层18a比第二层18b更接近沟槽12的开口。换句话说，第二层18b比第一层18a更接近于沟槽12的底部。第一层18a和第二层18b由空穴阻止层19完全地彼此电隔离。
空穴阻止层19仅形成在基极层11的浮置层18中。换句话说，空穴阻止层19未形成在基极层11的沟道层13中。也就是说，空穴阻止层19在IGBT核中不存在，但是存在于未形成沟道区的虚设核中。
空穴阻止层19在沟槽12的厚度方向上位于浮置层18的表面部分上(即，位于半导体衬底10的前表面10a侧)。具体而言，空穴阻止层19位于比沟道层13的主体区15的底部更浅的深度。空穴阻止层19距离浮置层18的表面的深度小于沟槽12深度的一半是优选的。例如，空穴阻止层19距离浮置层18的表面的深度可以大约是沟槽12深度的五分之一。例如，假设沟槽12的深度大约是5微米(μm)，则厚度大约为0.2μm的空穴阻止层19可以位于距离浮置层18的表面大约0.5μm的深度处。例如，空穴阻止层19能够具有大约1×1016/cm3到大约1×1017/cm3的杂质浓度。
诸如硼磷硅玻璃(BPSG)层的层间电介质层20形成在基极层11上。接触孔20a形成在层间电介质层20中。通过接触孔20a将发射极区14的一部分、主体区15以及浮置层18的第一层18a的一部分暴露至层间电介质层20外侧。发射极电极21形成在层间电介质层20上并且通过接触孔20a电连接至发射极区14、主体区15以及第一层18a。因此，发射极电极21电连接至发射极区14和第一层18a中的每一个。
N型场停止层22形成在半导体衬底10的背表面10b侧上。P型集电极层23形成在场停止层22上。集电极电极24形成在集电极层23上。
图2示出了核区2中的IGBT核和虚设核的最小单元结构。以镜像的方式重复设置图2中所示的单元结构，使得能够形成图3中所示的结构。图3是示出了沿着图1中的线III-III截取的截面图的示意图。如图3所示，相邻的沟槽12之间的基极层11交替设置沟道层13和浮置层18。每个浮置层18设置有空穴阻止层18。应注意到，在核区2上方以镜像的方式重复设置如图3所示的结构。
图4是示出了沿着图1中的线IV-IV截取的截面图的示意图。简单起见，在图4中省略了沟槽12中的栅极绝缘层16和栅极电极17。例如，如图4所示，位于核区2周围的保护环区3可以包括环形的P型阱区10C以及环形的P型保护环10d。阱区10c和保护环10d形成在半导体衬底10的表面部分中以环绕核区2。
氧化层20b形成在保护环10d上。在氧化层20b中的对应于保护环10d的位置形成孔。外围电极21a形成在氧化层20b上并且通过氧化层20b的孔电连接至保护环10d。外围电极21a覆盖有钝化层21b。
图1中所示的焊盘4用于将IGBT元件电连接至外部电路。焊盘4包括通过设置在半导体芯片1中的布线元件连接至栅极电极12的焊盘。此外，焊盘4可以包括用于检测半导体芯片1的温度的焊盘。
接下来，描述一种制造上述绝缘栅极半导体器件的方法。首先，制备N-型晶圆，并且通过热扩散在所述晶圆的表面上形成P型基极层11。然后，以沟槽12能够通过穿透基极层11到达晶圆的方式来形成沟槽12。然后，在每个沟槽12中形成栅极绝缘层16和栅极电极17。
然后，将具有与N+型发射极区14对应的开口的第一掩模放置到晶圆上。然后，通过利用第一掩模来执行N型杂质的离子注入。然后，在去除第一掩模之后，将具有与P+型主体区15对应的开口的第二掩模放置到晶圆上。然后，通过利用第二掩模来执行P型杂质的离子注入。然后，执行热处理(即，退火)以便在去除第二掩模之后激活所注入的杂质。通过这种方式，形成N+型发射极区14和P+型主体区15。
然后，执行利用掩模的离子注入以及在所述离子注入之后的热处理，以在基极层11的浮置层18中形成空穴阻止层19。例如，以大约1×1012/cm2到大约1×1014/cm2的浓度来执行诸如磷(P)的掺杂物的离子注入，并且然后可以在900℃或更高的温度下来执行用于激活所注入的掺杂物的热处理。替代地，在执行磷的离子注入以及用于激活所注入的磷的热处理之后，可以执行硼(B)的离子注入以及用于激活所注入的硼的热处理。通过这种方式，在浮置层18中形成空穴阻止层19。
图5A是示出了离子注入的投射范围(即，峰值深度)和加速能量之间的关系的曲线图，并且图5B是示出了投射范围变化和加速能量之间的关系的曲线图。如图5A和5B所示，当将硼(B)或者磷(P)用作杂质时，投射范围与加速能量成比例地增加。例如，当将具有600kev能量的磷(P)离子注入到半导体衬底10中时，空穴阻止层19可以形成在距离半导体衬底10的前表面10a大约0.8μm的深度处。图5A和5B示出的关系是基于S.M.Sze的第一版的“Physics Of Semiconductor Devices”的第430-431页。
然后，在基极层11上形成层间电介质层20。然后，在层间电介质层20中形成接触孔20a，使得能够通过接触孔20a而将发射极区14的一部分、主体区15以及浮置层18的第一层18a的一部分暴露至层间电介质层20的外侧。发射极电极21形成在层间电介质层20上并且通过接触孔20a电连接至发射极区14、主体区15以及第一层18a。因此，发射极电极21电连接至发射极区14和浮置层18的第一层18a中的每一个。应注意到，能够以与发射极电极21一样的工艺来形成焊盘4。
然后，N型场停止层22形成在晶圆的背侧上，并且P型集电极层23形成在场停止层22上。然后，集电极电极24形成在集电极层23上。然后，执行切片以将晶圆切割成单个的半导体芯片1。通过这种方式，可以制造半导体芯片1。应注意到，能够以与上述相同的工艺或者不同的工艺来形成保护环部分3。
发明人已经进行了模拟以评估其中在浮置层18的浅区中形成空穴阻止层19的结构的特性。图6-11示出了模拟的结果。
图6是示出了IGBT元件的损耗特性的曲线图。曲线图的水平轴代表IGBT元件的DC损耗，曲线图的垂直轴代表IGBT元件的AC损耗。IGBT元件的理想特性是DC损耗和AC损耗二者都小。
在图6中，“常规结构”指的是其中未形成空穴阻止层19的结构。“1/5间隔”指的是相邻的IGBT元件由五个虚设核彼此间隔开，“1/3间隔”指的是相邻的IGBT元件由三个虚设核彼此间隔开，“1/1间隔”指的是相邻的IGBT元件由一个虚设核彼此间隔开。“PT”指的是穿通(punch through)结构。“NPT”指的是非穿通结构。“130μm厚”和“160μm厚”指的是IGBT元件的厚度。
如从图6中可以看出的，在常规结构中，AC损耗大。此外，当IGBT元件的厚度为160μm时，DC损耗大。根据第一实施例的其中在浮置层18中形成空穴阻止层19的HS结构的DC损耗和AC损耗二者都比常规结构的大。与常规结构相比，根据第一实施例的HS结构具有几乎相同的导通电压和改善了25％的开关(AC)损耗。
图7是示出了浮置层18的杂质轮廓的曲线图。曲线图的水平轴代表距离半导体衬底1的前表面10a的深度，而曲线图的垂直轴代表杂质浓度。应注意到，曲线图的垂直轴是对数表示的。
在图7中，半导体衬底10的杂质浓度为7×1013/cm3。“CHP”和“CHP扩散层”表示浮置层18。“CHPXj”表示的是浮置层18的深度并且为4.5μm。
在图7中，“HS层”表示空穴阻止层19。“HS峰值深度”表示空穴阻止层19浓度为峰值时的深度。“Nhs”表示空穴阻止层19在HS峰值深度处的浓度。“HSdXj”表示空穴阻止层19在半导体衬底10的厚度方向上的扩散传播。传播的一半(即，一侧)大约为0.1μm。基于上述杂质轮廓，评估了IGBT元件的导通电压Von、集电极击穿电压以及“米勒”电荷比。
图8是示出了导通电压Von和HS峰值浓度Nhs之间的关系的曲线图。在图8中，曲线图的水平轴代表相对HS峰值浓度Nhs，而曲线图的垂直轴代表导通电压Von。应注意到，相对HS峰值浓度Nhs是磷(P)的浓度并且由以下公式给出：
相对Nhs＝((Nhs-Np)/Np)×100(％)
在上述公式中，“Np”表示硼(B)的浓度。
相对峰值浓度Nhs是当浮置层18的峰值浓度为2.5×1017/cm3时的相对峰值浓度。在图8中，例如当空穴阻止层19的相对峰值浓度Nhs为0％时，空穴阻止层19的浓度为2.5×1017/cm3。又例如，当空穴阻止层19的相对峰值浓度Nhs为100％时，空穴阻止层19的浓度为5×1017/cm3。再例如，当空穴阻止层19的相对峰值浓度Nhs为负100％时，空穴阻止层19的浓度为0。也就是说，负100％的相对峰值浓度Nhs对应于没有空穴阻止层19的结构。
在模拟中，通过在四个值之间改变HS峰值深度来评估导通电压Von和HS峰值浓度Nhs之间的关系。应注意到，将图8中的HS峰值深度定义为相对于作为浮置层18的深度并且为4.5μm时的CHPXj的相对HS峰值深度。通过改变相对HS峰深度RHsd至9％、16％、44％和89％来评估导通电压Von和HS峰值浓度Nhs。例如，当相对HS峰值深度为9％时，空穴阻止层19的HS峰值深度为0.405μm。因此，在这种情况下，空穴阻止层19在浅的深度处形成并且与距离沟槽12的底部相比更接近于半导体衬底10的前表面10a。又例如，当相对HS峰值深度为89％时，空穴阻止层19的HS峰值深度为4.005μm。因此，在这种情况下，空穴阻止层19在深的深度处形成并且与距离半导体衬底10的前表面10a相比更接近于沟槽12的底部。应注意到，沟槽12距离半导体衬底10的前表面10a的深度T为4.9μm。
如从图8中可以看出的，在HS峰值深度较小时，导通电压Von在HS峰值浓度Nhs的大范围上更低。
图9是示出了集电极击穿电压和HS峰值浓度Nhs之间的关系的曲线图。在图9中，曲线图的水平轴代表HS峰值浓度Nhs，曲线图的垂直轴代表集电极击穿电压。应注意到，将图9中的HS峰值浓度Nhs定义为相对峰值浓度Nhs。如图9所示，在HS峰值深度较小时，集电极击穿电压在HS峰值浓度Nhs的大范围上更低。
图10是示出了米勒电荷比和HS峰值浓度Nhs之间的关系的曲线图。在图10中，曲线图的水平轴代表HS峰值浓度Nhs，曲线图的垂直轴代表米勒电荷比。应注意到，图10中的HS峰值浓度Nhs被定义为相对峰值浓度Nhs。米勒电荷比代表栅极充电期间栅极至集电极电荷和栅极至发射极电荷之间的比率。在栅极和集电极之间的电容性耦合较小时，米勒电荷比变小，以便能够实现高速开关。
如从图10中可以看出的，当HS峰值深度大至例如44％或89％时，米勒电荷比随着HS峰值浓度Nhs的增大而增大。相反地，当HS峰值深度小至例如9％或者16％时，米勒电荷比在HS峰值浓度Nhs的大范围上保持为常数，使得能够实现高速开关。
图11是示出了导通电压Von、集电极击穿电极以及米勒电荷比与HS峰值深度之间的依赖关系的曲线图。在图11中，曲线图的水平轴代表HS峰值深度，并且HS峰值深度为9％、16％、44％以及89％，曲线图的垂直轴代表导通电压Von中的百分比减小、集电极击穿电压中的百分比减小以及米勒电荷比中的百分比增大。应注意到，图11的曲线图是在对应于其中导通电压Von中的百分比减小为20％的空穴阻止浓度的点进行绘制的。
如从图11中可以看出的，导通电压Von与HS峰值深度无关并且为常数。当HS峰值深度超过大约50％时，集电极击穿电压急剧地减小。米勒电荷比取决于HS峰值深度并且当HS峰值深度超过大约20％时急剧地增大。因此，距离半导体衬底1的前表面10a的HS峰值深度等于或者小于浮置层18的深度的50％以防止集电极击穿电压的减小是优选的。距离半导体衬底1的前表面10a的HS峰值深度等于或者小于浮置层18的深度的20％以防止米勒电荷比的增大是更优选的。米勒电荷比的增大导致开关损耗的增大。因此，为了降低AC损耗，在浮置层18中的较浅深度处形成空穴阻止层19是很重要的。
总之，模拟结果表明通过在浮置层18中的较浅的深度处形成空穴阻止层19能够改善IGBT元件的特性。
然而，如果空穴阻止层19暴露至半导体衬底10的前表面10a并且与作为表面电极的发射极电极21接触，则形成寄生NPN晶体管，使得浪涌阻抗降低。因此，P型第一层18a位于前表面10a侧是优选的。在这种情况下，在0.1μm深度或者在距离前表面10a更大的深度处形成空穴阻止层19是优选的。如可以从图5A和5B理解的，为了在0.1μm或更大的深度处形成空穴阻止层，需要利用100kev或者更大能量的离子注入来形成空穴阻止层19。替代地，如将在下面描述的图20和22中所示，可以在空穴阻止层19上方形成P型接触区18c。
如上所述，根据第一实施例，N型空穴阻止层19形成在虚设元件的P型浮置层18中。此外，浮置层18被划分为第一层18a和第二层18b，并且第一层18a连接至发射极电极21，即接地。
由于第一层18a电连接至发射极电极21，浮置层18被箝位至发射极电极21的电势(即，GND)。在这种方案中，在整个浮置层18中几乎没有电荷存储在从集电极电极24到栅极电极17的路径中形成的反馈电容器。因此，在进行开关的时候几乎没有电荷进行放电。因此，开关时间减小，使得能够降低开关损耗。相反地，在常规结构中，由于要求大量的时间来对开关时存储在浮置层中的大量电荷进行放电，所以产生开关损耗。
应注意到，由于第一层18a接地至发射极电极21的这一事实，空穴可能通过浮置层18而被从半导体衬底10汲取到发射极电极21。然而，在P型浮置层18中的N型空穴阻止层18可以用作电势阻挡层。因此，空穴阻止层19可以防止空穴从半导体衬底10被汲取，或者可以减小从半导体衬底10汲取的空穴的量。也就是说，空穴阻止层19能够适当地限制空穴的流动。因为空穴阻止层19的原因，在半导体衬底10中流动的空穴被汲取到发射极电极21的可能性变小。因此，半导体衬底10中空穴和电子的浓度增大，使得能够加速传导率调制。结果，半导体衬底10的阻抗减小，使得能够降低IGBT元件的导通电压。
通过这种方式，通过将虚设元件中的浮置层18中的空穴阻止层19连接至发射极电极21来实现低的导通电压和低的开关损耗。
此外，由于浮置层18连接至发射极电极18，所以改善了整个IGBT元件的动态击穿电压和静态击穿电压，使得能够有助于抗击穿电压设计。此外，由于空穴阻止层19位于浮置层18的浅区，所以能够有助于抗击穿电压设计。
例如，空穴阻止层19距离半导体衬底1的前表面10a的HS峰值深度可以等于或者小于浮置层18距离半导体衬底1的前表面10a的深度的50％，优选20％。当空穴阻止层19位于浮置层18中的这种较浅的深度时，能够有效地降低IGBT元件的损耗。
沟道层13对应于权利要求中的沟道区。浮置层18对应于权利要求中的浮置区。第一层18a对应于权利要求中的第一区。第二层10b对应于权利要求中的第二区。
(第二实施例)
下面将参考图12A、12B和13来描述本发明的第二实施例。第二实施例在以下几点不同于第一实施例。根据第一实施例，在核区2中仅形成IGBT元件。相反地，根据第二实施例，除了IGBT元件之外在核区2中形成了二极管元件，使得能够形成反向导通IGBT(RC-IGBT)。
在核区2中，交替设置形成IGBT元件的IGBT区和形成二极管元件的二极管区。
图12A对应于形成在核区2的IGBT区中的IGBT元件的单元结构，而图12B对应于形成在核区2的二极管区26中的二极管元件的单元结构。
如图12A所示，在IGBT区25中，场停止层22形成在半导体衬底10的前表面10a侧，并且P型集电极层23形成在场停止层22上。因此，在IGBT区25中，从集电极层23供应空穴。
相反地，如图12B所示，在二极管区26中，N型阴极层27形成在场停止层22上。因此，在二极管区26中，在发射极和集电极之间形成二极管。
总之，通过以阴极层27部分替代集电极层23的方式来改变第一实施例的结构能够实现第二实施例的结构。具有集电极层23的IGBT区用作IGBT元件，并且具有阴极层27的二极管区26用作二极管元件。在二极管区26中，集电极电极24用作阴极电极。
以预定的图案重复设置如图12A中所示的IGBT元件的单元结构以及如图12B中所示的二极管元件的单元结构，使得能够形成图13中所示的结构。应注意到，在核区2上以镜像的方式重复设置如图13中所示的结构。
具体而言，如图13所示，在半导体衬底10的前表面10a侧上，在IGBT区25和二极管区26上方重复设置具有发射极区14的沟道层13以及具有空穴阻止层19的浮置层18。相反地，在半导体衬底10的背表面10b侧，集电极层23形成在IGBT区25中的场停止层22上，并且阴极层27形成在二极管区26中的场停止层22上。通过这种方式，基于在场停止层22上是形成了集电极层23还是形成了阴极层27而将IGBT区25与二极管区26彼此区分开。
如上所述，根据第二实施例，核区2配置为RC-IGBT。在这种情况下，由于在核区2上方形成沟道，所以电子电流流动增大，使得能够降低IGBT的导通电压。
与第一实施例一样，P+型主体区15未形成在浮置层18中，并且空穴阻止层19位于比形成在沟道层13中主体区15的底部的深度更浅的深度处。因此，由于防止了从主体区15注入到半导体衬底10的空穴的量的增大，所以能够防止二极管元件的恢复损耗的增大。
(第三实施例)
下面将参考图14来描述本发明的第三实施例。第三实施例与第二实施例的不同之处在于以下几点。如图14所示，与第二实施例一样，在IGBT区25中重复设置具有发射极区14的沟道层13和具有空穴阻止层19的浮置层18。
然而，与第二实施例不一样的是，发射极区14和空穴阻止层19未形成在二极管区26中的基极区11。也就是说，二极管区26没有沟道层13。换句话说，二极管区26没有IGBT元件部分。因此，二极管元件的正向电压受IGBT元件影响的可能性变小。
通过这种方式，根据第三实施例，二极管元件位于IGBT区25和二极管区26之间的边界上。
(第四实施例)
下面将参考图15来描述本发明的第四实施例。第四实施例与第三实施例的不同之处在于以下几点。如图15所示，根据第四实施例，发射极区14形成在基极层11中，在沟槽12的深度方向上，所述基极层11位于集电极层23和阴极层27之间的边界上。基极层11用作沟道层13。也就是说，IGBT区25覆盖二极管区26的外部边缘，使得IGBT元件能够位于IGBT区25和二极管区26之间的边界上。
即使在IGBT元件位于IGBT区25和二极管区26之间的边界上时，二极管区26几乎没有IGBT元件部分，因此，与第三实施例一样，二极管元件的正向电压受IGBT元件影响的可能性变小。
(第五实施例)
下面将参考图16来描述本发明的第五实施例。第五实施例与第二实施例的不同之处在于以下几点。如图16所示，根据第五实施例，空穴阻止层19形成在二极管区26中的每个基极层(即，浮置层18)中。应注意到，二极管元件位于IGBT区25和二极管区26之间的边界上。
由于空穴阻止层19形成在二极管区26中的每个浮置层18中，所以能够降低从半导体衬底10注入到二极管区26中的浮置层18的空穴的量。
(第六实施例)
下面将参考图17来描述第六实施例。第六实施例与第五实施例的不同之处在于以下几点。如图17所示，根据第六实施例，发射极区14形成在基极层11中，所述基极层11在沟槽12的深度方向上位于集电极层23和阴极层27之间的边界上。基极层11用作沟道层13。也就是说，IGBT区25与二极管区26的外部边缘重叠，使得IGBT元件能够位于IGBT区25和二极管区26之间的边界上。
(第七实施例)
下面将参考图18A和18B来描述本发明的第七实施例。第七实施例与第二到第六实施例的不同之处在于以下几点。图18A是示出了根据第七实施例的半导体芯片1的平面视图的示意图。图18B是示出了沿着图18A中的线XVIII截取的截面图的一部分的示意图。
如图18A所示，根据第七实施例，以带状图案交替设置IGBT区25和二极管区26。如图18B所示，在半导体衬底10的背表面10b侧，P+型集电极层23形成在IGBT区25中的场停止层22上，并且N+型阴极层27形成在二极管区26中的场停止层22上。因此，以带状图案交替设置集电极层23和阴极层27。
此外，根据第七实施例，发射极区14和主体区15部分地形成在接近IGBT区25的二极管区26。在这种方案中，增加了IGBT元件的沟道区，使得能够降低导通电压Von。
(第八实施例)
下面将参考图19来描述本发明的第八实施例。图19是示出了根据第八实施例的IGBT元件的部分截面图的示意图。第八实施例与前述实施例的不同之处在于以下几点。当如上所述通过离子注入来形成空穴阻止层19时，可能发生空穴阻止层19的未对准，即，空穴阻止层19的损耗。为了防止这个问题，如图19所示，发射极区14可以伸长至浮置层18。在这种方案中，施加离子注入以形成发射极区14的发射极区能够与施加离子注入以形成空穴阻止层19的HS层区重叠。应注意到，空穴阻止层19伸长至沟道层13可能影响阈值电压Vth。因此，发射极区14伸长至浮置层18是优选的。
尽管图19示出了IGBT元件，但是第八实施例可以应用于RC-IGBT。
(第九实施例)
下面将参考图20来描述本发明的第九实施例。图20是示出了根据第九实施例的IGBT元件的部分截面图的示意图。第九实施例与前述实施例的不同之处在于以下几点。
在前述实施例中，如果空穴阻止层19上的第一层18a的表面浓度低，则可能产生接触阻抗。为了防止这个问题，根据第九实施例，P+型薄接触区18c形成在浮置层18的第一层18a的表面部分中。由于接触区18c用于接触目的，所以接触区18c形成在第一层18a中非常浅的深度处。应注意到，与发射极区14相邻的主体区15的形成位置深于发射极区14，使得能够实现高的抗浪涌能力。
可以在层间电介质层20中形成接触孔20a之后形成接触区18c。在图20所示的示例中，核区2配置为IGBT元件。替代地，核区2可以配置为RC-IGBT。
(第十实施例)
下面将从参考图21来描述本发明的第十实施例。第十实施例与第八实施例不同之处在于以下几点。图21示出了IGBT区25和二极管区26之间的边界。
根据第八实施例，核区2配置为IGBT元件。相反地，根据第十实施例，核区2配置为RC-IGBT。此外，根据第十实施例，浮置层18(即，阳极层)的杂质浓度低于沟道层13的杂质浓度。
(第十一实施例)
下面将从参考图22来描述本发明的第十一实施例。图22是示出了根据第十一实施例的RC-IGBT元件的部分截面图的示意图。如图22所示，如有需要可以将根据第八实施例的发射极区14的伸长结构、根据第九实施例的浮置层18的接触区18c以及根据第十实施例的低浓度浮置层18结合起来。在图22所示的示例中，由于P+型接触区18c形成在距离前表面10a的非常浅的区域中，所以P+型接触区18c的空穴注入效率小于P+型主体区15的空穴注入效率，所述P+型主体区15形成在距离前表面10a的深的区域中。因此，能够降低RC-IGBT的AC损耗。
(第十二实施例)
下面参考图23A和23B来描述本发明的第十二实施例。第十二实施例与前述实施例的不同之处在于以下几点。在前述实施例中，以规则的间隔来设置沟槽12，使得沟道层13和浮置层18能够具有相同的宽度。相反地，根据第十二实施例，以不规则的间隔来设置沟槽12，使得沟道层13和浮置层18能够具有不同的宽度。
在图23A和23B所示的示例中，通过浮置层18的宽度可以大于沟道层13的宽度的方式，以不规则的间隔来设置沟槽12。
具体而言，以2X的第一间隔来设置其间形成了沟道层13的沟槽12，并且以2Y的第二间隔来设置其间形成了浮置层18的沟槽12。X和Y是正值，并且Y大于X。应注意到，图23A和23B示出了IGBT元件和二极管元件的单元结构。因此，沟道层13的宽度对应于2X，浮置层18的宽度对应于2Y。
例如，图23A和23B所示的结构可以通过增加图12A和12B中所示的结构的浮置层18的宽度来实现。
如上所示，根据第十二实施例，浮置层18的宽度大于沟道层13的宽度。在这种方案中，尽管降低了IGBT区25用作栅极的部分，但是增加了IGBT区25连接至发射极区14的部分。因此，几乎没有电荷存储在反馈电容中，使得能够实现IGBT元件的高速开关。
总之，根据前述实施例，X＝Y使得浮置层18的宽度能够等于沟道层13的宽度。相反地，根据第十二实施例，X＜Y使得浮置层18的宽度能够大于沟道层13的宽度，也就是说，能够将沟槽12形成为X≤Y。
(第十三实施例)
下面将参考图24来描述本发明的第十三实施例。第十三实施例与前述实施例的不同之处在于以下几点。前述实施例基于垂直沟槽栅极IGBT，其中栅极电极17通过栅极绝缘层16掩埋至形成在半导体衬底10中的沟槽12。相反地，第十三实施例基于垂直平面栅极IGBT。
图24是根据第十三实施例的IGBT元件的透视截面图并且例如对应于图3。
如图24所示，P型区形成在N-型半导体衬底10的前表面10a侧上。在平行于半导体衬底10的前表面10a的方向上，以带状图案来设置P型区。P型区对应于前述实施例中的沟道层13和浮置层18。对应于沟道层13的P型区在下文中称为沟道区13，并且对应于浮置层18的P型区在下文中称为浮置区18。
N+型发射极区14形成在沟道区13的表面部分中。N+型发射极区14沿着沟道区13延伸并且彼此间隔开。P+型主体区15形成在发射极区14之间并且沿着发射极区14延伸。N型空穴阻止层19形成在浮置区18中并且将浮置区18划分为第一层18a和第二层18b。第一层18a相对于空穴阻止层19位于半导体衬底10的前表面18a侧上。第二层18b相对于空穴阻止层19位于半导体衬底10的背表面18b侧上。第一层18a在下文中称为第一区18a，并且第二层18b在下文中称为第二区18b。
空穴阻止层19的两端到达半导体衬底10的前表面10a，使得能够通过空穴阻止层19将第一区18a和第二区18b彼此完全间隔开。应注意到，在图24中空穴阻止层19由粗实线表示。
与前述实施例一样，空穴阻止层19以浅的深度形成在沟道区13中。空穴阻止层19的峰值深度等于或者小于沟道区13距离半导体衬底10的前表面10a的深度的百分之五十是优选的。空穴阻止层19的峰值深度等于或小于沟道区13距离半导体衬底10的前表面10a的深度的百分之二十是更优选的。在这种方案中，即使在平面栅极IGBT元件的情况下，也能够有效地降低开关损耗。
栅极绝缘层16形成在半导体衬底10的前表面10a上。接触孔16a形成在栅极绝缘层16中，使得发射极区14的一部分、主体区15以及第一区18a能够通过接触孔16a暴露至栅极绝缘层16外侧。栅极电极17形成在栅极绝缘层16上并且覆盖有栅极绝缘层16。发射极电极21(未示出)形成在栅极绝缘层16上并且通过接触孔16a电连接至发射极区14、主体区15以及第一区18a。
N型场停止层22、P+型集电极层23以及集电极电极24以上述顺序形成在半导体衬底10背表面10b侧上。
如从图24中可以看出的，在其中交替设置沟道区13和浮置区18的方向上，将从沟道区13的中心到相邻于所述沟道区13的浮置区18的中心的区域定义为单元核。重复设置所述单元核。
如上所述，在平面栅极IGBT元件的情况下，可以在浮置区18中形成空穴阻止层19。
(第十四实施例)
下面将参考图25和26来描述本发明的第十四实施例。图25是根据第十四实施例的IGBT元件的平面视图。图26是沿着线XXVI-XXVI截取的截面图。如图25所示，在平行于半导体衬底10的前表面10a的方向上，以Z字形图案来设置沟道区13和浮置区18。具体而言，沟道区13和浮置区18交替设置在行和列两个方向上并且在行和列两个方向上对准。因此，如图26所示，矩形接触孔16a形成在栅极绝缘层16中并且设置为Z字形图案。
如上所述，在平面栅极IGBT元件的情况下，能够以Z字形图案来设置沟道区13和浮置区18。
(第十五实施例)
下面将参考图27来描述本发明的第十五实施例。图27是根据第十五实施例的IGBT元件的平面视图。与第十四实施例一样，以Z字形图案来设置沟道区13和浮置区18。如可以通过比较图25和27看出，第十五实施例与第十四实施例的不同之处在于沟道区13和浮置区18在行(或列)方向上未对准。
(第十六实施例)
下面将参考图28来描述本发明的第十六实施例。图28根据第十六实施例的IGBT元件的透视截面图。如图28所示，根据第十六实施例，一个沟道区13与两个浮置区18配对以形成单元核。沟道区13和浮置区18在平行于半导体衬底10的前表面10a的方向上延伸。通过这种方式，能够增加相邻的沟道区13之间的浮置区18的数量，使得能够增加相邻的沟道区13之间的间隔。
(第十七实施例)
下面将参考图29来描述本发明的第十七实施例。图29是根据第十七实施例的IGBT元件的透视截面图。如可以从图29看出，第十七实施例对应于第十四实施例和第十六实施例的组合。通过这种方式，能够以Z字形图案来设置沟道区13和浮置区18，同时增加相邻的沟道区13之间的浮置区18的数量。
(第十八实施例)
下面将参考图30来描述本发明的第十八实施例。第十三到十七实施例基于平面栅极IGBT。相反地，第十八实施例基于平面栅极RC-IGBT。如图30所示，在半导体衬底10的背表面10b侧上，P+型集电极层23形成在IGBT区25中，并且N+型阴极层27形成在二极管区26中。
例如，如图18所示，以带状图案交替设置IGBT区25和二极管区26。
(第十九实施例)
下面将从参考图31来描述本发明的第十九实施例。第十九实施例与第十八实施例的不同之处在于以下点。在第十八实施例中，以带状图案交替设置沟道区13和浮置区18。在十九实施例中，与第十四实施例一样，以Z字形图案来设置沟道区13和浮置区18。
(第二十实施例)
下面将参考图32和图33A-33C来描述本发明的第二十实施例。图32是根据第二十实施例的横向IGBT的平面视图。图33A是沿着图32中线XXXIIIA-XXXIIIA截取的截面图，图33B是是沿着图32中线XXXIIIB-XXXIIIB截取的截面图，并且图33C是是沿着图32中线XXXIIIC-XXXIIIC截取的截面图。
如图33A-33C所示，绝缘层(BOX：掩埋氧化层)10f形成在支撑衬底10e上，并且N+型半导体层形成在绝缘层10f上，使得能够形成SOI衬底10g。绝缘层10f上的N-型半导体层对应于前述实施例中的半导体衬底10。因此，绝缘层10f上的N-型半导体层在下文中有时称为“半导体层10”。
如图32所示，矩形环形沟槽10h形成在半导体层10中。沟槽10h到达绝缘层10f。尽管在附图中未示出，沟槽10h填充有绝缘材料。横向IGBT形成在沟槽10h围绕的区域中。
具体而言，如图33A-33C所示，P型集电极层23形成在N型缓冲区28的表面部分中，所述N型缓冲区28形成在半导体层10的表面部分中。如图32所示，集电极层23沿着平行于半导体层10的前表面10a的第一方向延伸。LOCOS氧化层29形成在半导体层10的表面部分中。所述LOCOS氧化层29位于集电极层23的两侧并且沿着集电极层23延伸。
此外，如图32所示，P型区形成在相邻的LOCOS氧化层29之间并且沿着第一方向延伸。通过在垂直于所述第一方向的第二方向上延伸的沟槽12将相邻的LOCOS氧化层29之间的P型区划分为沟道区13和浮置区18。在第一方向上交替设置沟道区13和浮置区18。N+型发射极区14形成在沟道区13中并且在第二反向上彼此间隔开。P+型主体区15形成在发射极区14之间。
栅极绝缘层16和栅极电极17掩埋在每个沟槽中，使得能够形成沟槽栅极结构。简单起见，在图32和图33A-33C中省略了沟槽12中的栅极绝缘层16和栅极电极17。
如图33C所示，N型空穴阻止层19形成在浮置区18中以将浮置区18划分为第一区18a和第二区18b。第一区18a相对于N型空穴阻止层19位于半导体层10的第一表面10a侧上，并且第二区18b相对于N型空穴阻止层19位于支撑衬底10e侧上。空穴阻止层19的两端到达半导体层10的前表面10a，使得第一区18a和第二区18b能够通过空穴阻止层19完全彼此间隔开。应注意到，空穴阻止层19在图33C中由粗实线表示。
此外，如图32所示，由多晶硅制成的栅极电极17形成在半导体层10的前表面10a上。栅极电极17沿着LOCOS氧化层29延伸。栅极电极17位于LOCOS氧化层29和形成沟道区13和浮置区18的P型区之间。栅极电极17的第一端位于LOCOS氧化层29上，并且栅极电极17的第二端位于沟槽12中。
在图33A-33C中，栅极电极17的一部分直接形成在半导体层10的前表面10a上。然而，实际上，栅极电极17的该部分形成在位于半导体层10的前表面10a的栅极绝缘层16上(未示出)。
如从图33A中可以看出的，从主体区15到集电极层23的区域限定了单元核。如图32中所示，重复设置单元核。以能够将发射极区14的一部分、主体区15以及集电极层23的一部分暴露置绝缘层30外侧的方式，LOCOS氧化层29覆盖有绝缘层30。发射极电极21形成在所暴露的发射极区14和主体区15上。集电极电极23形成在所暴露的集电极层23上。
简单起见，在图33B和33C中省略了绝缘层30、发射极电极21以及集电极电极24。第一层18a连接至接地的发射极电极21。
如上所述，在横向沟槽栅极IGBT元件的情况下，能够在浮置区18中形成空穴阻止层19。
(第二十一实施例)
下面将参考图34A和34B来描述本发明的第二十一实施例。图34A是根据第二十一实施例的IGBT的平面图。图34B是沿着图34A中的线XXXIVB-XXXIVB截取的截面图。
如图34A所示，根据第二十一实施例，由N型阴极层27部分地替代P型集电极层23，使得能够形成横向RC-IGBT。经过半导体层10和缓冲区28的从沟道区13到集电极层23的区域用作IGBT。另一方面，经过半导体层10和缓冲区28的从沟道区13到阴极层27的区域用作二极管。
如图34B所示，N型阴极层27形成在缓冲区28的表面部分中。应注意到，沟槽12和浮置区18中的截面图与如图33B和33C中所示的相同。
在图34中，LP代表阴极层23在平行于半导体层10的前表面10a的第一方向上的长度，并且LN代表阴极层27在第一方向上的长度。集电极层23的长度LP大于阴极层27的长度LN是优选的。在这种方案中，与集电极层23的长度LP等于阴极层27的长度LN时相比，能够降低IGBT的导通电压。
(变型)
例如，能够以下面的各种方式来修改上述实施例。
在实施例中，沟槽12具有环形，位于相邻的沟槽12之间的基极层11提供沟道层13，并且由沟槽12围绕的基极层12提供浮置层18。这是沟槽12的布置的一个示例。沟槽12可以具有不同的布置。
可以将第二到第六实施例的IGBT区25和二极管区26之间的边界上的沟槽栅极RC-IGBT的结构应用到第八和第九实施例的平面栅极RC-IGBT。
在实施例中，通过离子注入来形成空穴阻止层19。替代地，可以通过热扩散来形成空穴阻止层19。在这种情况下，如图35A所示，通过磷(HS-N)来转化浮置层18(P-沟道)，然后通过硼(HS-P)来转化磷(HS-N)。因此，如图35B所示，最终的浓度变化可能变大。为了防止这个问题，当通过离子注入来形成空穴阻止层19时，可以通过添加特定的硼层(HS-P)形成作为空穴阻止层19的适当磷层(HS-N)来代替主体区15。应注意到，图35A和35B中的每一个中的垂直轴是对数表示的。
在实施例中，N+型发射极区14和P+型主体区15形成在沟道层13或者沟道区13中。替代地，如图36A所示，N+型发射极区14和P+型主体区15可以直接形成在半导体衬底10的前表面10a侧以形成沟道较少的结构。在RC-IGBT的情况下，如图36B所示，N型阴极层27可以形成在半导体衬底10的背表面10b侧。沟道较少的结构降低了沟道阻抗，使得能够有效地降低导通电压。即使在沟道较少的结构中，如有需要可以调整沟槽12的间隔X、Y。
这些改变和变型应被理解为落入所附权利要求所限定的本发明的范围内。

Claims (15)

1.一种具有IGBT元件的绝缘栅极半导体器件，包括：
具有第一表面（10a）的第一导电类型的半导体衬底（10）；
所述衬底（10）的第一表面侧上的第二导电类型的多个沟道区（13）；
所述衬底（10）的所述第一表面侧上的第二导电类型的多个浮置区（18），每个浮置区距离所述半导体衬底（10）的所述第一表面（10a）具有预定的深度；
每个沟道区（13）的表面部分中的第一导电类型的发射极区（14）；
每个沟道区（13）的所述表面部分中的第二导电类型的主体区（15），所述主体区（15）深于所述发射极区（14）；
每个浮置区（18）中的第一导电类型的空穴阻止层（19），用于在所述浮置区（18）的所述深度的方向上将所述浮置区（18）划分为第一区（18a）和第二区（18b），所述第一区（18a）位于所述衬底（10）的所述第一表面侧，所述第二区（18b）位于所述浮置区（18）的底侧；以及
发射极电极（21），位于所述衬底（10）的所述第一表面（10a）上并且电连接至所述发射极区（14）和所述第一区（18a）中的每一个，其中
在平行于所述衬底的所述第一表面（10a）的方向上，以使至少一个浮置区（18）位于相邻的沟道区（13）之间的方式，以预定图案来重复设置所述多个沟道区（13）和所述多个浮置区（18），
其中所述空穴阻止层（19）距离所述衬底（10）的所述第一表面（10a）的峰值深度等于或者小于所述浮置区（18）的所述深度的百分之五十。
2.根据权利要求1所述的绝缘栅极半导体器件，其中
所述空穴阻止层（19）距离所述衬底（10）的所述第一表面（10a）的峰值深度等于或者小于所述浮置区（18）的所述深度的百分之二十。
3.根据权利要求1所述的绝缘栅极半导体器件，还包括：
所述衬底（10）的所述第一表面（10a）侧上的第二导电类型的基极层（11）；
多个沟槽（12），位于所述衬底（10）的所述第一表面（10a）侧上并且将所述基极层（11）划分为所述多个沟道区（13）和所述多个浮置区（18）；
每个沟槽（12）的内表面上的栅极绝缘层（16）；
所述栅极绝缘层（16）上的栅极电极（17）；
所述半导体衬底（10）的第二表面（10b）侧上的第二导电类型的集电极层（23），所述第二表面（10b）与所述第一表面（10a）相对；以及
所述集电极层（23）上的集电极电极（24），其中
所述IGBT元件被配置为垂直沟槽栅极IGBT。
4.根据权利要求3所述的绝缘栅极半导体器件，其中
相邻的沟槽（12）的第一间隔小于相邻的沟槽（12）的第二间隔，在所述第一间隔之间设置每个沟道区（13），在所述第二间隔之间设置每个浮置区（18）。
5.根据权利要求3所述的绝缘栅极半导体器件，其中
相邻的沟槽（12）的第一间隔等于相邻的沟槽（12）的第二间隔，在所述第一间隔之间设置每个沟道区（13），在所述第二间隔之间设置每个浮置区（18）。
6.根据权利要求1-2中任一项所述的绝缘栅极半导体器件，还包括：
在所述衬底的所述第一表面（10a）上对应于每个沟道区（13）的位置处的栅极绝缘层（16）；
所述栅极绝缘层（16）上的栅极电极（17）；
所述半导体衬底（10）的第二表面（10b）侧上的第二导电类型的集电极层（23），所述第二表面（10b）与所述第一表面（10a）相对；以及
所述集电极层（23）上的集电极电极（24），其中
所述IGBT元件被配置为垂直平面栅极IGBT。
7.根据权利要求3-5中任一项所述的绝缘栅极半导体器件，还包括：
所述半导体衬底（10）的所述第二表面（10b）侧上的第一导电类型的阴极层（27），其中
对应于所述集电极层（23）的区域限定了用作所述IGBT元件的IGBT区（25），以及
对应于所述阴极层（27）的区域限定了用作二极管元件的二极管区（26）。
8.根据权利要求7所述的绝缘栅极半导体器件，其中
在所述IGBT区（25）和所述二极管区（26）中的每一个中重复设置所述多个沟道区（13）和所述多个浮置区（18）。
9.根据权利要求7所述的绝缘栅极半导体器件，其中
在所述IGBT区（25）中重复设置所述多个沟道区（13）和所述多个浮置区（18），以及
所述二极管区（26）中的所述基极层（11）没有发射极区（14）和空穴阻止层（19）。
10.根据权利要求9所述的绝缘栅极半导体器件，其中
在每个沟槽（12）的深度方向上，所述基极层（11）在所述IGBT区（25）和所述二极管区（26）之间的边界上具有所述发射极区（14），以便用作所述沟道区（13）。
11.根据权利要求7所述的绝缘栅极半导体器件，其中
在所述IGBT区（25）中重复设置所述多个沟道区（13）和所述多个浮置区（18），以及
所述二极管区（26）中的所述基极层（11）仅具有所述空穴阻止层（19），以便用作所述浮置区（18）。
12.根据权利要求11所述的绝缘栅极半导体器件，其中
在每个沟槽（12）的深度方向上所述IGBT区（25）和所述二极管区（26）之间的边界上的所述基极层（11）具有所述发射极区（14），以便用作所述沟道区（13）。
13.根据权利要求1-2中任一项所述的绝缘栅极半导体器件，还包括：
第二导电类型的基极层（11），位于所述衬底（10）的所述第一表面（10a）侧上并且在平行于所述半导体衬底（10）的所述第一表面（10a）的第一方向上延伸；
多个沟槽（12），位于所述衬底（10）的所述第一表面（10a）侧上并且在垂直于所述第一方向的第二方向上延伸，所述多个沟槽（12）将所述基极层（11）划分为所述多个沟道区（13）和所述多个浮置区（18）；
每个沟槽（12）的内表面上的栅极绝缘层（16）；
所述栅极绝缘层（16）上的栅极电极（17）；
所述半导体衬底（10）的所述第一表面（10a）侧上的第一导电类型的缓冲区（28），所述缓冲区（28）与所述基极层（11）间隔开并且沿着所述基极层（11）延伸；
所述缓冲区（28）的表面部分中的第二导电类型的集电极层（23）；
所述集电极层（23）上的集电极电极（24），其中
所述IGBT元件被配置为横向沟槽栅极IGBT。
14.根据权利要求13所述的绝缘栅极半导体器件，还包括：
部分替代所述集电极层（23）的第一导电类型的阴极层（27）。
15.根据权利要求14所述的绝缘栅极半导体器件，其中
在所述第一方向上，所述集电极层（23）的长度大于所述阴极层（27）的长度。
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