JP5630579B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本願は、同一半導体基板にIGBT素子領域とダイオード素子領域が混在している逆導通型の半導体装置に関する。
特開2008−192737号公報には、IGBT(insulated gate bipolar transistor)とFWD(free wheel diode)が同一半導体基板に混在している半導体装置が開示されている。この半導体装置では、FWD領域に選択的にイオン照射を行なうことにより、他の領域に比して結晶欠陥を多く有する欠陥領域をFWD領域のみに形成している。欠陥領域は、キャリアのライフタイムを制御することができる領域(ライフタイム制御領域)として機能する。
イオン照射による結晶欠陥の導入では、照射イオンの飛程や分布の制御が難しいため、結晶欠陥の分布制御を高精度に行うことが困難である。例えば、FWD領域に選択的にイオン照射を行なう方法として、FWD領域に対応する部分に予め開口部が形成された照射用マスクをウェハ表面に形成し、照射用マスクを介してイオン照射を行なう方法が挙げられる。しかし、ウェハ表面へ照射用マスクを形成する際には、ウェハと照射用マスクとの位置合わせを行なう必要があるが、位置合わせを精度高く行なうことは困難である。結晶欠陥の分布制御の精度を高めることができないことによって、IGBT領域に欠陥領域が形成されてしまうと、IGBTが高抵抗化してしまう。また、FWD領域に欠陥領域が形成されないと、ダイオードの逆回復電荷の増大が発生してしまう。
本願の技術は、上記の問題を解決するために創案された。すなわち、本願は、同一半導体基板にIGBT素子領域とダイオード素子領域が混在している半導体装置において、より高精度にライフタイム制御領域の位置制御を行うことが可能な技術を提供する。
本願に開示される半導体装置は、同一半導体基板にIGBT素子領域とダイオード素子領域が混在している半導体装置である。IGBT素子領域は、第2導電型のドリフト層と第1導電型のボディ層を備えている。ダイオード素子領域は、第2導電型のドリフト層と第1導電型のアノード層を備えている。ダイオード素子領域のドリフト層に含まれる重金属の密度が、IGBT素子領域のドリフト層に含まれる重金属の密度に比して高くされている。
本願に係る半導体装置では、ダイオード素子領域のドリフト層に含まれる重金属の密度の方が、IGBT素子領域のドリフト層に含まれる重金属の密度に比して高くされている。そして、ドリフト層に含まれる重金属は、キャリアのライフタイムを短くする効果を有している。これにより、ダイオード素子領域に、キャリアのライフタイムを制御するライフタイム制御領域を形成することができる。そして、重金属の分布制御は、温度と物理定数だけで行うことができる。よって、照射による結晶欠陥の導入を用いる場合に比して、より高精度にライフタイムキラーの分布制御を行うことが可能となる。
また、本願に開示される半導体装置は、IGBT素子領域では、第1導電型のコレクタ層と第2導電型のドリフト層と第1導電型のボディ層が順に積層されていてもよい。ボディ層の表面からボディ層を貫通してドリフト層内に突出しているとともに絶縁膜で囲まれている第1トレンチ電極が形成されていてもよい。その絶縁膜を介して第1トレンチ電極に接しているとともに半導体基板の表面に臨む範囲に第2導電型のエミッタ領域が形成されており、そのエミッタ領域がボディ層によってドリフト層から分離されていてもよい。ダイオード素子領域では、第2導電型のカソード層と第2導電型のドリフト層と第1導電型のアノード層が順に積層されていてもよい。アノード層の表面からアノード層を貫通してドリフト層内に突出しているとともに絶縁膜で囲まれている第2トレンチ電極が形成されていてもよい。第1トレンチ電極の開口部が形成されているボディ層の表面、および、第2トレンチ電極の開口部が形成されているアノード層の表面を観測したときに、ダイオード素子領域の単位面積あたりの第2トレンチ電極の開口部を形成する開口部境界線の合計長さが、IGBT素子領域の単位面積あたりの第1トレンチ電極の開口部を形成する開口部境界線の合計長さに比して長くされていてもよい。
半導体装置が加熱されると、トレンチ全体に応力が発生し、トレンチ周囲の半導体領域に微小な結晶欠陥が形成される。このとき、応力は、トレンチと半導体領域との境界面を起点として発生する。本願に開示される半導体装置では、ダイオード素子領域の単位面積あたりに形成されている第2トレンチ電極の開口部境界線の合計長さが、IGBT素子領域の単位面積あたりに形成されている第1トレンチ電極の開口部境界線の合計長さに比して長くされている。よって、IGBT素子領域よりもダイオード素子領域の方が、トレンチと半導体領域との境界面の存在密度が高いため、より高密度で結晶欠陥が発生する。すなわち、ダイオード素子領域内のドリフト層の結晶欠陥数の方が、IGBT素子領域内のドリフト層の結晶欠陥数よりも多くなる。そして、結晶欠陥は、重金属をゲッタリング(捕獲・固着)する。よって、ダイオード素子領域は、IGBT素子領域よりも高密度で重金属をゲッタリングすることができる。これにより、IGBT素子領域よりもダイオード素子領域の方が、キャリアのライフタイムを短くすることができるため、ダイオード素子領域でのリカバリ損失を低減することができる。
また、本願に開示される半導体装置は、重金属を含む電極をさらに備え、ダイオード領域内の半導体層の少なくとも一部と電極とが接触していてもよい。重金属を含む電極と半導体層とが接触することによって、ダイオード領域内の半導体層に重金属を導入することができる。この方法では、イオン照射によって結晶欠陥を導入することでライフタイム制御領域を形成する場合に比して、イオン照射などの工程を行う必要がないため、ライフタイム制御領域を形成する工程を簡略化することが可能となる。
また、本願に開示される半導体装置では、重金属を含む電極とダイオード素子領域内の半導体層とが接触する接触領域と、IGBT素子領域内のエミッタ領域との間の第1距離が、電極に含まれる重金属の拡散距離以上であってもよい。重金属は、電極と半導体層との接触領域を起点として、略同心円状に拡散する。また、重金属の拡散距離は、温度と物理定数で決まる。本願に開示される半導体装置では、IGBT素子領域内のエミッタ領域と接触領域との間の第1距離が、拡散距離以上であるため、エミッタ領域まで重金属が拡散してしまうことを防止できる。よって、エミッタ領域近傍に重金属が存在することでIGBTのオン抵抗が増加してしまう事態を防止することができる。
また、本願に開示される半導体装置では、第1距離が、ダイオード素子領域のカソード層の厚さとドリフト層の厚さの和によって定まる第2距離以上であってもよい。これにより、エミッタ領域まで重金属が拡散しまうことを確実に防止できるため、IGBTのオン抵抗が増加してしまう事態を防止できる。
また、本願に開示される半導体装置では、ダイオード領域内の半導体層と重金属を含む電極とが、重金属を拡散する性質を有する中間層を介して接触しており、中間層の厚さは、電極に含まれている重金属の拡散距離よりも小さくされていてもよい。中間層の例としては、シリコン酸化膜などが挙げられる。これにより、中間層が存在する場合においても、電極形成後の熱工程によって、重金属が中間層を通過することが可能となる。よって、半導体層内に重金属を充分に拡散させることができる。
また、本願に開示される半導体装置の製造方法は、同一半導体基板にIGBT素子領域とダイオード素子領域が混在している半導体装置の製造方法である。重金属を含むウェハ保持台にウェハを接触させる接触工程と、接触工程の後に、ウェハを加熱する加熱工程と、を備える。これにより、ウェハ保持台とウェハの裏面とを接触させることによって、半導体層に重金属を導入することができる。この製造方法では、イオン照射によって結晶欠陥を導入することでライフタイム制御領域を形成する場合に比して、イオン照射などの工程を行う必要がないため、ライフタイム制御領域を形成する工程を簡略化することが可能となる。
また、本願に開示される半導体装置の製造方法は、IGBT素子領域に第1トレンチ電極を形成する第1形成工程と、ダイオード素子領域に第2トレンチ電極を形成する第2形成工程と、をさらに備えていてもよい。第1形成工程と第2形成工程が行われたウェハを表面から観測したときに、ダイオード素子領域の単位面積あたりの第2トレンチ電極の開口部を形成する開口部境界線の合計長さが、IGBT素子領域の単位面積あたりの第1トレンチ電極の開口部を形成する開口部境界線の合計長さに比して長くされていてもよい。第1形成工程および第2形成工程は、加熱工程の前に行われてもよい。加熱工程によって、ウェハ裏面から導入された重金属が、半導体層内を拡散する。また、IGBT素子領域よりもダイオード素子領域の方が、トレンチと半導体領域との境界面の存在密度が高いため、より高密度で結晶欠陥が発生する。よって、ダイオード素子領域は、IGBT素子領域よりも高密度で重金属をゲッタリングすることができる。これにより、IGBT素子領域よりもダイオード素子領域の方が、キャリアのライフタイムを短くすることができるため、ダイオード素子領域でのリカバリ損失を低減することができる。
また、本願に開示される半導体装置の製造方法は、ウェハの裏面を研磨する研磨工程をさらに備えてもよい。研磨工程は、接触工程の前に行われてもよい。研磨工程を接触工程の前に行うことにより、ウェハ裏面に不純物を捕獲するためのゲッタリング層などが形成されている場合においても、研磨によりゲッタリング層が除去された状態で、重金属を導入することができる。よって、半導体層内に重金属を充分に拡散させることができる。
本願に開示される半導体装置の製造方法によれば、ライフタイム制御領域を所定範囲に備えている半導体装置の製造方法において、高い位置決め精度でライフタイム制御領域を形成することが可能となる。
半導体装置1の平面図である。 半導体装置1の一部断面図である。 半導体装置1aの一部断面図である。 半導体装置1bの一部断面図である。 半導体装置1cの一部断面図である。 半導体装置1の製造工程を説明する図である。 半導体装置1の一部断面図である。 半導体装置1の一部断面図である。 半導体装置1dの一部断面図である。 半導体装置1eの一部断面図である。 半導体装置1fの平面図である。 半導体装置1gの平面図である。 半導体装置1hの平面図である。 半導体装置1iの平面図である。 半導体装置1jの一部断面図である。 半導体装置1kの一部断面図である。 半導体装置1mの一部断面図である。 半導体装置1nの一部断面図である。 半導体装置1pの上面図である。 半導体装置1rの上面図である。
以下に説明する実施例の主要な特徴を列記しておく。
(特徴1)重金属を含む電極は、ダイオード素子領域内のアノード層の一部と接触している。
(特徴2)重金属を含む電極は、ダイオード素子領域内のカソード領域の一部と接触している。
(特徴3)第1トレンチ電極の深さに比して、第2トレンチ電極の深さが深くされている。
(特徴4)IGBT素子領域は、プレーナ型の電極を備えている。
(特徴5)ウェハ保持台は、搬送ステージである。
(特徴6)重金属は、金、白金、銀、銅、クロム、カドミウム、水銀、亜鉛、ヒ素、マンガン、コバルト、ニッケル、モリブデン、タングステン等が用いられる。
図1は、実施例1に係る半導体装置1の平面図である。半導体装置1は、IGBTとダイオードが同一半導体基板に混在している、逆導通型の半導体装置である。なお図1では、見易さのため、トレンチ上の絶縁膜や電極の表示を省略している。半導体装置1は、図1に示すように、外周104を有する半導体基板102を利用して製造されている。半導体基板102は、IGBT素子領域J1とダイオード素子領域J2が作り込まれているセルエリアと、そのセルエリアを取り囲む終端エリア107に区分されている。
ここで、セルエリアおよび終端エリア107の定義を説明する。セルエリアは、IGBT素子領域J1やダイオード素子領域J2を駆動するための電極が、半導体基板102の表面に形成されている領域である。このような電極の一例としては、第1電極5や第2電極6(図2参照)が挙げられる。一方、終端エリア107は、IGBT素子領域J1やダイオード素子領域J2を駆動するための電極が形成されていない領域である。図1の半導体装置1では、点線で囲まれた領域内(IGBT素子領域J1およびダイオード素子領域J2)には、電極(不図示)が形成されている。一方、点線で囲まれた領域外(終端エリア107)には、電極は形成されていない。なお、半導体基板102の表面に、フローティングされた電極が形成されている領域が存在する場合がある。これらの領域は、IGBT素子領域J1やダイオード素子領域J2を駆動するための電極ではないため、セルエリアには該当しない。また、セルエリアと終端エリア107の境界に、トレンチが形成されている場合や、不純物濃度が他の領域よりも高くされている領域が形成されている場合も存在するが、これらの領域もセルエリアには該当しない。
IGBT素子領域J1には、2本の第1トレンチ41が、図1の上下方向に伸びるように形成されている。また、ダイオード素子領域J2には、3本の第2トレンチ42が、図1の上下方向に伸びるように形成されている。図1に示すように、第1トレンチ41および第2トレンチ42の開口部は、矩形の閉ループ形状となっている。
ここで、IGBT素子領域J1の単位面積あたりの、第1トレンチ41の開口部を形成する開口部境界線の合計長さを、長さL1と定義する。また、ダイオード素子領域J2の単位面積あたりの、第2トレンチ42の開口部を形成する開口部境界線の合計長さを、長さL2と定義する。図1に示すように、IGBT素子領域J1の面積とダイオード素子領域J2の面積は、略同一とされている。また、IGBT素子領域J1内には2本の第1トレンチ41が存在し、ダイオード素子領域J2内には3本の第2トレンチ42が存在している。また、図1に示すように、第1トレンチ41の開口部の面積と第2トレンチ42の開口部の面積は、略同一とされている。よって、長さL2の方が、長さL1よりも長い状態である。換言すると、ダイオード素子領域J2の方が、IGBT素子領域J1よりも高密度にトレンチが形成されている状態である。
なお、セルエリア内に含まれるIGBT素子領域J1やダイオード素子領域J2の数は、本実施形態の説明例に限られず、任意の数に設定することが可能である。また、IGBT素子領域J1に含まれる第1トレンチ41の数や、ダイオード素子領域J2に含まれる第2トレンチ42の数は、本実施形態の説明例に限られず、任意の数に設定することが可能である。
図2は、図1のII−II線の一部断面図である。半導体装置1は、シリコンを材料とする半導体層2と、半導体層2の裏面2bに形成されている裏面電極3と、第1電極5と、第2電極6を備えている。第1電極5は、半導体層2の表面2aに形成されている。また第1電極5には、トレンチ7が形成されている。第2電極6は、第1電極5の表面およびトレンチ7の内部に形成されている。よって、第2電極6は、ダイオード素子領域J2内の浅部2Uの一部と、接触面7aを介して接触している。第1電極5は、重金属を含んでいない電極である。第2電極6は、重金属を含んでいる電極である。重金属は、比重が4〜5以上の金属元素であり、例えばNiが挙げられる。また第1電極5の材料の一例としては、Alが挙げられる。
裏面電極3は、IGBT素子領域J1の裏面とダイオード素子領域J2の裏面に連続して伸びている。半導体層2は、浅部2Uと深部2Lを備えている。深部2Lは、p型のコレクタ領域80と、n型のカソード領域70を備えている。コレクタ領域80は、半導体層2の裏面2bのうち、IGBT素子領域J1の範囲に形成されている。カソード領域70は、裏面2bのうち、ダイオード素子領域J2の範囲に形成されている。前述した裏面電極3は、コレクタ領域80とカソード領域70に共通に接続されている。また、深部2Lは、n型のドリフト層60を備えており、ドリフト層60はコレクタ領域80とカソード領域70の上部に共通に形成されている。
ドリフト層60には重金属62が含まれている。重金属62は、図2において白丸の記号で表されている。半導体装置1では、ダイオード素子領域J2のドリフト層60に含まれる重金属の密度が、IGBT素子領域J1のドリフト層60に含まれる重金属の密度に比して高くされている。これにより、ダイオード素子領域J2のドリフト層60の少なくとも一部の領域に、低ライフタイム領域61が形成されている。また、低ライフタイム領域61は、隣接する第2トレンチ42間に亘って伸びている。低ライフタイム領域61は、ドリフト層60の他の領域と比較して、重金属62を高濃度に含んでいる領域である。そして重金属62は、キャリアのライフタイムを短くする効果を有している。よって、低ライフタイム領域61におけるホールのライフタイムは、低ライフタイム領域61と同一深さにおけるIGBT素子領域J1内のドリフト層60におけるホールのライフタイムよりも短くなる。なお、重金属62は、ドリフト層60内に必ずしも均等に分布している必要はなく、不均等に分布している場合においても低ライフタイム領域61としての効果を発揮する。
また、IGBT素子領域J1にも重金属が含まれている場合がある。しかし、前述のように、ダイオード素子領域J2のドリフト層60に含まれる重金属の密度が、IGBT素子領域J1のドリフト層60に含まれる重金属の密度に比して高くされていることから、IGBT素子領域J1内の重金属を無視することが可能である。よって以後の図では、IGBT素子領域J1中の重金属の表記(白丸の記号)を省略する。
半導体層2には、複数本の第1トレンチ41および第2トレンチ42が形成されている。第1トレンチ41および第2トレンチ42の各々は、その長手方向を図2に示す奥行き方向に揃えて伸びている。また、各々のトレンチは、半導体層2の表面2aから半導体層2の深さ方向に伸びている。第1トレンチ41内には、絶縁膜14に囲まれている状態で、第1トレンチ電極11が収容されている。第2トレンチ42内には、絶縁膜14に囲まれている状態で、第2トレンチ電極12が収容されている。IGBT素子領域J1内の浅部2Uは、第1トレンチ41によって、複数個のp型のボディ層30に区画されている。ダイオード素子領域J2内の浅部2Uは、第2トレンチ42によって、複数個のp型のアノード層31に区画されている。
IGBT素子領域J1内のボディ層30には、n型のエミッタ領域20が備えられている。エミッタ領域20は、半導体層2の表面2aの一部に露出するとともに、第1トレンチ41と接している。したがって、エミッタ領域20は、絶縁膜14を介して第1トレンチ電極11と対向している。また、エミッタ領域20は、ボディ層30によってドリフト層60から分離されている。ダイオード素子領域J2内のアノード層31は、半導体層2の表面2aの一部に露出するとともに、第2トレンチ42と接している。
半導体層2の表面2aに形成されている第1電極5は、IGBT素子領域J1の表面とダイオード素子領域J2の表面に連続して伸びている。IGBT素子領域J1では、第1電極5は、エミッタ領域20およびボディ層30と導通している。またダイオード素子領域J2では、第1電極5は、アノード層31と導通している。第1トレンチ電極11および第2トレンチ電極12と第1電極5との間には絶縁膜10が形成されており、両者は電気的に接続されていない。第1トレンチ電極11および第2トレンチ電極12は、第1電極5が形成されていない領域(図1の奥行き方向のいずれかの断面)で、図示していないゲート配線と接続されている。
これにより、逆導通IGBTとして機能する半導体装置1が構成されている。半導体装置1は、IGBT素子領域J1で構成されるIGBTの一対の主電極間(コレクタ・エミッタ間)に、ダイオード素子領域J2で構成されるダイオードが逆並列に接続されている回路として機能する。半導体装置1は、モータに代表されるような電気負荷を駆動するために用いられる。
結晶欠陥について説明する。半導体装置1の製造工程中には、加熱工程が存在する。加熱工程では、第1トレンチ41および第2トレンチ42において、トレンチ内部の材料とトレンチ外部の材料との熱膨張率の差に起因して、トレンチ全体に熱応力が発生する。そして、トレンチ周囲の半導体領域に微小な結晶欠陥が形成される。
また、半導体装置1では、長さL2(ダイオード素子領域J2の単位面積あたりの、第2トレンチ42の開口部境界線の合計長さ)が、長さL1(IGBT素子領域J1の単位面積あたりの、第1トレンチ41の開口部境界線の合計長さ)に比して長くされている。そして、上述した熱応力は、トレンチと半導体領域との境界面を起点として発生するため、開口部境界線の合計長さが長い方が、より広い領域に熱応力が発生する。よって、IGBT素子領域J1よりもダイオード素子領域J2の方が、より高密度で結晶欠陥が発生する。すなわち、IGBT素子領域J1内のドリフト層60の結晶欠陥数よりも、ダイオード素子領域J2内のドリフト層60の結晶欠陥数の方を、多くすることができる。
重金属62の導入について説明する。第2電極6は、ダイオード素子領域J2内の浅部2Uの一部と、接触面7aで接触している。これにより、接触面7aを介して、ダイオード素子領域J2内のドリフト層60に重金属62を導入することができる。また、結晶欠陥は、重金属62をゲッタリング(捕獲・固着)する性質を有している。そして、ダイオード素子領域J2内のドリフト層60の結晶欠陥数の方が、IGBT素子領域J1内のドリフト層60の結晶欠陥数よりも多くされているため、ダイオード素子領域J2は、IGBT素子領域J1よりも高密度で重金属62をゲッタリングすることができる。
第2電極6と浅部2Uとの接触面7aの位置について説明する。図2の接触面7aにおける、IGBT素子領域J1側の端部位置を、位置P1と定義する。また、IGBT素子領域J1内のエミッタ領域20の、ダイオード素子領域J2側の端部位置を、位置P2と定義する。位置P1と位置P2との間の距離を、離反距離A1と定義する。重金属62は、接触面7aを起点として、浅部2Uおよび深部2L内に略同心円状に拡散する。このときの重金属62の拡散距離を、拡散距離A2と定義する。
拡散距離A2は、下式(1)(アレニウスの関係式)で求められる。
A2=(D×t)1/2・・・式(1)
ここで、tは拡散時間、Dは拡散係数である。また、拡散係数Dは、下式(2)で求められる。
D=D0×exp(−Ea/k×T)・・・式(2)
ここで、D0(cm/s)は拡散定数、Ea(eV)は活性化エネルギー、k(eV/K)はボルツマン定数、T(K)は絶対温度、である。式(1)および式(2)により、重金属の拡散距離A2は、第2電極6を形成した後の熱履歴と、物理定数により決定されることが分かる。
そして実施例1に係る半導体装置1では、離反距離A1が、拡散距離A2以上とされている。これにより、エミッタ領域20まで重金属62が拡散しまうことを防止できる。よって、エミッタ領域20近傍に重金属62が存在してしまうことで、IGBT素子領域J1のオン抵抗が増加してしまう事態を防止することができる。
例えば、重金属62がNiであり、第2電極6を形成した後の熱履歴が400℃、1時間である場合を考える。この場合、重金属62は約40μm拡散する計算になるため、離反距離A1を40μm程度以上とすればよい。
IGBT素子領域J1およびダイオード素子領域J2の定義を説明する。図3に、逆導通型の半導体装置1aの一部断面図を示す。図3の半導体装置1aにおいて、ドリフト層60(n型)と同一導電型の半導体領域(カソード領域70)が裏面電極3と接する領域を、コレクタショート領域C1と定義する。半導体装置1aの動作時には、図3の矢印Y1に示すように、ダイオード素子領域J2側のみならずIGBT素子領域J1側からも、コレクタショート領域C1に向かってキャリアが注入される。すなわち、IGBT素子領域J1もダイオードとして動作する。よって、IGBT素子領域J1とダイオード素子領域J2との境界を明確に特定することが困難である。
そこで、本願では、半導体装置を縦方向(図2〜図5などの上下方向)に見たときに、コレクタショート領域(カソード領域70)が存在し、かつ、エミッタ領域20が存在しない領域を、ダイオード素子領域J2と定義する。図3の半導体装置1aでは、コレクタショート領域C1の全領域に亘って、その上方側にエミッタ領域20が存在しない。よって半導体装置1aでは、コレクタショート領域C1の全てを含む領域が、ダイオード素子領域J2となる。
また、図4に、半導体装置1bの一部断面図を示す。半導体装置1bにおいて、コレクタショート領域C1の一部の領域において、その上方側にエミッタ領域20が存在しない。よって、半導体装置1bでは、コレクタショート領域C1の一部の領域が、ダイオード素子領域J2となる。このように、本願の技術は、コレクタショート領域C1よりも狭い幅を有するダイオード素子領域J2を備えた半導体装置に対しても、適用可能である。
また、図5に、半導体装置1cの一部断面図を示す。半導体装置1cでは、IGBT素子領域J1内に、ダミートレンチ43が形成されている。ダミートレンチ43は、エミッタ領域20が形成されていないトレンチである。ダミートレンチ43の垂直下方(図5の下側)には、コレクタ領域80が存在しており、コレクタショート領域C1は存在していない。よってダミートレンチ43は、ダイオード素子領域J2とはみなされない。なお、ダミートレンチの形態は、図5の形態に限られない。ダミートレンチには、ゲート電位に代えて、フローティング電位もしくはエミッタ電位がトレンチ電極に印加されるトレンチも含まれる。
半導体装置1の動作を説明する。IGBT素子領域J1がオン状態となる場合を説明する。この場合、図2において、半導体装置1の裏面電極3に、第1電極5よりも高い電圧が印加される。また、第1トレンチ電極11および第2トレンチ電極12に、閾値以上のゲート電圧(ゲートオン電圧)が印加される。この場合には、IGBT素子領域J1で、第2トレンチ電極12に絶縁膜14を介して対向しているボディ層30がn型に反転して、n型チャネルが形成される。これにより、エミッタ領域20から流出した電子が、n型チャネルを介してドリフト層60に注入される。この結果、IGBT素子領域J1のコレクタ領域80からドリフト層60に向けて、ホールが移動する。ドリフト層60には電子とホールが注入されて伝導度変調現象が起こり、IGBT素子領域J1が、低いオン電圧でオン状態となる。そして、裏面電極3から第1電極5に電流が流れる。
また、ダイオード素子領域J2が導通状態となる場合を説明する。この場合、半導体装置1の第1電極5に、裏面電極3よりも高い順方向電圧が印加される。また、第1トレンチ電極11および第2トレンチ電極12には、ゲートオン電圧が印加されない。この場合には、ダイオード素子領域J2とIGBT素子領域J1の双方で、ボディ層30およびアノード層31側からドリフト層60側へ、ホールが流出する。その一方において、カソード領域70からドリフト層60に向けて、電子が移動する。その結果、ダイオード素子領域J2が導通状態になる。そして、第1電極5から裏面電極3に電流が流れる。
また、ダイオード素子領域J2が導通状態から非導通状態となる場合を説明する。第1電極5に裏面電極3よりも高い順方向電圧が印加されている状態から、第1電極5の電圧を裏面電極3の電圧よりも低くすると、アノード層31側からドリフト層60側にホールが流出しなくなる。これにより、ダイオード素子領域J2が非導通状態となる。ダイオード素子領域J2が導通状態から非導通状態に移行する際に、ドリフト層60に注入されたホールがアノード層31に戻ろうとする。この現象に起因して、ダイオード素子領域J2に、導通状態のときとは逆方向(裏面電極3から第1電極5側へ向かう方向)のリカバリ電流が流れようとする。ここで、図2の半導体装置1は、ダイオード素子領域J2内のドリフト層60に、低ライフタイム領域61を備えている。これにより、ダイオード素子領域J2のリカバリ動作時に、アノード層31に戻るホールの一部が、低ライフタイム領域61で消失する。よって、ダイオード素子領域J2のリカバリ電流を低減化することができ、ダイオード素子領域J2でのリカバリ損失を低減化することができる。
また、図2の半導体装置1では、IGBT素子領域J1には、低ライフタイム領域61が形成されていない。IGBT素子領域J1では、IGBT素子領域J1がオン状態のときにドリフト層60に存在するホールが消失し難く、伝導度変調が活発に行われる。IGBT素子領域J1のオン電圧は、低ライフタイム領域61が形成されていない場合と同様に低い。よって、図2の半導体装置1によると、IGBT素子領域J1のオン電圧を増大させることなくリカバリ損失を低減化することができる。
以下に、本願の実施例1に係る半導体装置の効果を説明する。ダイオード素子領域J2に選択的に結晶欠陥を導入する際に、例えば、イオン照射を用いる場合には、照射イオンの飛程や分布の制御が難しいため、結晶欠陥の分布制御を高精度に行うことが困難である。また、照射用マスクをウェハ表面に形成してイオン照射を行なう場合には、マスクの形成工程が必要であるため、製造コストが高くなってしまう。一方、実施例1に係る半導体装置では、トレンチの開口部境界線の合計長さを、IGBT素子領域J1に比してダイオード素子領域J2の方を長くすることで、ダイオード素子領域J2により高濃度で結晶欠陥を導入することができる。そして、トレンチを形成する際の形状等の制御は、照射イオンの飛程や分布の制御に比して高精度に行うことができる。よって、結晶欠陥の分布制御をより高精度に行うことができる。また、実施例1に係る半導体装置では、トレンチ電極を形成する工程と、欠陥を導入するための工程とを共用化することができる。よって、照射用マスクを形成する工程など、欠陥導入のための工程を別途備える必要を無くすことができるため、製造コストを抑えることが可能となる。
また、ライフタイムキラー(結晶欠陥)を、イオン照射によって分布させる場合には、照射イオンの飛程や分布に関するパラメータが多いことなどから、ライフタイムキラーの分布制御を高精度に行うことが困難である。一方、実施例1に係る半導体装置1では、ライフタイムキラー(重金属)を、熱拡散によって分布させる。すると、ライフタイムキラーの分布制御を、熱履歴と物理定数とにより行うことができる。よって、取り扱うパラメータが少ないため、ライフタイムキラーの分布制御をより高精度に行うことが可能となる。
また、実施例1に係る半導体装置では、ライフタイムキラーとして重金属を用いている。そして重金属は、結晶欠陥に比して、ライフタイムキラーとしての効果が高い。よって、ダイオード素子領域J2でのリカバリ損失をより効果的に低減することができる。また、重金属は、半導体において通常用いられる不純物(例:ボロン(B)など)に比して、拡散係数が大きい。例えば、拡散層で使われるボロン(B)などは、加熱工程によりマイクロメートルオーダーで移動する。一方、重金属は、加熱工程によりミリメートルオーダーで移動する。トレンチ密度の制御により、IGBT素子領域J1に比してダイオード素子領域J2により高密度に結晶欠陥を形成すれば、重金属はダイオード素子領域J2により高密度にゲッタリングされる。よって、IGBT素子領域J1側に重金属が導入されてしまった場合においても、製造工程中の熱で重金属がダイオード素子領域J2まで移動し、ダイオード素子領域J2の結晶欠陥に重金属がゲッタリングされる。すなわち、加熱工程によって、ダイオード素子領域J2のドリフト層60に含まれる重金属の密度が、IGBT素子領域J1のドリフト層60に含まれる重金属の密度に比して高くなるように、重金属を移動させることができる。よってダイオード素子領域J2に高精度に低ライフタイム領域を与えるため、ダイオード素子領域J2を低リカバリ化できる。
また、実施例1に係る半導体装置では、重金属を含む第2電極6が、ダイオード素子領域J2の一部と、接触面7aで接触した構造を有している。これにより、第2電極6を、重金属を導入するための部材としても使用することができる。よって、重金属を導入するための専用の部材を別途備える必要を無くすことができるため、製造コストを抑えることが可能となる。
また従来、ダイオード素子領域J2において、トレンチの先端近傍に集中して結晶欠陥を形成する構成がある。しかし、トレンチの先端は電界が最も高くなる部位の一つである。よって、トレンチの先端近傍に集中して結晶欠陥を形成すると、リーク電流が増大する恐れや、高電界でキャリアが加速されアバランシェ破壊が発生しやすくなる恐れがある。一方、実施例1に係る半導体装置では、IGBT素子領域J1のトレンチ間隔に比してダイオード素子領域J2のトレンチ間隔が狭くされている。よってダイオード素子領域J2では、第2トレンチ42全体に発生する熱応力によって、第2トレンチ42の先端近傍のみならず、第2トレンチ42の周囲に広範囲に亘って結晶欠陥を形成することができる。これにより、リーク電流やアバランシェ破壊の発生を防止することが可能となる。
また、実施例1に係る半導体装置では、IGBT素子領域J1のトレンチ間隔に比して、ダイオード素子領域J2のトレンチ間隔の方が狭くされている。よって、ダイオード素子領域J2の方が、隣接するトレンチ間で空乏層が繋がりやすくなっているため、トレンチ先端の電界を上がりにくくすることができる。これにより、基板抵抗等を用いることなく、IGBT素子領域J1の耐圧とダイオード素子領域J2の耐圧とを個別に調整することができる。すなわち、IGBT素子領域J1の耐圧に比して、ダイオード素子領域J2の耐圧をより高くすることができる。よって、アバランシェ耐量(破壊耐量)(熱マス)を確保しつつ、ダイオード素子領域J2の面積を縮小することが可能となるため、チップサイズの小型可が実現できる。
本願に係る半導体装置の製造方法を、図6のフロー図と、図7および図8の要部断面図を参照して説明する。図6のステップS11において、IGBT素子領域J1およびダイオード素子領域J2に、ウェハ表面側からトレンチが形成される。このとき、ダイオード素子領域J2に形成される第2トレンチ42の形成密度が、IGBT素子領域J1に形成される第1トレンチ41の形成密度よりも高くされる。また、トレンチの形成は、ウェハ裏面に重金属ゲッタリング層が存在する状態で行われる。ゲッタリング層とは、重金属等の不純物を捕獲するための層である。ゲッタリング層により、デバイス活性領域の重金属汚染を防止することができる。なお、ウェハ表面に素子構造を形成する工程は、従来公知の工程を用いることができるため、ここでは説明を省略する。
ステップS12において、ウェハ表面に表面保護テープが貼付される。これにより、ウェハ表面側をステージ等に接触させることができるため、ウェハ裏面側を表出させるようにウェハをステージ上に載置することが可能となる。ステップS13において、ウェハの裏面研磨が行われる。これにより、ウェハ裏面に形成されていた重金属ゲッタリング層が除去される。ステップS14において、ウエットエッチングが行われ、ウェハの研磨面が洗浄される。また、ウェハ裏面からイオン打ち込みが行われることで、カソード領域70およびコレクタ領域80(図2)が形成される。
ステップS15において、表面保護テープの剥離工程が行われる。剥離工程では、図7に示すように、ウェハ201の裏面202がステージ211の表面212に接触するように、ウェハ201がステージ211上に載置される。また、ステージ211において、ウェハ201の裏面202と接触する部分は、重金属を含む材料で形成されている。これにより図7に示すように、ウェハ201の裏面202とステージ211の表面212との接触部を介して、ステージ211の重金属262がウェハ201内に導入される。なお、重金属262は、図7において白丸の記号で表されている。
ステップS16において、加熱工程が行われる。加熱工程により、ウェハ201内の重金属262が拡散する。また、前述したステップS11によるトレンチ密度の制御により、ダイオード素子領域J2により高い密度で結晶欠陥が形成されている。よって図8に示すように、重金属262は、ダイオード素子領域J2側により高密度にゲッタリングされる。すなわち、加熱工程によって、ダイオード素子領域J2のドリフト層60に含まれる重金属の密度が、IGBT素子領域J1のドリフト層60に含まれる重金属の密度に比して高くなるように、重金属262を移動させることができる。また、加熱工程により、ウェハ裏面のイオン注入が行われた領域(カソード領域70、コレクタ領域80)の活性化を行うことができる。
以下に、本願の実施例2に係る半導体装置の製造方法の効果を説明する。従来、ライフタイムキラー(炭素や酸素等)を導入するために、打ち込み工程などの別工程を必要とする場合があった。一方、実施例2に係る製造方法では、表面保護テープの剥離工程(ステップS15)において、重金属材料を用いたステージをウェハに接触させる。これにより、表面保護テープの剥離工程において、ライフタイムキラーである重金属を、ウェハ内に自動的に導入することができる。よって、ライフタイムキラーを導入するための専用の工程を別途備える必要を無くすことができるため、製造コストを抑えることが可能となる。
また、実施例2に係る製造方法では、重金属材料を用いたステージにウェハを接触させる工程(ステップS15)の後に、加熱工程(ステップS16)が備えられている。これにより、ステージから導入された重金属を拡散させ、微小欠陥にゲッタリングさせることができる。よって、加熱工程によって、ダイオード素子領域J2のドリフト層60に含まれる重金属の密度が、IGBT素子領域J1のドリフト層60に含まれる重金属の密度に比して高くなるように、重金属を移動させることができる。
また、実施例2に係る製造方法では、ウェハ裏面にゲッタリング層が形成されている場合においても、ウェハを裏面研磨する工程(ステップS13)によりゲッタリング層が除去された状態で、重金属をウェハ内に導入することができる。よって、半導体層内に重金属を充分に拡散させることができる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
<実施例1の変形例>
実施例1に係る半導体装置の変形例を、以下に説明する。図9に、半導体装置1dの一部断面図を示す。半導体装置1dは、IGBT素子領域J1内の第1トレンチ41の深さB1に比して、ダイオード素子領域J2内の第2トレンチ42の深さB2が深くされている点が、半導体装置1(図2)と異なっている。これにより、IGBT素子領域J1よりもダイオード素子領域J2の方が、深さ方向についても、より広い領域に熱応力を発生させることができる。よって、ダイオード素子領域J2に、より高密度で結晶欠陥を形成することができる。
また図10に、半導体装置1eの一部断面図を示す。半導体装置1eは、IGBT素子領域J1がプレーナ型の第1電極11eを備えている点が、半導体装置1(図2)と異なっている。第1電極11eは、絶縁膜14eに囲まれている状態で、半導体層2の表面2a上に形成されている。エミッタ領域20eは、一部が半導体層2の表面2aに露出するとともに、一部が第1電極11eと接している。これにより、IGBT素子領域J1にトレンチが形成されず、ダイオード素子領域J2にのみトレンチが形成されている構造とすることができる。よって、ダイオード素子領域J2にのみトレンチによる結晶欠陥を形成することができるため、IGBT素子領域J1よりもダイオード素子領域J2の方に、さらに高密度で結晶欠陥を発生させることができる。
また、実施例1では、図1の平面図に示すように、第1トレンチ41および第2トレンチ42をストライプ状に配置する場合を説明したが、この形態に限られない。トレンチの配置は、以下の半導体装置1f(図11)ないし半導体装置1i(図14)の例に示すように、様々な構成とすることができる。なお、図11ないし図14では、トレンチ部分がハッチングで示されている。そして、半導体装置1fないし1iでは、ダイオード素子領域J2の方が、IGBT素子領域J1よりも高密度にトレンチが形成されている。
図11に示す半導体装置1fは、トレンチがドット形状に配置されている例である。半導体装置1fでは、第1トレンチ41fおよび第2トレンチ42fの開口部が、円形状とされている。そして、IGBT素子領域J1内には4つの第1トレンチ41fが形成され、ダイオード素子領域J2内には9つの第2トレンチ42fが形成されている。
図12に示す半導体装置1gは、トレンチが格子形状に配置されている例である。そして、ダイオード素子領域J2の方が、IGBT素子領域J1よりも格子の密度が高くされている。よって、第2トレンチ42gの開口部境界線の合計長さが、第1トレンチ41gの開口部境界線の合計長さに比して長い状態である。
図13に示す半導体装置1hは、ドット形状の第1トレンチ41f(図11)と、格子形状の第2トレンチ42g(図12)とが組み合わされて配置されている例である。
図14に示す半導体装置1iは、トレンチが不連続な格子形状に配置されている例である。そして、ダイオード素子領域J2の方が、IGBT素子領域J1よりも格子の密度が高くされている。よって、第2トレンチ42iの開口部境界線の合計長さが、第1トレンチ41iの開口部境界線の合計長さに比して長い状態である。
また、離反距離A1(図2)の決定方法は、拡散距離A2に基づく方法に限られない。例えば、離反距離A1が、ダイオード素子領域J2のアノード層31の厚さとドリフト層60の厚さの和によって定まる距離A3(図2)以上であるように決定されてもよい。これにより、IGBT素子領域J1のエミッタ領域20まで重金属が拡散しまうことを防止できるため、IGBT素子領域J1のオン抵抗が増加してしまう事態を防止できる。
また、重金属を含んだ第2電極の配置形態は、図2の例に限られない。図15に示す半導体装置1jでは、第2電極6jは、裏面電極3の表面およびトレンチ8の内部に形成されている。よって、第2電極6jは、ダイオード素子領域J2内のカソード領域70の一部と、接触面8aを介して接触している。また、図16に示す半導体装置1kでは、第2電極6kは、第1電極5の空洞部9の内部に形成されている。よって第2電極6kは、半導体装置1kの表面に露出していない状態である。また第2電極6kは、ダイオード素子領域J2内の浅部2Uの一部と、接触面9aを介して接触している。
図17に示す半導体装置1mでは、第2電極6mは、ダイオード素子領域J2内の第1電極5の表面およびトレンチ51の内部に形成されている。そして第2電極6mは、ダイオード素子領域J2内の浅部2Uの一部と、接触面51aを介して接触している。図18に示す半導体装置1nでは、第2電極6nは、ダイオード素子領域J2内の裏面電極3の表面およびトレンチ52の内部に形成されている。そして第2電極6nは、ダイオード素子領域J2内のカソード領域70の一部と、接触面52aを介して接触している。
また、本願の半導体装置では、ダイオード素子領域J2のドリフト層60に含まれる重金属の密度が、IGBT素子領域J1のドリフト層60に含まれる重金属の密度に比して高くされていることが重要である。従って、ダイオード素子領域J2内のドリフト層60内に、結晶欠陥を必ずしも導入する必要はない。よって、図16ないし図18に示すように、ダイオード素子領域J2にトレンチを形成しない態様とすることも可能である。
また、半導体装置の表面における、第2電極、IGBT素子領域J1、ダイオード素子領域J2等の配置形態は、様々な形態であってよい。図19に、分離型の逆導通型の半導体装置1pの上面図を示す。分離型の半導体装置とは、IGBT素子領域J1とダイオード素子領域J2とが、それぞれ1つの領域にまとめて形成されている半導体装置である。ダイオード素子領域J2内には、重金属を含んでいる第2電極と接触する接触面53が、2つ形成されている。またIGBT素子領域J1内には、複数のエミッタ領域20pが形成されている。ここで、接触面53とエミッタ領域20pとの最短距離を離反距離A11と定義すると、離反距離A11は、前述した拡散距離A2や距離A3以上とされていることが好ましい。なお、接触面53やエミッタ領域20pの形状は多様であってよく、例えばドット形状やストライプ形状であってもよいし、各種形状が混在していても良い。
図20に、混在型の逆導通型の半導体装置1rの上面図を示す。混在型の半導体装置とは、IGBT素子領域J1とダイオード素子領域J2とが、それぞれ複数の領域に分かれている半導体装置である。半導体装置1rでは、3つのIGBT素子領域J1と2つのダイオード素子領域J2とが、交互に並んで配置されている。ダイオード素子領域J2の各々には、重金属を含んでいる第2電極と接触する接触面54が、3つ形成されている。またIGBT素子領域J1内には、エミッタ領域20rが形成されている。ここで、接触面54とエミッタ領域20rとの最短距離を離反距離A21と定義すると、離反距離A21は、前述した拡散距離A2や距離A3以上とされていることが好ましい。
また、重金属を含む第2電極として、他の用途に用いられる電極を流用することが可能である。例えばモールド実装においては、はんだと素子の間に、共晶をとるためのNiを含んだ電極が必要となる。この場合、Alにより形成されている電極(図2の第1電極5に相当)の表面に、Niにより形成されている電極(図2の第2電極6に相当)が形成される。これにより、重金属を導入するための専用の電極を別途形成する必要を無くすことができるため、製造コストを抑えることが可能となる。なお、Niにより形成されている電極は、メッキやスパッタなど、各種の方法によって形成することができる。
また、図2、図7、図15−図18において、重金属を含む第2電極は、ダイオード素子領域J2内の半導体層と中間層を介して接触する形態であってもよい。中間層は、重金属を拡散する性質を有する層である。また中間層の厚さは、電極に含まれている重金属の拡散距離A2よりも小さくされている。中間層の例としては、シリコン酸化膜などが挙げられる。これにより、自然酸化膜などの中間層が存在する場合においても、電極形成後の加熱工程によって、半導体層内に重金属を充分に拡散させることができる。
また、第2電極に含まれる重金属は、比重が4以上の金属であればよい。例えば、鉄、鉛、金、白金、銀、銅、クロム、カドミウム、水銀、亜鉛、ヒ素、マンガン、コバルト、ニッケル、モリブデン、タングステン、錫、ビスマス、ウラン、プルトニウムなどがある。
<実施例2の変形例>
実施例2に係る半導体装置の変形例を、以下に説明する。図6のステップS13において裏面研磨が行われた後において、重金属導入用の搬送ステージを使用する形態であってもよい。当該搬送ステージは、ウェハの裏面の全面と接触する保持面を備える、全面保持ステージである。また保持面は、重金属を含む材料で形成されている。これにより、ウェハの搬送時において、保持面とウェハ裏面とを接触させることで、ウェハ内に重金属を導入することができる。また、ウェハの全面を保持することでウェハに反りやたわみを発生させにくくすることができるため、大口径ウェハや薄化されたウェハを確実に搬送することが可能となる。なお、重金属導入用の搬送ステージを使用するタイミングは、ウェハ裏面の重金属ゲッタリング層が除去されてから、熱工程による重金属ゲッタリングが完了するまでの間であれば、何れのタイミングでもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず特許請求の範囲を限定するものではない。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書又は図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
1:半導体装置、30:ボディ層、31:アノード層、60:ドリフト層、62:重金属、J1:IGBT素子領域、J2:ダイオード素子領域

Claims (5)

  1. 同一半導体基板にIGBT素子領域とダイオード素子領域が混在している半導体装置であり、
    IGBT素子領域では、第1導電型のコレクタ層と第2導電型のドリフト層と第1導電型のボディ層が順に積層されており、
    ボディ層の表面からボディ層を貫通してドリフト層内に突出しているとともに絶縁膜で囲まれている第1トレンチ電極が形成されており、
    その絶縁膜を介して第1トレンチ電極に接しているとともに半導体基板の表面に臨む範囲に第2導電型のエミッタ領域が形成されており、そのエミッタ領域がボディ層によってドリフト層から分離されており、
    ダイオード素子領域では、第2導電型のカソード層と第2導電型のドリフト層と第1導電型のアノード層が順に積層されており、
    アノード層の表面からアノード層を貫通してドリフト層内に突出しているとともに絶縁膜で囲まれている第2トレンチ電極が形成されており、
    第1トレンチ電極の開口部が形成されているボディ層の表面、および、第2トレンチ電極の開口部が形成されているアノード層の表面を観測したときに、ダイオード素子領域の単位面積あたりの第2トレンチ電極の開口部を形成する開口部境界線の合計長さが、IGBT素子領域の単位面積あたりの第1トレンチ電極の開口部を形成する開口部境界線の合計長さに比して長くされており、
    ダイオード素子領域のドリフト層に含まれる重金属の密度が、IGBT素子領域のドリフト層に含まれる重金属の密度に比して高いことを特徴とする半導体装置。
  2. 重金属を含む電極をさらに備え、
    ダイオード領域内の半導体層の少なくとも一部と電極とが接触していることを特徴とする請求項1に記載の半導体装置。
  3. 重金属を含む電極とダイオード素子領域内の半導体層とが接触する接触領域と、IGBT素子領域内のエミッタ領域との間の第1距離が、ダイオード素子領域のアノード層の厚さとドリフト層の厚さの和によって定まる第2距離以上であることを特徴とする請求項2に記載の半導体装置。
  4. 同一半導体基板にIGBT素子領域とダイオード素子領域が混在している半導体装置の製造方法であって、
    IGBT素子領域に第1トレンチ電極を形成する第1形成工程と、
    ダイオード素子領域に第2トレンチ電極を形成する第2形成工程と、
    重金属を含むウェハ保持台にウェハを接触させる接触工程と、
    接触工程の後に、ウェハを加熱する加熱工程と、
    を備え、
    第1形成工程と第2形成工程が行われたウェハを表面から観測したときに、ダイオード素子領域の単位面積あたりの第2トレンチ電極の開口部を形成する開口部境界線の合計長さが、IGBT素子領域の単位面積あたりの第1トレンチ電極の開口部を形成する開口部境界線の合計長さに比して長くされており、
    第1形成工程および第2形成工程は、加熱工程の前に行われることを特徴とする半導体装置の製造方法。
  5. ウェハの裏面を研磨する研磨工程をさらに備え、
    研磨工程は、接触工程の前に行われることを特徴とする請求項に記載の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727225B2 (en) 2018-02-22 2020-07-28 Kabushiki Kaisha Toshiba IGBT semiconductor device
US11081355B2 (en) 2019-08-07 2021-08-03 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing same

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6144510B2 (ja) * 2013-03-11 2017-06-07 三菱電機株式会社 半導体装置の製造方法
WO2014156791A1 (ja) * 2013-03-29 2014-10-02 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6056984B2 (ja) * 2013-11-05 2017-01-11 トヨタ自動車株式会社 半導体装置
JP6181597B2 (ja) * 2014-04-28 2017-08-16 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
WO2016035531A1 (ja) * 2014-09-04 2016-03-10 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112015000206T5 (de) 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
JP6261494B2 (ja) * 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
EP3262678A4 (en) * 2015-02-27 2019-01-09 D3 Semiconductor LLC SURFACE DEVICES IN A VERTICAL POWER DEVICE
JP6274154B2 (ja) 2015-05-27 2018-02-07 トヨタ自動車株式会社 逆導通igbt
US10056370B2 (en) * 2015-07-16 2018-08-21 Fuji Electric Co., Ltd. Semiconductor device
JP6582762B2 (ja) * 2015-09-03 2019-10-02 株式会社デンソー 半導体装置
JP6314965B2 (ja) * 2015-12-11 2018-04-25 トヨタ自動車株式会社 半導体装置の製造方法
JP6634860B2 (ja) * 2016-02-10 2020-01-22 株式会社デンソー 半導体装置
JP7095303B2 (ja) * 2018-02-14 2022-07-05 富士電機株式会社 半導体装置
WO2019220940A1 (ja) 2018-05-17 2019-11-21 富士電機株式会社 半導体装置
CN109713037B (zh) * 2018-12-29 2021-11-23 安建科技(深圳)有限公司 一种绝缘栅双极性晶体管器件及其制备方法
JP7459666B2 (ja) * 2020-06-04 2024-04-02 三菱電機株式会社 半導体装置
CN114600252A (zh) * 2020-06-18 2022-06-07 丹尼克斯半导体有限公司 具有受控阳极注入的逆导型igbt
JP7456902B2 (ja) * 2020-09-17 2024-03-27 株式会社東芝 半導体装置
JP2023144467A (ja) * 2022-03-28 2023-10-11 株式会社 日立パワーデバイス 半導体装置および電力変換装置
WO2024185360A1 (ja) * 2023-03-06 2024-09-12 ローム株式会社 逆導通igbtおよび逆導通igbtの製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6376456A (ja) * 1986-09-19 1988-04-06 Hitachi Ltd 銅電極を用いた半導体装置
JP2007317883A (ja) * 2006-05-25 2007-12-06 Toyota Motor Corp 半導体装置の製造方法
JP2009272550A (ja) * 2008-05-09 2009-11-19 Toyota Motor Corp 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0691233B2 (ja) 1984-12-03 1994-11-14 新技術事業団 半導体受光素子の製造方法
JPH04125933A (ja) 1990-09-17 1992-04-27 Toshiba Corp 半導体装置の製造方法
JP4165079B2 (ja) 2002-01-30 2008-10-15 富士電機デバイステクノロジー株式会社 半導体装置
JP2004363327A (ja) * 2003-06-04 2004-12-24 Fuji Electric Device Technology Co Ltd 半導体装置
DE102004012884B4 (de) 2004-03-16 2011-07-21 IXYS Semiconductor GmbH, 68623 Leistungs-Halbleiterbauelement in Planartechnik
JP4791704B2 (ja) 2004-04-28 2011-10-12 三菱電機株式会社 逆導通型半導体素子とその製造方法
JP2008192737A (ja) * 2007-02-02 2008-08-21 Denso Corp 半導体装置
EP2003694B1 (en) * 2007-06-14 2011-11-23 Denso Corporation Semiconductor device
JP4605251B2 (ja) * 2007-06-14 2011-01-05 株式会社デンソー 半導体装置
JP4840370B2 (ja) * 2008-01-16 2011-12-21 トヨタ自動車株式会社 半導体装置とその半導体装置を備えている給電装置の駆動方法
JP5045733B2 (ja) * 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
JP2010263149A (ja) 2009-05-11 2010-11-18 Toyota Motor Corp 半導体装置
CN102422416B (zh) * 2009-09-07 2014-05-14 丰田自动车株式会社 具备具有二极管区和igbt区的半导体基板的半导体装置
JP4957840B2 (ja) * 2010-02-05 2012-06-20 株式会社デンソー 絶縁ゲート型半導体装置
JP5348276B2 (ja) * 2011-07-04 2013-11-20 株式会社デンソー 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6376456A (ja) * 1986-09-19 1988-04-06 Hitachi Ltd 銅電極を用いた半導体装置
JP2007317883A (ja) * 2006-05-25 2007-12-06 Toyota Motor Corp 半導体装置の製造方法
JP2009272550A (ja) * 2008-05-09 2009-11-19 Toyota Motor Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727225B2 (en) 2018-02-22 2020-07-28 Kabushiki Kaisha Toshiba IGBT semiconductor device
US11081355B2 (en) 2019-08-07 2021-08-03 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing same
US11705334B2 (en) 2019-08-07 2023-07-18 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing same

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