JP2011100762A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】高い位置決め精度でライフタイム制御領域を所定範囲に形成することが可能な半導体装置の製造方法を提供する。
【解決手段】素子構造体201の表面2aにレジストフィルムを形成するレジスト層形成工程を備える。低ライフタイム領域を作成する領域である所定範囲のレジストフィルムを除去して、開口部を形成するパターニング工程を備える。開口部を介してヘリウムイオンを打ち込むことによって、半導体層2の所定範囲に低ライフタイム領域を形成する打ち込み工程を備える。キャリアのライフタイムを制御する低ライフタイム領域61が所定範囲に選択的に形成された半導体装置1が形成される。
【選択図】図7
【解決手段】素子構造体201の表面2aにレジストフィルムを形成するレジスト層形成工程を備える。低ライフタイム領域を作成する領域である所定範囲のレジストフィルムを除去して、開口部を形成するパターニング工程を備える。開口部を介してヘリウムイオンを打ち込むことによって、半導体層2の所定範囲に低ライフタイム領域を形成する打ち込み工程を備える。キャリアのライフタイムを制御する低ライフタイム領域61が所定範囲に選択的に形成された半導体装置1が形成される。
【選択図】図7
Description
本願は、キャリアのライフタイムを制御するライフタイム制御領域を所定範囲に備えている半導体装置を製造する方法に関する。ライフタイム制御領域は、結晶欠陥を有する領域であり、キャリアのライフタイムを制御することができる領域である。
特許文献1には、IGBT(insulated gate bipolar transistor)とFWD(free wheel diode)が同一半導体基板に混在している半導体装置が開示されている。この半導体装置では、FWD領域に選択的にイオン照射を行なうことにより、FWD領域のみにライフタイム制御領域が形成されている。FWD領域に選択的にイオン照射を行なう方法としては、通常、FWD領域に対応する部分に予め開口部が形成された照射用マスクをウェハに貼り付け、照射用マスクを介してイオン照射を行なう方法が採られる。
ウェハへ照射用マスクを貼り付ける際には、ウェハと照射用マスクとの位置合わせを行なう必要がある。ウェハと照射用マスクとの位置合わせに位置ずれが発生すると、所望の位置に欠陥領域(ライフタイム制御領域)が形成されない。IGBT領域に欠陥領域が形成されるとIGBTが高抵抗化し、FWD領域に欠陥領域が形成されないとダイオードの逆回復電荷の増大が発生する。
本願の技術は、上記の問題を解決するために創案された。すなわち、本願は、ライフタイム制御領域を所定範囲に備えている半導体装置の製造方法において、高い位置決め精度でライフタイム制御領域を形成することが可能な技術を提供する。
本願に開示される半導体装置の製造方法は、キャリアのライフタイムを制御するライフタイム制御領域を所定範囲に備えている半導体装置を製造する方法である。この半導体装置の製造方法は、半導体基板の表面にレジスト層を形成するレジスト層形成工程を備える。また、所定範囲のレジスト層を除去して開口部を形成するパターニング工程を備える。さらに、開口部を介して半導体基板の所定範囲に荷電粒子を打ち込むことによって、半導体基板の所定範囲にライフタイム制御領域を形成する打ち込み工程を備える。
本願に開示される半導体装置の製造方法では、レジストをパターニングすることにより、所定領域に選択的に荷電粒子を打ち込み、ライフタイム制御領域を作成する。すると、所定領域の位置決め精度は、レジストをパターニングする精度と同等となる。一方、所定領域に対応する部分に予め開口部が形成された照射用マスクをウェハに貼り付けることにより、所定領域に選択的にライフタイム制御領域を作成する場合には、所定領域の位置決め精度は、照射用マスクの貼り合せ精度と同等になる。そして、照射用マスクの貼り合せ精度に比して、レジストをパターニングする精度の方が高い。よって、上記した半導体装置の製造方法では、照射用マスクを用いた半導体装置の製造方法に比して、高精度にライフタイム制御領域を形成することができる。
また、本願に開示される半導体装置の製造方法は、レジスト層形成工程の前に行なわれる、半導体基板の表面にフィルム部材を貼り付けるフィルム部材貼り付け工程をさらに備えることができる。また、打ち込み工程の後に行なわれる、フィルム部材を半導体基板から除去する除去工程をさらに備えることができる。この場合に、レジスト層形成工程では、レジスト層がフィルム部材の表面に形成されることが好ましい。また除去工程では、フィルム部材と共にレジスト層が除去されることが好ましい。これにより、フィルム部材と共にレジスト層が除去されるため、レジスト層を除去するためのレジスト除去工程を別途行なう必要がない。よってレジスト除去工程を省略できるため、製造コストを低減することが可能となる。
また、本願に開示される半導体装置の製造方法は、フィルム部材貼り付け工程と除去工程との間に行なわれる、半導体基板の裏面を研磨する裏面研磨工程をさらに備えることができる。この場合に、フィルム部材は、裏面研磨工程において半導体基板の表面を保護するための保護テープであることが好ましい。これにより、保護テープを、レジスト除去のためのフィルム部材として共用することができる。よって、レジスト除去用のフィルム部材を別途用意する必要がないため、製造コストを低減することが可能となる。
また、本願に開示される半導体装置の製造方法では、フィルム部材貼り付け工程において、上面にレジスト層が予め一体に形成されたフィルム部材が使用されることにより、フィルム部材貼り付け工程とレジスト層形成工程とが同時に行なわれることが好ましい。これにより、レジスト層形成工程を省略できるため、製造コストを低減することが可能となる。
また、本願に開示される半導体装置の製造方法は、同一半導体基板にIGBT素子領域とダイオード素子領域が混在している半導体装置の製造方法に適用することができる。この場合に、所定範囲をダイオード素子領域とすることができる。これにより、ダイオード素子領域に高精度にライフタイム制御領域が形成され、IGBT素子領域にはライフタイム制御領域が形成されない。その結果、ダイオード素子領域では、導通状態から非導通状態に移行する際のリカバリ動作時に、アノード層に戻るキャリアの一部が、低ライフタイム領域で消失するため、ダイオード素子領域でのリカバリ損失を低減化することができる。また、IGBT素子領域では、IGBT素子領域がオン状態のときにドリフト層に存在するホールが消失し難く、伝導度変調が活発に行われるため、IGBT素子領域のオン電圧の増大を防止することができる。よって、同一半導体基板にIGBT素子領域とダイオード素子領域が混在している半導体装置において、IGBT素子領域のオン電圧を増大させることなく、ダイオード素子領域のリカバリ損失を低減化することが可能となる。
また、本願に開示される半導体装置の製造方法では、荷電粒子はヘリウムイオンであることが好ましい。ヘリウムは、ライフタイムを調整することができる非導電型不純物の中では、比較的軽い。よって、半導体基板の表面から深い範囲にまで注入することができる。
本願に開示される半導体装置の製造方法によれば、ライフタイム制御領域を所定範囲に備えている半導体装置の製造方法において、高い位置決め精度でライフタイム制御領域を形成することが可能となる。
以下に説明する実施例の主要な特徴を列記しておく。
(特徴1)荷電粒子は、ヘリウム、プロトン、デュートロン(重水素イオン)等が用いられる。
(特徴1)荷電粒子は、ヘリウム、プロトン、デュートロン(重水素イオン)等が用いられる。
図1に、IGBT素子領域J1とダイオード素子領域J2が同一半導体層2に混在している逆導通型の半導体装置1の要部断面図を示す。半導体装置1は、シリコンを材料とする半導体層2と、半導体層2の裏面2bに形成されている裏面電極3と、半導体層2の表面2aに形成されている表面電極5を備えている。
裏面電極3は、IGBT素子領域J1の裏面とダイオード素子領域J2の裏面に連続して伸びている。半導体層2は、浅部2Uと深部2Lを備えている。深部2Lは、p+型のコレクタ領域80とn+型のカソード領域70を備えている。コレクタ領域80は、半導体層2の裏面2bのうちのIGBT素子領域J1の範囲に形成されている。カソード領域70は、裏面2bのうちのダイオード素子領域J2の範囲に形成されている。前述した裏面電極3は、コレクタ領域80とカソード領域70に共通に接続している。また、深部2Lは、コレクタ領域80とカソード領域70の上部に共通に形成されているn-型のドリフト層60を備えている。
半導体層2の浅部2Uには、複数本のトレンチTが形成されている。各々のトレンチTは、その長手方向を図1に示す奥行き方向に揃えて伸びている。また、各々のトレンチTは、半導体層2の表面2aから半導体層2の深さ方向に伸びている。トレンチT内には、絶縁膜14に囲まれている状態でトレンチゲート電極12が収容されている。浅部2Uは、隣接する一対のトレンチTによって複数個の区画領域4に区画されている。
各々の区画領域4には同じ半導体構造が形成されている。区画領域4は、低濃度p型層30とn+型のトレンチ隣接領域20と高濃度p型領域22を備えている。低濃度p型層30は、隣接するトレンチT間に亘って形成されている。n+型のトレンチ隣接領域20は、半導体層2の表面2aの一部に露出している。トレンチ隣接領域20は、トレンチTと接している。したがって、トレンチ隣接領域20は、絶縁膜14を介してトレンチゲート電極12と対向している。高濃度p型領域22は、半導体層2の表面2aの他の一部に露出している。高濃度p型領域22は、隣接するトレンチ隣接領域20の間に配置されている。区画領域4では、トレンチ隣接領域20と高濃度p型領域22が、低濃度p型層30によってn-型のドリフト層60から分離されている。本発明では、IGBT素子領域J1のn-型のドリフト層60と、ダイオード素子領域J2のn-型のドリフト層60が共通であることから、両者を総称してドリフト層という。
IGBT素子領域J1では、低濃度p型層30がボディ領域として機能し、トレンチ隣接領域20がエミッタ領域として機能し、高濃度p型領域22がボディコンタクト領域として機能する。ダイオード素子領域J2では、低濃度p型層30が低濃度アノード層として機能し、高濃度p型領域22がアノード領域として機能する。
さらに、ダイオード素子領域J2は、ドリフト層60の少なくとも一部の領域に形成されている低ライフタイム領域61を備えている。図1に示す半導体装置1では、ドリフト層60と低濃度p型層30の境界近傍のドリフト層60内に、低ライフタイム領域61が形成されている。低ライフタイム領域61は、トレンチTの最深部よりも浅い範囲に形成されている。低ライフタイム領域61は、隣接するトレンチT間に亘って伸びている。
低ライフタイム領域61は、ドリフト層60の他の領域と比較すると、正孔トラップとして機能する欠陥の濃度が高いため、ホールのライフタイムが短い。半導体装置1では、低ライフタイム領域61におけるホールのライフタイムは、低ライフタイム領域61と同一深さにおけるIGBT素子領域J1内のドリフト層60におけるホールのライフタイムよりも短い。ドリフト層60は、IGBT素子領域J1とダイオード素子領域J2に共通しており、IGBT素子領域J1には低ライフタイム領域61が形成されていない。したがって、低ライフタイム領域61を含むドリフト層60におけるホールのライフタイムの平均値は、IGBT素子領域J1内よりもダイオード素子領域J2内において短い。
半導体層2の表面2aに形成されている表面電極5は、IGBT素子領域J1の表面とダイオード素子領域J2の表面に連続して伸びている。表面電極5は、IGBT素子領域J1ではトレンチ隣接領域(エミッタ領域)20と高濃度p型領域(ボディコンタクト領域)22と導通している。また、表面電極5は、ダイオード素子領域J2ではトレンチ隣接領域20と高濃度p型領域(アノード領域)22と導通している。トレンチゲート電極12と表面電極5の間には絶縁膜10が形成されており、両者は接続していない。トレンチゲート電極12は、表面電極5が形成されていない領域(図1の奥行き方向のいずれかの断面)で、図示していないゲート配線と接続している。
これにより、逆導通IGBTとして機能する半導体装置1が構成されている。半導体装置1は、IGBT素子領域J1で構成されるIGBTの一対の主電極間(コレクタ・エミッタ間)に、ダイオード素子領域J2で構成されるダイオードが逆並列に接続されている回路として機能する。
図2を参照して、半導体装置1の裏面電極3に、表面電極5よりも高い電圧を印加するとともに、トレンチゲート電極12に閾値以上のゲート電圧G(ゲートオン電圧)を印加する場合の半導体装置1の動作を説明する。この場合には、IGBT素子領域J1とダイオード素子領域J2の双方で、トレンチゲート電極12に絶縁膜14を介して対向している低濃度p型層30がn型に反転してn型チャネルが形成される。図2では、n型チャネルをバツ印で模式的に記載してある。これにより、トレンチ隣接領域20から流出した電子が、n型チャネルを介してドリフト層60に注入される。図2では、電子をマイナス印で模式的に記載してある。この結果、IGBT素子領域J1のコレクタ領域80からドリフト層60に向けてホールが移動する。図2では、ホールをプラス印で模式的に記載してある。ドリフト層60には電子とホールが注入されて伝導度変調現象が起こり、IGBT素子領域J1が低いオン電圧でオン状態となる。図2の太い矢印で示すように、裏面電極3から表面電極5に電流が流れる。
図3を参照して、半導体装置1の表面電極5に、裏面電極3よりも高い順方向電圧を印加する場合の半導体装置1の動作を説明する。トレンチゲート電極12にはゲートオン電圧を加えない。この場合には、ダイオード素子領域J2とIGBT素子領域J1の双方で、高濃度p型領域22から低濃度p型層30を介してドリフト層60にホールが流出する。その一方において、ダイオード素子領域J2のn+型のカソード領域70からドリフト層60に向けて電子が移動する。その結果、ダイオード素子領域J2が導通状態になる。図3に太い矢印で示すように、表面電極5から裏面電極3に電流が流れる。
その後に、表面電極5の電圧を裏面電極3の電圧よりも低くすると、高濃度p型領域22からドリフト層60にホールが流出しなくなる。これにより、ダイオード素子領域J2が非導通状態となる。ダイオード素子領域J2が導通状態から非導通状態に移行する際に、ドリフト層60に注入されたホールが低濃度p型層30に戻ろうとする。この現象に起因して、ダイオード素子領域J2に、導通状態のときとは逆方向(図3に示す太い矢印とは逆方向)のリカバリ電流が流れようとする。本実施例の半導体装置1は、ダイオード素子領域J2内のドリフト層60に低ライフタイム領域61を備えている。これにより、ダイオード素子領域J2のリカバリ動作時に、低濃度p型層30に戻るホールの一部が、低ライフタイム領域61で消失する。ダイオード素子領域J2のリカバリ電流を低減化することができ、ダイオード素子領域J2でのリカバリ損失を低減化することができる。
また、本実施例の半導体装置1では、IGBT素子領域J1には、低ライフタイム領域61が形成されていない。IGBT素子領域J1では、IGBT素子領域J1がオン状態のときにドリフト層60に存在するホールが消失し難く、伝導度変調が活発に行われる。IGBT素子領域J1のオン電圧は、低ライフタイム領域61が形成されていない場合と同様に低い。本実施例の半導体装置1によると、IGBT素子領域J1のオン電圧を増大させることなくリカバリ損失を低減化することができる。
次に、半導体装置1の製造方法を、図4ないし図10の要部断面図と、図11および図12の上面図を参照して説明する。なお、ウェハ表面に素子構造を形成する方法は、従来公知の方法を用いることができるため、以下の説明は、ウェハ表面に素子構造が形成されている段階から、低ライフタイム領域の作成を開始する場合について行う。
図4に示すように、半導体層2(厚さ約725μm)の表面には素子構造体201が形成されている。素子構造体201は、半導体装置1における浅部2U(図1)の素子構造を簡略化して斜線部で示したものである。素子構造体201は、IGBT素子領域J1とダイオード素子領域J2とに分かれている。
図11に、半導体装置1が作成されるウェハ200の上面図を示す。ウェハ200には、複数の半導体装置1がチップごとに形成される。すなわち、各チップには、IGBT素子領域J1とダイオード素子領域J2が形成される。またウェハ200のダイシングライン上には、位置合わせ用のアライメントマークA1が形成される。なおアライメントマークA1は、チップごとに多数備えられていてもよい。
図5に示すように、素子構造体201の表面2aに、2層式研磨保護テープTPが貼り付けられる。2層式研磨保護テープTPは、レジストフィルムR1と保護テープT1とが積層され一体に形成されたテープである。保護テープT1の下面には接着層が形成されており、ウェハに貼り付けることが可能とされている。2層式研磨保護テープTPが使用されることにより、保護テープT1を貼り付ける工程と、保護テープT1上にレジストフィルムR1を形成する工程とが同時に行なわれる。よって、レジストフィルムを形成する工程を省略することが可能となる。
また、2層式研磨保護テープTPは透光性を有している。よって、2層式研磨保護テープTPをウェハ200に貼り付けた後においても、図11に示すように、ウェハ200の上面からアライメントマークA1を認識することが可能である。
次に、図6に示すように、一般的なフォトリソグラフィ技術によって、低ライフタイム領域61を形成する範囲に対応するレジストフィルムR1が除去される。よって、IGBT素子領域J1となる範囲の表面2aにレジストフィルムR1が残されることで、開口部211が形成される。フォトリソグラフィ技術では、ウェハ200の表面に形成されたアライメントマークA1を用いてアライメントが取られるため、高い位置決め精度で低ライフタイム領域61に対応する開口部211を形成することができる。なお、各チップにはIGBT素子領域J1とダイオード素子領域J2が形成されるため、図12のウェハ200の上面図に示すように、各チップの第1ダイオード素子領域J2となる範囲に開口部211がそれぞれ形成される。
次に、図7に示すように、表面2a側から、非導電型不純物であるヘリウムイオンが照射される。このときレジストフィルムR1がマスクとして用いられるため、開口部211が形成されている領域の半導体層2に、選択的にヘリウムイオンが打ち込まれる。ヘリウムイオンが停止する位置は、加速電圧を調整することで制御することができる。このため、加速電圧を制御することで、所望の深さに結晶欠陥層を形成することができる。ヘリウムイオンの打ち込みによって、多数の結晶欠陥を有する結晶欠陥層203が、半導体層2内に形成される。
次いで、半導体層2のダメージを回復するために、ヘリウムイオン打ち込み後のウェハを、約400℃の温度で約2時間アニールする。このアニール処理によって、半導体層2中に存在しているエネルギー状態が不安定な結晶欠陥が消滅し、エネルギー状態が安定している結晶欠陥だけが半導体層2中に残る。これにより、図8に示すように、ダイオード素子領域J2となる範囲内に、低ライフタイム領域61が形成される。
次いで、2層式研磨保護テープTPが貼り付けられた状態で、半導体層2が裏面2b側から研磨され、半導体層2の厚さが薄くされる(図9に示す状態)。裏面研磨時には、2層式研磨保護テープTPによって表面2aは保護されるため、研削水・研削屑の浸入によるウェハ表面の汚染が防止される。
次いで、図10に示すように、2層式研磨保護テープTPが表面2aから剥される。このとき、保護テープT1と共にレジストフィルムR1が剥されるため、レジストフィルムR1を除去するためのレジスト除去工程を別途行なう必要がない。また、保護テープT1を剥がすだけでよいため、レジスト層の除去を容易に行うことができる。すなわち、半導体層上に直接レジスト層を形成した場合、レジスト層にヘリウムイオンが照射されると、レジスト層が劣化し、レジスト層を除去し難くなることが考えられる。しかしながら、保護テープT1上にレジスト層を形成しているため、レジスト層にヘリウムイオンが照射されたとしても、容易にレジスト層を除去することができる。
その後、必要がある場合には裏面2bから不純物を注入する工程や、裏面2bに電極を形成する工程が行なわれる。なお、図10以降の工程の詳細については、従来公知の方法を用いることができるため、ここでは説明を省略する。
本実施例に係る半導体装置の製造方法の効果を説明する。低ライフタイム制御領域となる所定領域に選択的にイオン照射を行なう方法としては、通常、所定領域に対応する部分に予め開口部が形成された照射用マスクをウェハに貼り付け、照射用マスクを介してイオン照射を行なう方法が採られる。ウェハへ照射用マスクを貼り付ける際には、ウェハと照射用マスクとの位置合わせを行なう必要がある。しかしマスクは、通常、シリコンなどの透光性を有さない材料によって作成されるため、照射用マスクの貼り付け時にはウェハ表面のアライメントマークを用いた位置合わせができず、位置合わせ精度が低下する。そこで、位置合わせずれが生じたとしても、ダイオード素子領域にイオン照射がされ、かつ、IGBT素子領域にはイオン照射がされないようにマージンを取ると、IGBT素子領域J1とダイオード素子領域J2との境界領域の幅を大きくしなければならない。その結果、素子面積が増大し、製造コストが増大する。
一方、本実施例に係る半導体装置の製造方法では、フォトリソグラフィ技術によって、所定領域のレジストフィルムR1を除去して開口部を形成することにより、所定領域に選択的にイオン照射を行なう。フォトリソグラフィ技術では、ウェハ表面のアライメントマークを用いた位置合わせが行なわれるため、照射用マスクを用いる場合に比して、高い位置決め精度で低ライフタイム領域を形成することができる。すると、低ライフタイム領域の作成位置ずれに対するマージンを小さくすることができるため、IGBT素子領域J1とダイオード素子領域J2との境界領域の幅を小さくすることが可能となる。よって、素子面積を縮小化することができるため、製造コストを低減することが可能となる。
また、照射用マスクを使用する場合には、照射用マスク貼り付け工程、照射用マスク付きウェハの搬送工程、照射用マスク剥し工程、照射用マスク再生工程など、別途特別な工程が必要となるため、製造コストが増大する。しかし、本実施例に係る半導体装置の製造方法では、素子の作成に一般的に用いられるフォトリソグラフィ技術が用いられるため、特別な工程を用いる必要がなく、製造コストを減少させることが可能となる。
また、本実施例に係る半導体装置の製造方法では、保護テープT1を剥す際に、保護テープT1と共にレジストフィルムR1が剥されるため、レジストフィルムR1を除去するための工程を別途行なう必要がなく、また、レジストフィルムR1を容易に除去することができる。よって、製造コストを低減することが可能となる。
また、本実施例に係る半導体装置の製造方法では、ウェハの裏面研磨時に用いられる保護テープT1を、レジストフィルムR1を除去するためのフィルム部材としても使用することができる。よって、レジストフィルムR1の除去用のフィルム部材を別途用意する必要がないため、製造コストを低減することが可能となる。
また、本実施例に係る半導体装置の製造方法では、レジストフィルムR1と保護テープT1の2層式研磨保護テープTPを用いることにより、保護テープT1を貼り付ける工程と、レジストフィルムR1を形成する工程とが同時に行なわれる。これにより、製造コストを低減することが可能となる。
また、照射用マスクを使用する場合には、照射用マスクとウェハとの位置合わせが行なわれるため、ウェハに形成されているチップごとに位置合わせを行なうことはできない。しかし、本開示の半導体装置の製造方法は、フォトリソグラフィの技術を用いるため、ステッパによりチップごとに位置合わせを行なうことができる。よって、より高い位置決め精度で低ライフタイム領域を形成することができる。
本実施例では、予めレジストフィルムR1が形成された2層式研磨保護テープTPを用いる形態を説明したが、この形態に限られない。例えば、1層の保護テープT1を表面2aに貼り付けた後に、保護テープT1上にスピンコート等によってレジスト層を形成するようにしてもよい。この場合においても、保護テープT1を剥す際に保護テープT1と共にレジスト層が剥されるため、レジスト層を除去する工程を省略することが可能となる。
また、本実施例では、ヘリウムイオンを打ち込むことにより結晶欠陥を形成する場合を説明したが、プロトン、デュートロン(重水素イオン)等、他の荷電粒子を打ち込んで結晶欠陥を形成してもよい。
また、レジストフィルムを保護テープT1上に形成する形態に限られない。素子構造体201の表面2aに直接レジスト層を形成してもよいことは言うまでもない。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず特許請求の範囲を限定するものではない。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書又は図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
1:半導体装置
2:半導体層
2a:表面
2b:裏面
61:低ライフタイム領域
200:ウェハ
201:素子構造体
203:結晶欠陥層
211:開口部
J1:IGBT素子領域
J2:ダイオード素子領域
R1:レジストフィルム
T1:保護テープ
TP:2層式研磨保護テープ
2:半導体層
2a:表面
2b:裏面
61:低ライフタイム領域
200:ウェハ
201:素子構造体
203:結晶欠陥層
211:開口部
J1:IGBT素子領域
J2:ダイオード素子領域
R1:レジストフィルム
T1:保護テープ
TP:2層式研磨保護テープ
Claims (6)
- キャリアのライフタイムを制御するライフタイム制御領域を所定範囲に備えている半導体装置を製造する方法であって、
半導体基板の表面にレジスト層を形成するレジスト層形成工程と、
前記所定範囲のレジスト層を除去して開口部を形成するパターニング工程と、
開口部を介して半導体基板の前記所定範囲に荷電粒子を打ち込むことによって、半導体基板の前記所定範囲にライフタイム制御領域を形成する打ち込み工程と
を備えることを特徴とする半導体装置の製造方法。 - レジスト層形成工程の前に行なわれる、半導体基板の表面にフィルム部材を貼り付けるフィルム部材貼り付け工程と、
打ち込み工程の後に行なわれる、フィルム部材を半導体基板から除去する除去工程とをさらに備え、
レジスト層形成工程ではレジスト層がフィルム部材の表面に形成され、
除去工程ではフィルム部材と共にレジスト層が除去される
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - フィルム部材貼り付け工程と除去工程との間に行なわれる、半導体基板の裏面を研磨する裏面研磨工程をさらに備え、
前記フィルム部材は、裏面研磨工程において半導体基板の表面を保護するための保護テープである
ことを特徴とする請求項1または2に記載の半導体装置の製造方法。 - フィルム部材貼り付け工程において、上面にレジスト層が予め一体に形成されたフィルム部材が使用されることにより、フィルム部材貼り付け工程とレジスト層形成工程とが同時に行なわれる
ことを特徴とする請求項2または3に記載の半導体装置の製造方法。 - 前記半導体装置は、同一半導体基板にIGBT素子領域とダイオード素子領域が混在している半導体装置であり、
前記所定範囲は、ダイオード素子領域である
ことを特徴とする請求項1ないし4の何れかに記載の半導体装置の製造方法。 - 前記荷電粒子は、ヘリウムイオンである
ことを特徴とする請求項1ないし5の何れかに記載の半導体装置の製造方法。
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