JP7095303B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、１つの半導体基板にＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）とＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）とが設けられた逆導通型ＩＧＢＴ（ＲＣ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ）‐ＩＧＢＴ）が知られている（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 国際公開第２０１６／０９８１９９号公報
ＲＣ‐ＩＧＢＴのＦＷＤ領域において逆回復電流が流れる場合に、ＦＷＤ領域が破壊されないことが望ましい。
本発明の第１の態様においては、１つの半導体基板に複数のトランジスタ領域と複数のダイオード領域とを有する半導体装置を提供する。半導体装置は、複数のトランジスタ領域および複数のダイオード領域と、パッド用ウェル領域と、カソード領域とを備えてよい。複数のトランジスタ領域および複数のダイオード領域は、活性領域の一の端辺から他の端辺まで各々延伸してよい。他の端辺は、一の端辺に対向してよい。活性領域は、ゲートランナー領域の内側に位置してよい。ゲートランナー領域は、半導体基板の上面視において四辺を有する矩形環状であってよい。パッド用ウェル領域は、半導体基板の上面側において、矩形環状のゲートランナー領域に接し且つゲートランナー領域の内側に設けられてよい。パッド用ウェル領域は、第１導電型であってよい。コレクタ領域およびカソード領域は、半導体基板の下面側に各々設けられてよい。コレクタ領域は、少なくとも複数のトランジスタ領域の各々に設けられてよい。コレクタ領域は、第１導電型であってよい。カソード領域は、複数のダイオード領域の各々に設けられてよい。カソード領域は、第２導電型であってよい。配列方向におけるパッド用ウェル領域の端部は、複数のトランジスタ領域および複数のダイオード領域の延伸方向に延伸してよい。複数のトランジスタ領域および複数のダイオード領域の配列方向は、複数のトランジスタ領域および複数のダイオード領域の延伸方向と直交する方向であってよい。パッド用ウェル領域の端部の下方には、コレクタ領域が位置してよい。
パッド用ウェル領域は、延伸方向に延伸する複数の端部を有してよい。パッド用ウェル領域の複数の端部の各々は、複数のトランジスタ領域のうち１つのトランジスタ領域に接してよい。パッド用ウェル領域の複数の端部の下方には、それぞれコレクタ領域が位置してよい。
パッド用ウェル領域は、二つのトランジスタ領域と一つのダイオード領域とに接してよい。一つのダイオード領域は、二つのトランジスタ領域の間に位置してよい。パッド用ウェル領域の複数の端部のうち第１の端部は、二つのトランジスタ領域のうち第１のトランジスタ領域に接してよい。パッド用ウェル領域の複数の端部のうち第２の端部は、二つのトランジスタ領域のうち第２のトランジスタ領域に接してよい。第２のトランジスタ領域は、第１のトランジスタ領域とは異なる位置に設けられてよい。
半導体装置は、パッド用ウェル領域に接しない１つのダイオード領域を含んでよい。パッド用ウェル領域に接しない１つのダイオード領域は、パッド用ウェル領域に接する１つのトランジスタ領域に対して、配列方向においてパッド用ウェル領域とは反対側に設けられてよい。カソード領域の端部の一部は、後退端部を有してよい。カソード領域の端部の一部は、パッド用ウェル領域に接しない１つのダイオード領域のカソード領域であって、配列方向においてパッド用ウェル領域の端部と対向し且つ延伸方向に延伸するカソード領域の端部であってよい。後退端部は、パッド用ウェル領域に接するトランジスタ領域とパッド用ウェル領域に接しないダイオード領域との境界に対してパッド用ウェル領域の端部とは反対側に位置し、且つ、配列方向においてパッド用ウェル領域からパッド用ウェル領域に接しないダイオード領域に向かう方向に後退してよい。
カソード領域の端部における後退端部は、パッド用ウェル領域の端部から半導体基板の厚さ以上離間してよい。
カソード領域の端部における後退端部は、境界から９０μｍ以上離間してよい。
半導体基板は、ライフタイムキラー領域を含んでよい。ライフタイムキラー領域は、コレクタ領域およびカソード領域と半導体基板の上面との間において、カソード領域の後退端部の上方に設けられてよい。
パッド用ウェル領域は、活性領域の一の端辺に接し、かつ、一の端辺の配列方向における中央近傍に設けられてよい。
矩形環状のゲートランナー領域は、ゲートランナー用ウェル領域を含んでよい。ゲートランナー用ウェル領域は、半導体基板の上面側に設けられてよい。ゲートランナー用ウェル領域は、第１導電型であってよい。半導体基板は、ライフタイムキラー領域を含んでよい。ライフタイムキラー領域は、半導体基板の上面視において、活性領域から延伸方向においてゲートランナー用ウェル領域の予め定められた位置まで設けられてよい。
複数のダイオード領域のうち少なくとも１つのダイオード領域は、複数のコンタクト部を有してよい。複数のコンタクト部は、活性領域における半導体基板の上面上において、延伸方向に各々延伸し且つ配列方向において互いに離間して設けられてよい。矩形環状のゲートランナー領域は、ゲートランナー用ウェル領域を含んでよい。ゲートランナー用ウェル領域は、半導体基板の上面側に設けられてよい。ゲートランナー用ウェル領域は、第１導電型であってよい。ゲートランナー用ウェル領域は、延伸方向において少なくとも１つのダイオード領域に接してよい。延伸方向において互いに対向するゲートランナー用ウェル領域の活性領域に接する端部と少なくとも１つのダイオード領域のカソード領域の端部とを半導体基板の上面に仮想的に投影した場合に、第１距離は、ゲートランナー用ウェル領域の深さより大きく、且つ、半導体基板の厚さよりも小さくてよい。第１距離は、ゲートランナー用ウェル領域の端部とカソード領域の端部との最短距離であってよい。ゲートランナー用ウェル領域の深さは、半導体基板の上面からゲートランナー用ウェル領域の底部までの深さであってよい。半導体基板の厚さは、半導体基板の上面から下面までの厚さであってよい。
延伸方向において互いに対向するゲートランナー用ウェル領域の端部と複数のコンタクト部の少なくとも１つのコンタクト部の端部とを半導体基板の上面に仮想的に投影した場合に、第１距離は第２距離よりも大きくてよい。第２距離は、ゲートランナー用ウェル領域の端部と少なくとも１つのコンタクト部の端部との最短距離であってよい。
半導体基板の上面視において、パッド用ウェル領域の配列方向における活性領域の両端には、各々トランジスタ領域が位置してよい。パッド用ウェル領域は、活性領域の角部に接してよい。
複数のダイオード領域は、他のダイオード領域を含んでよい。他のダイオード領域は、延伸方向においてパッド用ウェル領域から他の端辺に向かって延伸してよい。半導体基板の上面視において、延伸方向においてパッド用ウェル領域に対向する他のダイオード領域におけるカソード領域の端部は、パッド用ウェル領域から離間していてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態における半導体装置２００の上面図である。 半導体装置２００においてコレクタ領域２２およびカソード領域８２が設けられる範囲を示す図である。 半導体装置２００においてライフタイムキラー領域２６およびカソード領域８２が設けられる範囲を示す図である。 図３のＡ‐Ａ断面図である。 図３のＢ‐Ｂ断面図である。 図３のＣ‐Ｃ断面図である。 比較例における半導体装置８００の上面図である。 図７のＤ‐Ｄ断面図である。 （ａ）および（ｂ）は、第２実施形態における半導体装置３００を示す図である。 （ａ）および（ｂ）は、第２実施形態の第１変形例における半導体装置４００を示す図である。 （ａ）および（ｂ）は、第２実施形態の第２変形例における半導体装置５００の上面図である。 （ａ）および（ｂ）は、第２実施形態の第３変形例における半導体装置６００の上面図である。 第３実施形態の半導体装置７００において、コレクタ領域２２およびカソード領域８２が設けられる範囲を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、領域、層またはその他の部材の２つの主要な面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置を配線基板等に取り付けるときの取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書においては、Ｘ軸、Ｙ軸およびＺ軸は右手系を構成する。本明細書では、半導体基板の上面または下面と平行な面をＸ‐Ｙ面とし、半導体基板の上面または下面と垂直である半導体基板の深さ方向をＺ軸とする。
本明細書においては、第１導電型はＰ型であり、第２導電型はＮ型であるが、第１導電型がＮ型、第２導電型がＰ型であってもよい。この場合、各実施形態における基板、層、領域等の導電型は、それぞれ逆の導電型となる。また、本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。
本明細書においてドーピング濃度とは、ドナー化またはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差をネットドーピング濃度または単にドーピング濃度と称する場合がある。また、ドーピング濃度分布のピーク値を、ドーピング濃度と称する場合がある。
図１は、第１実施形態における半導体装置２００の上面図である。つまり、図１は、半導体装置２００における半導体基板１０の上面側をＺ軸と平行に見た図である。ただし、図１においては、各領域の配置関係の理解を容易にするべく、エミッタ電極、ゲート金属層およびパッシベーション膜等の部材を省略している。なお、本明細書においては、半導体基板１０を単にチップと称する場合がある。
半導体装置２００は、半導体基板１０を有する。半導体基板１０は、矩形形状を有してよい。矩形形状の一辺は、数ｍｍから十数ｍｍ程度であってよい。例えば、半導体基板１０は、１０ｍｍ×１０ｍｍの正方形形状である。半導体基板１０は、シリコン（Ｓｉ）基板であってよく、炭化シリコン（ＳｉＣ）基板であってよく、窒化ガリウム（ＧａＮ）等の窒化物半導体基板等であってもよい。本実施形態における半導体基板１０はシリコン基板である。シリコン基板を用いる場合に、Ｎ型ドーパントはリン（Ｐ）およびヒ素（Ａｓ）の一種類以上の元素であってよく、Ｐ型ドーパントはホウ素（Ｂ）およびアルミニウム（Ａｌ）の一種類以上の元素であってよい。
半導体装置２００は、活性領域１００、パッド領域１１０、ゲートランナー領域１３０およびエッジ終端領域１４０を備える。活性領域１００は、半導体装置２００に設けられたトランジスタ（例えば、ＩＧＢＴ）をオン状態にした場合に半導体基板１０の上面と下面との間で電流が流れる複数のトランジスタ領域と、半導体基板１０の上面と下面との間で前記トランジスタとは逆方向に電流が流れる複数のダイオード領域とを含んでよい。なお、活性領域１００は、上面視においてエミッタ電極が設けられた領域であるとしてもよい。本実施形態の活性領域１００は、上面視においてゲートランナー領域１３０により囲まれ、ゲートランナー領域１３０の内側に設けられた領域のうち、パッド領域１１０を除く領域である。
本実施形態の半導体装置２００は、ＲＣ‐ＩＧＢＴである。本実施形態の半導体装置２００は、１つの半導体基板１０の活性領域１００にＩＧＢＴ領域７０とＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）領域８０とを有する。ＩＧＢＴ領域７０はトランジスタ領域の一例であり、ＦＷＤ領域８０はダイオード領域の一例である。本実施形態において、ＩＧＢＴ領域７０とＦＷＤ領域８０とは、Ｘ軸方向において交互に配置される。本実施形態において、ＩＧＢＴ領域７０とＦＷＤ領域８０との配列方向は、Ｘ軸方向と平行である。また、上面視において、活性領域１００のＸ軸方向の両端には、ＩＧＢＴ領域７０が設けられる。
本実施形態においては、説明の便宜上、最もＸ軸正方向側に位置するＩＧＢＴ領域７０をＩＧＢＴ領域７０‐１とする。ＩＧＢＴ領域７０‐１からＸ軸負方向に進むに従い、ＩＧＢＴ領域７０‐２、７０‐３および７０‐４とする。同様に、説明の便宜上、最もＸ軸正方向側に位置するＦＷＤ領域８０をＦＷＤ領域８０‐１とし、ＦＷＤ領域８０‐１からＸ軸負方向に進むに従い、ＦＷＤ領域８０‐２および８０‐３とする。ただし、本実施形態におけるＩＧＢＴ領域７０およびＦＷＤ領域８０の数は、一例である。ＩＧＢＴ領域７０およびＦＷＤ領域８０の数は、本実施形態に示す数より少なくてよく、多くてもよい。ＩＧＢＴ領域７０のＸ軸方向の長さは、５００μｍ以上１５００μｍ以下であってよい。これに対して、ＦＷＤ領域８０のＸ軸方向の長さは、１００μｍ以上６００μｍ以下であってよい。
活性領域１００は四つの端辺１０２、１０４、１０６および１０８を有する。本実施形態において、端辺１０２はＹ軸方向において端辺１０４に対向し、端辺１０６はＸ軸方向において端辺１０８に対向する。ＩＧＢＴ領域７０およびＦＷＤ領域８０は、Ｙ軸方向に延伸してよい。ＩＧＢＴ領域７０およびＦＷＤ領域８０の各々は、活性領域１００のＹ軸正方向の端辺１０２からＹ軸負方向の端辺１０４まで各々延伸する。本実施形態において、ＩＧＢＴ領域７０およびＦＷＤ領域８０の延伸方向は、Ｙ軸方向に平行である。本実施形態において、延伸方向（Ｙ軸方向）と配列方向（Ｘ軸方向）とは直交する。
本実施形態のパッド領域１１０は、活性領域１００の一部を切り欠いた領域である。本実施形態のパッド領域１１０は、活性領域１００に含まれない。本実施形態のパッド領域１１０は、Ｐ＋型のパッド用ウェル領域１１２と、ポリシリコン層１２０と、ゲートパッド１１６およびゲート抵抗測定パッド１１８とを含む。ゲートパッド１１６およびゲート抵抗測定パッド１１８は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン‐銅（Ｃｕ）合金で形成された金属層であってよい。
パッド用ウェル領域１１２は、ポリシリコン層１２０、ゲートパッド１１６およびゲート抵抗測定パッド１１８よりも広い範囲に設けられてよい。本実施形態のパッド用ウェル領域１１２は、上方にゲートパッド１１６が設けられるパッド用ウェル領域１１２‐１と、上方にゲート抵抗測定パッド１１８が設けられるパッド用ウェル領域１１２‐２とを含む。パッド用ウェル領域１１２‐１および１１２‐２は各々、Ｙ軸方向に比べてＸ軸方向に長い矩形形状を有する。それゆえ、本実施形態のパッド用ウェル領域１１２‐１および１１２‐２は、上面視においてＹ軸負方向に突出する凸形状となる。
パッド用ウェル領域１１２は、半導体基板１０の上面側に設けられてよい。本実施形態のパッド用ウェル領域１１２は、半導体基板１０の上面から所定の深さ位置まで設けられる。パッド用ウェル領域１１２の底部は、後述するトレンチ部より深くてよい。本実施形態のパッド用ウェル領域１１２は、ゲートランナー領域１３０に接し且つゲートランナー領域１３０の内側に設けられる。
パッド用ウェル領域１１２‐１のＸ軸方向の長さは、１０００μｍ以上１８００μｍ以下であってよい。パッド用ウェル領域１１２‐２は、パッド用ウェル領域１１２‐１のＸ軸方向の範囲内に位置してよい。また、パッド用ウェル領域１１２‐１および１１２‐２を合せたパッド用ウェル領域１１２のＹ軸方向の長さは、９００μｍ以上１５００μｍ以下であってよい。本実施形態において、パッド用ウェル領域１１２‐１および１１２‐２はＹ軸方向において互いに接する。また、パッド用ウェル領域１１２‐１は、パッド用ウェル領域１１２‐２とゲートランナー領域１３０との間に設けられる。
パッド用ウェル領域１１２は、活性領域１００の一の端辺１０２に接してよい。さらに、パッド用ウェル領域１１２は、端辺１０２のＸ軸方向における中央近傍に設けられてよい。これにより、ゲートパッド１１６およびゲート抵抗測定パッド１１８も、ゲートランナー領域１３０の一辺の中央近傍に設けることができる。それゆえ、ゲートパッド１１６等を活性領域１００の四隅に配置する場合と比較して、ゲート用のワイヤーをゲートパッド１１６に設置するときの設置要件が緩和され得る。これにより、半導体装置２００をより多くの種類の半導体パッケージに適用することが可能となり、半導体装置２００を汎用性の高いものとすることができる。
パッド用ウェル領域１１２は、パッド用ウェル領域１１２の上方に各々設けられるポリシリコン層１２０、ゲートパッド１１６およびゲート抵抗測定パッド１１８が、ＩＧＢＴ領域７０およびＦＷＤ領域８０中のベース領域およびドリフト領域へ影響を及ぼすことを低減する機能を有してよい。パッド用ウェル領域１１２とポリシリコン層１２０とは、間に設けられた絶縁膜により電気的に絶縁されてよい。
本実施形態のポリシリコン層１２０は、ゲートパッド１１６の下方に位置する第１領域１２２と、ゲート抵抗測定パッド１１８の下方に位置する第３領域１２６と、第１領域１２２と第３領域１２６とをブリッジ状に接続する第２領域１２４とを含む。ポリシリコン層１２０上には層間絶縁膜が設けられてよい。ゲートパッド１１６と第１領域１２２とは、層間絶縁膜の開口部を介して電気的に接続してよい。ゲート抵抗測定パッド１１８と第３領域１２６とは、層間絶縁膜の他の開口部を介して電気的に接続してよい。第２領域１２４は全体が層間絶縁膜で覆われてよい。
ポリシリコン層１２０の第２領域１２４は、電気回路において、ゲート抵抗測定パッド１１８とＩＧＢＴ領域７０のゲート導電部との間に位置する。第２領域１２４は、ＩＧＢＴ領域７０に対する付加的なゲート抵抗（Ｒｇ）であると見なしてよい。
ＩＧＢＴは複数のチップを並列接続で使用する場合がある。複数のチップを並列接続で使用した場合、各チップのゲート電極も並列接続される。このとき、チップのゲート電極間で電流のやり取りが発生することにより、ゲート電圧の発振が発生し、チップ破壊に至るという問題があった。そこで各ＩＧＢＴチップに付加的なゲート抵抗（Ｒｇ）を内蔵することで、並列接続時のゲート電極間での電流のやり取りを抑制し、ゲート電圧の発振を起こりにくくする効果が期待される。なお、ゲート電極は、ゲート導電部または後述するゲートランナー部１３４と等価であると見なしてよい。
ゲートパッド１１６およびゲート抵抗測定パッド１１８は、付加的なゲート抵抗（Ｒｇ）を測定するために用いられてよい。例えば、ゲートパッド１１６とゲート抵抗測定パッド１１８にそれぞれ電流測定用および電圧測定用の試験ピンを接触させて、ゲートパッド１１６とゲート抵抗測定パッド１１８との間に、ある一定の電流を流したときの電圧降下を測定することで付加的なゲート抵抗（Ｒｇ）を測定する。
本実施形態においては、第２領域１２４のＸ軸方向の幅により、Ｒｇの値が予め定められている。第２領域１２４のＸ軸方向の幅が大きいほどＲｇの値は小さくなってよく、第２領域１２４のＸ軸方向の幅が小さいほどＲｇの値は大きくなってよい。
ゲートパッド１１６は、ゲートランナー領域１３０のゲートランナー部１３４に電気的に接続してよい。ゲート信号は、ゲート用のワイヤーを介して半導体装置２００の外部からゲートパッド１１６へ供給されてよい。ゲートパッド１１６は、ゲート金属層を介して、ゲートランナー部１３４と電気的に接続してよい。ゲートパッド１１６は、ゲート金属層と同一工程で形成された金属層であってもよい。
ゲートランナー領域１３０は、上面視において、四辺を有する矩形環状の領域であってよい。本実施形態のゲートランナー領域１３０は、直線形状である四辺と、曲率を有する四つの角部とを有する。ゲートランナー領域１３０は、活性領域１００とエッジ終端領域１４０との間に設けられてよい。ゲートランナー領域１３０は、Ｐ＋型のウェル領域であるゲートランナー用ウェル領域１３２と、導電性のゲートランナー部１３４とを含んでよい。
ゲートランナー用ウェル領域１３２は、ゲートランナー部１３４よりも広い幅を有してよい。ゲートランナー部１３４は、ゲートランナー用ウェル領域１３２上において、ゲートランナー用ウェル領域１３２の幅内に設けられてよい。ゲートランナー部１３４は、ゲートパッド１１６を介して外部から供給されるゲート信号を、ＩＧＢＴ領域７０のゲート導電部に伝達してよい。ゲートランナー部１３４は、端辺１０２および端辺１０４に接する各辺において、ＩＧＢＴ領域７０のゲート導電部と電気的に接続してよい。ゲートランナー部１３４は、ゲート金属層とポリシリコン層との積層構造を有してよい。ただし、図１においては、理解を容易にすることを目的としてゲート金属層を省略し、ゲートランナー部１３４におけるポリシリコン層の外形を示す。
ゲートランナー部１３４のゲート金属層は、ゲートパッド１１６およびゲート抵抗測定パッド１１８と同じ材料で形成された金属層であってよい。ゲートランナー部１３４において、ゲート金属層はポリシリコン層上に設けられてよい。ゲートランナー部１３４のゲート金属層は、所定のコンタクト部（例えば、層間絶縁膜の開口部）を介してポリシリコン層に接続してよい。
ゲートランナー部１３４のポリシリコン層は、リン等の不純物がドーピングされたポリシリコン層であってよい。ゲートランナー部１３４のポリシリコン層と半導体基板１０の上面との間には、絶縁膜が設けられてよい。ゲートランナー部１３４は、ゲートトレンチ部と接続する部分以外の部分においては、当該絶縁膜により半導体基板１０から電気的に分離されてよい。
本実施形態のゲートランナー領域１３０は、活性領域１００を横断せず、活性領域１００の周囲を囲むだけである。それゆえ、活性領域１００を横断する場合に比べて、活性領域１００とゲートランナー用ウェル領域１３２とが接する長さを低減することができる。このことは、後述するようにＦＷＤ領域８０の逆回復破壊を低減することに寄与し得る。
エッジ終端領域１４０は、上面視において、活性領域１００と半導体基板１０の外周端との間に設けられてよい。エッジ終端領域１４０は、半導体基板１０の上面において活性領域１００およびゲートランナー領域１３０を囲むように配置されてよい。本実施形態のエッジ終端領域１４０は、半導体基板１０の外周端に沿って矩形環状に配置される。エッジ終端領域１４０は、半導体基板１０の上面側の電界集中を緩和する機能を有してよい。エッジ終端領域１４０は、例えばガードリング、フィールドプレートおよびリサーフのいずれか、または、これらの２つ以上を組み合わせた構造を有する。
図２は、半導体装置２００においてコレクタ領域２２およびカソード領域８２が設けられる範囲を示す図である。なお、ゲートランナー領域１３０においては、ゲートランナー部１３４を省略し、ゲートランナー用ウェル領域１３２を示す。
本実施形態のＩＧＢＴ領域７０は、半導体基板１０の下面側に設けられたＰ＋型のコレクタ領域２２を有する。下面側とは、例えば、半導体基板１０の半分よりも下側を意味する。活性領域１００内においてコレクタ領域２２が設けられる範囲に、ハッチングを付す。ただし、コレクタ領域２２は、活性領域１００外における半導体基板１０の下面全体にも設けられてよい。
本実施形態のＩＧＢＴ領域７０は、活性領域１００内に位置し、且つ、ＭＯＳゲート構造等のトランジスタを含む領域である。また、ＩＧＢＴ領域７０は、半導体基板１０の下面側にコレクタ領域２２が設けられた領域である。ＩＧＢＴ領域７０には、半導体基板１０の上面にＮ＋型のエミッタ領域およびＰ＋型のコンタクト領域を含む単位構造が周期的に設けられてよい。例えば、ＩＧＢＴ領域７０において、エミッタ領域およびコンタクト領域はＹ軸方向において交互に設けられる。
本実施形態において、ＩＧＢＴ領域７０は、半導体基板１０の上面側において、ＭＯＳゲート構造等のトランジスタが周期的に繰り返される領域としてよい。また、ＩＧＢＴ領域７０は、ＩＧＢＴ領域７０とＦＷＤ領域８０とがＸ軸方向において交互に配置される構造において、半導体基板１０の下面側にコレクタ領域２２が設けられた領域としてもよい。
本実施形態のＦＷＤ領域８０は、半導体基板１０の下面側に設けられたＮ＋型のカソード領域８２を有する。活性領域１００内においてカソード領域８２が設けられる範囲にコレクタ領域２２とは異なるハッチングを付す。図２においては、ＩＧＢＴ領域７０とＦＷＤ領域８０との境界７２であって、カソード領域８２の範囲を示すハッチングと重ならない境界を破線により示す。なお、ＦＷＤ領域８０の範囲内において、カソード領域８２の範囲外に位置する下面側の領域には、ＩＧＢＴ領域７０と同様にコレクタ領域２２が設けられる。
本実施形態のＦＷＤ領域８０は、活性領域１００内に位置し、且つ、還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む領域である。また、ＦＷＤ領域８０は、半導体基板１０の下面側にＮ＋型のカソード領域８２が設けられた領域である。但し、カソード領域８２のＹ軸方向の端部８４は、ゲートランナー領域１３０の近傍では、Ｙ軸方向において活性領域１００の内側に位置してよい。本実施形態において、カソード領域８２のＹ軸方向の端部８４‐ｂおよび８４‐ｅは、ゲートランナー領域１３０の近傍では、Ｙ軸方向に後退する。
端部８４‐ｂおよび８４‐ｅの各々は、ゲートランナー用ウェル領域１３２の深さ以上、好ましくは半導体基板１０の厚さ以上ゲートランナー領域１３０から後退してよい。例えば、端部８４‐ｂおよび８４‐ｅの各々は、端辺１０２および１０４から１００μｍ程度後退する。なお、上述のように、ＦＷＤ領域８０においてカソード領域８２が後退した領域には、コレクタ領域２２が設けられる。
ただし、本実施形態において、カソード領域８２が後退した領域の上方にＭＯＳゲート構造等のトランジスタは設けられない。それゆえ、本明細書においては、カソード領域８２のＹ軸方向の端部８４‐ｂおよび８４‐ｅが活性領域１００の内側に位置する場合であっても、活性領域１００のＹ軸方向の長さ全体はＦＷＤ領域８０であると見なす。即ち、本明細書において、ＦＷＤ領域８０は、端辺１０２から端辺１０４まで連続するものとする。
また、カソード領域のＸ軸方向の端部８４は、ＩＧＢＴ領域７０とＦＷＤ領域８０との境界７２から部分的に後退してもよい。本実施形態において、カソード領域８２のＸ軸方向の一部の端部８４である端部８４‐ａは、ＩＧＢＴ領域７０とＦＷＤ領域８０との境界７２よりもＦＷＤ領域８０側に位置する。なお、端部８４‐ａは、後退端部の一例である。本実施形態において、端部８４‐ａは、境界７２から長さＬｄだけＦＷＤ領域８０の内側へ後退している。端部８４‐ａの後退により形成されるＹ軸方向の端部８４を端部８４‐ｂ１とし、残りの端部８４‐ｂを端部８４‐ｂ２とする。本実施形態において、端部８４‐ａ、８４‐ｂ１および８４‐ｂ２は、パッド領域１１０の左右に位置するＦＷＤ領域８０‐１および８０‐３に設けられる。ＦＷＤ領域８０‐１および８０‐３において、後退している端部８４‐ａのＹ軸方向長さは、後退していない端部８４‐ｃのＹ軸方向長さよりも小さくてよい。
本実施形態において、ＦＷＤ領域８０は、半導体基板１０の上面側において、還流ダイオード等のダイオードが設けられる領域としてよい。また、ＦＷＤ領域８０は、ＩＧＢＴ領域７０とＦＷＤ領域８０とがＸ軸方向において交互に配置される構造において、半導体基板１０の下面側にカソード領域８２が設けられた領域としてもよい。
なお、ＩＧＢＴ領域７０とＦＷＤ領域８０との間に、互いの干渉を防止するための境界領域が設けられてもよい。例えば、境界領域は、ＩＧＢＴ領域７０のデバイス構造とも、ＦＷＤ領域８０の還流ダイオード等のダイオードのデバイス構造とも異なるデバイス構造を有する。境界領域のＸ軸方向の長さは、１０μｍ以上１００μｍ以下であってよく、５０μｍ以上１００μｍ以下であってもよい。また、境界領域は、複数のメサ部を有してよい。より好ましくは、境界領域は、４個以上１０個以下のメサ部を有してよい。１個のメサ部のＸ軸方向の幅は、約１０μｍであってよい。
パッド用ウェル領域１１２は、Ｘ軸方向の端に位置し且つＹ軸方向に延伸する複数の端部１１３を有してよい。本実施形態において、パッド用ウェル領域１１２‐１は、端部１１３‐１および１１３‐２を有する。また、パッド用ウェル領域１１２‐２は、端部１１３‐３および１１３‐４を有する。
パッド用ウェル領域１１２は、二つのＩＧＢＴ領域７０と当該二つのＩＧＢＴ領域７０の間に位置する一つのＦＷＤ領域８０とに接してよい。本実施形態のパッド用ウェル領域１１２は、ＩＧＢＴ領域７０‐２および７０‐３と、ＦＷＤ領域８０‐２とに接する。本実施形態において、端部１１３‐１および１１３‐３は、ＩＧＢＴ領域７０‐３に接する。同様に、端部１１３‐２および１１３‐４は、ＩＧＢＴ領域７０‐２に接する。
なお、端部１１３‐１はパッド用ウェル領域１１２の第１の端部の一例であり、ＩＧＢＴ領域７０‐３は第１のトランジスタ領域の一例である。同様に、端部１１３‐２はパッド用ウェル領域１１２の第２の端部の一例であり、ＩＧＢＴ領域７０‐２は第１のトランジスタ領域とは異なる位置に設けられた第２のトランジスタ領域の一例である。パッド用ウェル領域１１２‐１はパッド用ウェル領域１１２‐２よりも広い幅を有するので、端部１１３‐１および１１３‐２は端部１１３‐３および１１３‐４に比べてＸ軸方向において突出する。
パッド用ウェル領域１１２のＸ軸方向の端部１１３は、ＩＧＢＴ領域７０に接してよい。ＩＧＢＴ領域７０の下面側にはコレクタ領域２２が設けられるので、パッド用ウェル領域１１２の端部１１３‐１、１１３‐２、１１３‐３および１１３‐４の下方には、コレクタ領域２２が位置してよい。
本実施形態において、ＦＷＤ領域８０‐１および８０‐３は、パッド用ウェル領域１１２に接しない。ＦＷＤ領域８０‐１および８０‐３は、パッド用ウェル領域１１２に接するＩＧＢＴ領域７０‐２および７０‐３に対して、Ｘ軸方向においてパッド用ウェル領域１１２とは反対側に設けられる。各端部８４‐ａは、Ｘ軸方向においてパッド用ウェル領域１１２の端部１１３と対向し且つＹ軸方向に延伸する。端部８４‐ａは、ＩＧＢＴ領域７０とＦＷＤ領域８０との境界７２に対してパッド用ウェル領域１１２の端部１１３とは反対側に位置する。
本実施形態のカソード領域８２は、Ｙ軸方向の一対の端部８４（端部８４‐ｂ１および８４‐ｂ２と、端部８４‐ｅとの組）と、Ｘ軸方向の一対の端部８４（端部８４‐ｃと、端部８４‐ｄとの組）とを含む。ただし、Ｙ軸方向においてパッド領域１１０に接するＦＷＤ領域８０‐２のカソード領域８２は、Ｘ軸方向の一対の端部８４‐ｃ１および８４‐ｃ２を含む。本実施形態において、ＦＷＤ領域８０‐１のカソード領域８２の端部８４‐ｂ１と、ＦＷＤ領域８０‐３のカソード領域８２の端部８４‐ｂ１とは、同じＹ軸方向の位置に設けられる。また、ＦＷＤ領域８０‐１のカソード領域８２の端部８４‐ｂ２と、ＦＷＤ領域８０‐２のカソード領域８２の端部８４‐ｂ２と、ＦＷＤ領域８０‐３のカソード領域８２の端部８４‐ｂ２とも、同じＹ軸方向の位置に設けられる。同様に、ＦＷＤ領域８０‐１、８０‐２および８０‐３におけるカソード領域８２の各端部８４‐ｅは、同じＹ軸方向の位置に設けられる。
当該チップの対向アームに設けられたもう一つのチップにおけるＲＣ－ＩＧＢＴのＩＧＢＴ領域７０のゲート導電部にオン電圧が印加されている（即ち、対向アームのＩＧＢＴ領域７０がオン状態である）間は、当該チップのＦＷＤ領域８０に電流は流れない。しかし、もう一つのチップにおけるＲＣ－ＩＧＢＴのＩＧＢＴ領域７０がオフ状態である間は、当該チップのＦＷＤ領域８０に電流が流れてよい。例えば、当該チップのＦＷＤ領域８０にはエミッタ電極からコレクタ電極へ還流電流が流れる。その後、コレクタ電極からエミッタ電極へ逆回復電流が流れる（即ち、還流電流の流れる向きは逆になる）。さらにその後、還流電流はゼロに漸近するよう減少する。
パッド用ウェル領域１１２の近傍には、ＦＷＤ領域８０の還流電流に起因して、キャリア（本例では正孔）が蓄積され得る。パッド用ウェル領域１１２近傍に蓄積された正孔は、逆回復電流が流れるときに、パッド用ウェル領域１１２からＦＷＤ領域８０へ流れる。これにより、パッド用ウェル領域１１２の近傍に位置するＦＷＤ領域８０には、正孔が特に集中し、電界集中が生じやすい。それゆえ、逆回復時にパッド用ウェル領域１１２の近傍のＦＷＤ領域８０が破壊される逆回復破壊が生じる恐れがある。
そこで、本実施形態においては、上述の様にパッド用ウェル領域１１２の端部１１３の下方にはコレクタ領域２２を設ける。つまり、パッド用ウェル領域１１２とＦＷＤ領域とを少なくともＩＧＢＴ領域７０のＸ軸方向の幅の分だけ離間させる。これにより、パッド用ウェル領域１１２の端部１１３とＦＷＤ領域８０とが接する場合に比べて、ＦＷＤ領域８０における電界集中を低減し、ＦＷＤ領域８０において逆回復破壊が生じるリスクを低減することができる。
さらに、本実施形態においては、カソード領域８２をパッド用ウェル領域１１２からＩＧＢＴ領域７０のＸ軸方向の幅以上離間させる。本実施形態において、ＦＷＤ領域８０‐１におけるカソード領域８２の端部８４‐ａは、Ｘ軸方向において境界７２よりもＦＷＤ領域８０‐１側に長さＬｄだけ後退している。同様に、ＦＷＤ領域８０‐３におけるカソード領域８２の端部８４‐ａも、Ｘ軸方向において境界７２よりもＦＷＤ領域８０‐３側に長さＬｄだけ後退している。これにより、端部８４‐ａを端部８４‐ｃと同じＸ軸方向の位置に設ける場合に比べて、ＦＷＤ領域８０のパッド領域１１０側の端部８４における電界集中をさらに低減し、ＦＷＤ領域８０において逆回復破壊が生じるリスクをさらに低減することができる。
端部８４‐ａは、パッド用ウェル領域１１２の端部１１３から半導体基板１０の厚さ以上離間してよい。端部８４‐ａと端部１１３‐１とが、半導体基板１０の厚さ以上離間してよい。同様に、端部８４‐ａと端部１１３‐３とが、半導体基板１０の厚さ以上離間してもよい。端部８４‐ａと端部１１３‐２との離間距離、および、端部８４‐ａと端部１１３‐４との離間距離も、半導体基板１０の厚さ以上であってよい。端部８４‐ａは、後退していない端部８４‐ｃと同じＸ軸方向の位置に存在する境界７２から９０μｍ以上１１０μｍ以下離間してもよい。例えば、端部８４‐ａは、境界７２から１００μｍ離間する。このように端部８４‐ａを後退させることにより、ＦＷＤ領域８０において逆回復破壊が生じるリスクをさらに低減しつつ、カソード領域８２の過剰な面積減少を抑制することができる。
図３は、半導体装置２００においてライフタイムキラー領域２６およびカソード領域８２が設けられる範囲を示す図である。図３においては、ライフタイムキラー領域２６にハッチングを付し、カソード領域８２の範囲を破線で示す。なお、理解を容易にするために、ゲートパッド１１６等を一部省略するが、カソード領域８２はゲートパッド１１６等よりも下方に設けられる。半導体基板１０は、コレクタ領域２２およびカソード領域８２と半導体基板１０の上面との間にライフタイムキラー領域２６を含んでよい。ライフタイムキラー領域２６は、半導体基板１０の上面と下面との中心位置よりも上面側に設けられてよい。
ライフタイムキラー領域２６は、ヘリウム（Ｈｅ）等の不純物を導入することにより半導体基板１０の内部に形成された点欠陥（空孔、複空孔およびダングリングボンド等）を有してよい。また、ライフタイムキラー領域２６は、点欠陥を形成するために導入された不純物そのものを有してよい。ライフタイムキラー領域２６は、半導体基板１０において点欠陥および不純物の少なくともいずれかによって形成された、キャリアの再結合中心を有してよい。
ライフタイムキラー領域２６は、ＦＷＤ領域８０に対応して設けられてよい。本実施形態のライフタイムキラー領域２６は、上面視において少なくともＦＷＤ領域８０の全体に設けられる。それゆえ、ライフタイムキラー領域２６は、カソード領域８２の端部８４‐ａの上方にも設けられる。ライフタイムキラー領域２６を設けることにより、逆回復時においてＦＷＤ領域８０に到達する正孔の数を低減することができる。これにより、ＦＷＤ領域８０の逆回復破壊をさらに低減することができる。
半導体基板１０は、上面視において、端辺１０２および１０４からゲートランナー用ウェル領域１３２の予め定められた位置までライフタイムキラー領域２６を含んでよい。本実施形態のライフタイムキラー領域２６は、上面視において、ＦＷＤ領域８０に加えて、ＦＷＤ領域８０に接するゲートランナー用ウェル領域１３２のＹ軸方向の端部を超えて、ゲートランナー用ウェル領域１３２のＹ軸方向の中心まで設けられる。これにより、逆回復時においてゲートランナー用ウェル領域１３２からＦＷＤ領域８０に到達する正孔の数をさらに低減することができる。
また、本実施形態のライフタイムキラー領域２６は、上面視において、ＦＷＤ領域８０‐２に加えて、ＦＷＤ領域８０‐２に接するパッド用ウェル領域１１２‐２のＹ軸方向の端部から、パッド用ウェル領域１１２‐１まで設けられる。これにより、逆回復時においてパッド用ウェル領域１１２からＦＷＤ領域８０‐２に到達する正孔の数をさらに低減することができる。
他の実施形態においては、ゲートランナー用ウェル領域１３２およびパッド用ウェル領域１１２と重なる領域におけるライフタイムキラー領域２６の再結合中心の濃度を、ＦＷＤ領域８０の再結合中心の濃度よりも高くしてよい。例えば、図３に示すライフタイムキラー領域２６の範囲にヘリウムを導入した後、ゲートランナー用ウェル領域１３２およびパッド用ウェル領域１１２と重なる領域のみにさらに追加的にヘリウムを導入する。このように、部分的な範囲にヘリウムを多段注入することにより、当該部分的な範囲の再結合中心の濃度を向上させてよい。これにより、逆回復時においてＦＷＤ領域８０に到達する正孔の数をさらに低減することができる。
図４は、図３のＡ‐Ａ断面図である。Ａ‐Ａ断面は、パッド領域１１０と、ＩＧＢＴ領域７０‐２と、ＦＷＤ領域８０‐１とを通り、Ｘ‐Ｚ平面と平行である。半導体基板１０は、上面６２と下面６４とを有する。本実施形態の半導体基板１０は、パッド用ウェル領域１１２‐１と、Ｎ＋型のエミッタ領域１２、Ｐ－型のベース領域１４と、Ｎ型の蓄積領域１６と、Ｎ－型のドリフト領域１８と、ダミートレンチ部３０と、ゲートトレンチ部４０と、ライフタイムキラー領域２６と、Ｎ型のフィールドストップ（Ｆｉｅｌｄ Ｓｔｏｐ）領域（以下、ＦＳ領域２０）と、Ｐ＋型のコレクタ領域２２と、Ｎ＋型のカソード領域８２とを含む。
Ａ‐Ａ断面において、パッド領域１１０は、上面６２上の絶縁膜３６と、絶縁膜３６上のポリシリコン層１２０とを有する。ポリシリコン層１２０は、ゲートランナー部１３４のポリシリコン層と同様に形成されてよい。絶縁膜３６は、シリコン基板を熱酸化することにより形成した二酸化シリコン（ＳｉＯ２）であってよい。ポリシリコン層１２０は、層間絶縁膜３８の開口部５４を介してゲートパッド１１６に電気的に接続してよい。開口部５４には、タングステン（Ｗ）等で形成されたプラグ５６が設けられてよい。層間絶縁膜３６は、二酸化シリコン、ＢＰＳＧ（Ｂｏｒｏ‐Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）およびＢＳＧ （Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のうち、一種類以上材料で形成されてよい。
Ａ‐Ａ断面において、ＩＧＢＴ領域７０‐２は、上面６２から近い順にエミッタ領域１２、ベース領域１４、蓄積領域１６およびドリフト領域１８を有する。ダミートレンチ部３０およびゲートトレンチ部４０は、Ｘ軸方向において所定間隔だけ離間して設けられる。ダミートレンチ部３０およびゲートトレンチ部４０は、ベース領域１４および蓄積領域１６を貫通してドリフト領域１８に達してよい。本明細書においては、ダミートレンチ部３０およびゲートトレンチ部４０を合せて、トレンチ部と称する場合がある。
ダミートレンチ部３０は、ダミートレンチ３２、ダミートレンチ絶縁膜３３およびダミートレンチ導電部３４を有する。ダミートレンチ３２は半導体基板１０を上面６２から所定深さまでエッチングすることにより形成してよい。ダミートレンチ絶縁膜３３は、ダミートレンチ３２の内壁に接して設けられてよい。ダミートレンチ絶縁膜３３は、ダミートレンチ３２の内壁の半導体を酸化または窒化することにより形成してよい。ダミートレンチ導電部３４は、ダミートレンチ絶縁膜３３に接してダミートレンチ絶縁膜３３よりも内側に設けられてよい。ダミートレンチ絶縁膜３３は、ダミートレンチ導電部３４と半導体基板１０とを絶縁してよい。本実施形態において、ダミートレンチ絶縁膜３３は熱酸化により形成された二酸化シリコンであり、ダミートレンチ導電部３４はポリシリコン等の導電材料である。
ゲートトレンチ部４０は、ゲートトレンチ４２、ゲート絶縁膜４３およびゲート導電部４４を有する。ゲートトレンチ４２、ゲート絶縁膜４３およびゲート導電部４４は、ダミートレンチ３２、ダミートレンチ絶縁膜３３およびダミートレンチ導電部３４と同様の手法で形成されてよい。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ４２に接する界面近傍の領域にチャネルが形成されてよい。これによりＩＧＢＴ領域７０はオン状態となってよい。
蓄積領域１６は、深さ方向においてベース領域１４とトレンチ部の底部との間に位置してよい。蓄積領域１６は、コレクタ領域２２から上面６２側へ導入された正孔を一時的に蓄積する機能を有してよい。これにより、キャリア注入促進効果（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ効果：ＩＥ効果）を高めることができるので、蓄積領域１６を設けない場合に比べて、ＩＧＢＴ領域７０におけるオン電圧（Ｖｏｎ）を低減することができる。
層間絶縁膜３８は、上面６２上に設けられてよい。層間絶縁膜３８は、活性領域１００における上面６２上に複数の開口部５２を有してよい。複数の開口部５２の各々は、Ｙ軸方向に延伸してよく、Ｘ軸方向において互いに離間してよい。エミッタ電極５０は、開口部５２を通じてエミッタ領域１２（および後述するＰ＋型のコンタクト領域１５）に電気的に接続してよい。エミッタ電極５０の材料は、上述のゲート金属層と同じであってよい。エミッタ電極５０は、アルミニウム等で形成された領域の下層にチタン（Ｔｉ）またはチタン化合物等で形成されたバリアメタルを有してよい。また、開口部５２には、タングステン等で形成されたプラグが設けられてもよい。なお、層間絶縁膜３８の開口部５２は、コンタクト部の一例である。
Ａ‐Ａ断面において、ＩＧＢＴ領域７０‐２は、下面６４から近い順にコレクタ領域２２と、ＦＳ領域２０とを有する。ＦＳ領域２０は、ドリフト領域１８とコレクタ領域２２との間に位置してよい。ＦＳ領域２０は、半導体装置２００のターン・オフ時にベース領域１４の底部から下面６４へ広がる空乏層がコレクタ領域２２に到達することを防ぐ機能を有してよい。ＦＳ領域２０は、Ｚ軸方向において、Ｎ型のドーピング濃度分布の１以上のピークを有してよい。
Ａ‐Ａ断面において、ＦＷＤ領域８０‐１は、上面６２から近い順にベース領域１４、蓄積領域１６およびドリフト領域１８を有する。ＦＷＤ領域８０‐１においては、ゲートトレンチ部４０は形成されない。ＦＷＤ領域８０‐１においては、Ｘ軸方向において所定間隔だけ離間してダミートレンチ部３０が設けられる。なお、上述のように、ＦＷＤ領域８０‐１は、Ｘ軸方向においてＩＧＢＴ領域７０‐２とＦＷＤ領域８０‐１との境界７２まで達するライフタイムキラー領域２６を含む。
Ａ‐Ａ断面において、ＦＷＤ領域８０‐１は、下面６４から近い順にカソード領域８２およびコレクタ領域２２と、ＦＳ領域２０とを有する。上述のように、本実施形態において、カソード領域８２の端部８４‐ａは境界７２から長さＬｄだけ後退する。半導体装置２００は、下面６４に接するコレクタ電極２４を有する。コレクタ電極２４は、半導体基板１０の下面６４全体と接触してよい。コレクタ電極２４は、エミッタ電極と同じ金属等の導電材料で形成されてよい。
図５は、図３のＢ‐Ｂ断面図である。Ｂ‐Ｂ断面は、ＩＧＢＴ領域７０‐２と、ＦＷＤ領域８０‐１とを通り、Ｘ‐Ｚ平面と平行である。Ｂ‐Ｂ断面は、ＩＧＢＴ領域７０においてＹ軸方向に交互に設けられたエミッタ領域１２およびコンタクト領域１５のうち、コンタクト領域１５を通る。Ｂ‐Ｂ断面においては、カソード領域８２の端部８４‐ｃの位置と境界７２の位置とがＸ軸方向において一致する。
図６は、図３のＣ‐Ｃ断面図である。Ｃ‐Ｃ断面は、ＦＷＤ領域８０‐３の開口部５２と、ゲートランナー領域１３０と、エッジ終端領域１４０とを通り、Ｙ‐Ｚ平面と平行である。特に、Ｃ‐Ｃ断面は、ＦＷＤ領域８０‐３のカソード領域８２の端部８４‐ｂ１（図２参照）を通る。ゲートランナー領域１３０は、上面６２から所定の深さ位置まで設けられたゲートランナー用ウェル領域１３２を有する。本実施形態において、上面６２からゲートランナー用ウェル領域１３２の底部までの深さをＤｐｗとする。また、半導体基板１０の上面６２から下面６４までの厚さをＴｓｕｂとする。
ゲートランナー領域１３０は、絶縁膜３６、ゲートランナー部１３４および層間絶縁膜３８を有する。本実施形態のゲートランナー部１３４は、層間絶縁膜３８を挟んで設けられたポリシリコン層１３６とゲート金属層１３８とを含む。ポリシリコン層１３６は、パッド領域１１０におけるポリシリコン層１２０と同じ手法で形成されてよい。ゲート金属層１３８は、パッド領域１１０のゲートパッド１１６およびゲート抵抗測定パッド１１８と同じ手法で形成されてよい。
ポリシリコン層１３６とゲート金属層１３８とは、層間絶縁膜３８の開口部５８を介して電気的に接続されてよい。開口部５８には、上述のプラグが設けられてもよい。Ｃ‐Ｃ断面はＦＷＤ領域８０‐３を通るので、ゲートトレンチ部４０は図示されていない。Ｃ‐Ｃ断面と平行な断面がＩＧＢＴ領域７０のゲートトレンチ部４０を通る場合に、ゲート金属層１３８は、ゲート導電部４４に電気的に接続してよい。
ゲートランナー用ウェル領域１３２は、Ｙ軸方向においてＦＷＤ領域８０に接する端部１３３を有する。本実施形態においては、端部１３３が、活性領域１００とゲートランナー領域１３０との境界であるとする。Ｙ軸方向において互いに対向するゲートランナー用ウェル領域１３２の端部１３３とカソード領域８２の端部８４‐ｂ１とを半導体基板１０の上面６２に仮想的に投影した場合に、端部１３３と端部８４‐ｂ１との最短距離を第１距離Ｌ１とする。なお、Ｃ‐Ｃ断面においては、Ｚ軸方向に平行な延長線（破線）により仮想的に投影された状況を示している。
本実施形態において、カソード領域８２の端部８４‐ｂ１は、ゲートランナー用ウェル領域１３２の端部１３３よりも内側に後退している。それゆえ、ＦＷＤとして機能するＦＷＤ領域８０‐３の実効的な面積は、端部８４‐ｂ１のＹ軸方向の位置が端部１３３と一致する場合に比べて減少する。端部１３３と端部８４‐ｂ１との最短距離である第１距離Ｌ１は、深さＤｐｗより大きくてよい。これにより、ＦＷＤとして機能するＦＷＤ領域８０‐３の実効的な面積の減少に応じて、還流電流が流れる場合にベース領域１４からドリフト領域１８へ導入される正孔の量を低減することができる。なお、ＦＷＤ領域８０において、ベース領域１４は、ＦＷＤのアノードとして機能する。それゆえ、ゲートランナー用ウェル領域１３２の近傍に蓄積される正孔の量も低減することができる。
また、本実施形態においては、ゲートランナー用ウェル領域１３２の端部１３３と少なくとも１つの開口部５２の端部５３との最短距離を第２距離Ｌ２とする。Ｙ軸方向において互いに対向する端部１３３と端部５３とを半導体基板１０の上面６２に仮想的に投影した場合に、第１距離Ｌ１は、第２距離Ｌ２よりも大きくてよい。
ただし、第１距離Ｌ１が大きすぎると、ＦＷＤ領域８０での導通損失が大きくなる。そこで、第１距離Ｌ１は、厚さＴｓｕｂよりも小さくてよい。これにより、ゲートランナー用ウェル領域１３２の近傍に蓄積される正孔の量も低減しつつ、かつ、カソード領域８２の過剰な面積減少を抑制することによりＦＷＤ領域８０における導通損失を低減することができる。
ゲートランナー用ウェル領域１３２の近傍に蓄積された正孔は、逆回復時に開口部５２の端部５３近傍に集中しやすい。距離Ｌ２は、距離Ｌ１の４０％以上６０％以下であってよい。例えば、距離Ｌ２は、１０μｍ以上２０μｍ以下である。このように、端部１３３と端部５３との距離を十分に設けることにより、距離Ｌ２＝０の場合に比べて、ゲートランナー用ウェル領域１３２近傍からの過剰なキャリア注入を抑えることができる。加えて、開口部５２の端部５３近傍における電界集中を低減することができるので、逆回復動作時における半導体装置２００の破壊耐量を向上させることができる。
本実施形態において、エッジ終端領域１４０は、Ｐ＋型のガードリング１４２と、層間絶縁膜３８の開口部１４４を介してガードリング１４２に接続する金属層１４６とを有する。金属層１４６はフィールドプレートとして機能してよい。ガードリング１４２および金属層１４６は、ゲートランナー領域１３０と同様に、矩形環状に設けられてよい。
図７は、比較例における半導体装置８００の上面図である。半導体装置８００は、５つのＩＧＢＴ領域７０（７０‐１から７０‐５）と、４つのＦＷＤ領域８０（８０‐１から８０‐４）とを有する。また、パッド用ウェル領域１１２は、Ｙ軸方向においてＩＧＢＴ領域７０‐３に接する。パッド用ウェル領域１１２‐１の端部１１３‐１はＦＷＤ領域８０‐３に接し、端部１１３‐２はＦＷＤ領域８０‐２に接する。係る点が主として第１実施形態と異なる。
図８は、図７のＤ‐Ｄ断面図である。Ｄ‐Ｄ断面は、パッド領域１１０と、ＦＷＤ領域８０‐２とＩＧＢＴ領域７０‐２とを通り、Ｘ‐Ｚ平面と平行である。Ｄ‐Ｄ断面においては、正孔を「ｈ」で示す。ＦＷＤ領域８０においてベース領域１４からカソード領域８２へ還流電流が流れるときに、正孔はドリフト領域１８へ導入され得る。これに対して、ＦＷＤ領域８０においてカソード領域８２からベース領域１４へ逆回復電流が流れるときに、正孔はパッド用ウェル領域１１２近傍からベース領域１４へ導入され得る。
当該比較例においては、パッド領域１１０とＦＷＤ領域８０‐２とが接する。それゆえ、第１実施形態に比べて高い電界集中がＦＷＤ領域８０‐２に生じ、ＦＷＤ領域８０‐２の逆回復破壊が生じやすくなる。
図９の（ａ）および（ｂ）は、第２実施形態における半導体装置３００を示す図である。図９の（ａ）は、図１と同様に半導体装置３００の上面図を示す。また、図９の（ｂ）は、図２と同様に、半導体装置３００においてコレクタ領域２２およびカソード領域８２が設けられる範囲を示す。第２実施形態においては、パッド領域１１０が活性領域１００の角部に接する。これに応じて、パッド用ウェル領域１１２も、活性領域１００の角部に接する。係る点が、主として第１実施形態と異なる。
第１実施形態においては、ＦＷＤ領域８０‐２がパッド用ウェル領域１１２に最近接であり、ＦＷＤ領域８０‐１および８０‐３が次近接である。第１実施形態においては、ＦＷＤ領域８０‐１とパッド領域１１０との距離およびＦＷＤ領域８０‐３とパッド領域１１０との距離はそれぞれ、１つのＩＧＢＴ領域７０のＸ軸方向の長さ（ＬＸ－ＩＧＢＴ）より小さい。これに対して第２実施形態においては、３つ中１つのＦＷＤ領域８０‐３は、パッド領域１１０からＬＸ－ＩＧＢＴ以上離間させることができる。加えて、次近接のＦＷＤ領域８０‐２とパッド領域１１０とのＸ軸方向の距離を、第１実施形態に比べて長くすることができる。これにより、ＦＷＤ領域８０において逆回復破壊が生じるリスクをさらに低減することができる。
本実施形態のパッド用ウェル領域１１２は、ＩＧＢＴ領域７０‐１および７０‐２と、ＦＷＤ領域８０‐１とに接する。また、ＦＷＤ領域８０‐２に対応して設けられたカソード領域のＸ軸方向の端部８４は、後退端部の一例である端部８４‐ａを有する。本実施形態においても、端部８４‐ａは、境界７２から長さＬｄだけＦＷＤ領域８０の内側へ後退している。
本実施形態において、ＦＷＤ領域８０‐２および８０‐３は、パッド用ウェル領域１１２に接しない。ＦＷＤ領域８０‐２および８０‐３は、パッド用ウェル領域１１２に接するＩＧＢＴ領域７０‐１および７０‐２に対して、Ｘ軸方向においてパッド用ウェル領域１１２とは反対側に設けられる。端部８４‐ａは、Ｘ軸方向においてパッド用ウェル領域１１２の端部１１３と対向し且つＹ軸方向に延伸する。端部８４‐ａは、ＩＧＢＴ領域７０‐２とＦＷＤ領域８０‐１との境界７２に対してパッド用ウェル領域１１２の端部１１３とは反対側に位置する。
また、ＦＷＤ領域８０‐２におけるカソード領域８２の端部８４‐ａは、Ｘ軸方向において境界７２よりもＦＷＤ領域８０‐３側に長さＬｄだけ後退してよい。長さＬｄは半導体基板１０の厚さ以上であってよく、９０μｍ以上であってもよい。本実施形態においては、ＦＷＤ領域８０‐３をパッド領域１１０からＬＸ－ＩＧＢＴ以上離間させることができるので、ＦＷＤ領域８０‐３に対応して設けられたカソード領域８２の面積を第１実施形態に比べて大きくすることができる。これにより、カソード領域８２の過剰な面積減少を抑制することができるので、第１実施形態に比べてＦＷＤ領域８０における導通損失を低減することができる。なお、本実施形態の半導体装置３００も、第１実施形態の図３と同様にライフタイムキラー領域２６を有してよい。
図１０の（ａ）および（ｂ）は、第２実施形態の第１変形例における半導体装置４００を示す図である。図１０の（ａ）は、図１と同様に半導体装置４００の上面図を示す。また、図１０の（ｂ）は、図２と同様に、半導体装置４００においてコレクタ領域２２およびカソード領域８２が設けられる範囲を示す。半導体装置３００におけるパッド領域１１０の位置と、半導体装置４００におけるパッド領域１１０の位置とは、Ｙ軸に対して鏡映対象である。第１変形例においても、第２実施形態と同様の有利な効果を得ることができる。
図１１の（ａ）および（ｂ）は、第２実施形態の第２変形例における半導体装置５００の上面図である。図１１の（ａ）のパッド領域１１０は、図９の（ａ）のパッド領域１１０をＸ‐Ｙ平面において時計回りに９０度回転させたものである。図１１の（ｂ）は、図１１（ａ）におけるコレクタ領域２２およびカソード領域８２（斜線部）の範囲を示す。
図１１の（ａ）においては、ＦＷＤ領域８０‐１がパッド領域１１０に対して最近接であり、ＦＷＤ領域８０‐２がパッド領域１１０に対して次近接である。図１１の（ａ）において、パッド領域１１０はＸ軸方向においてＦＷＤ領域８０‐１を超えないので、パッド領域１１０とＦＷＤ領域８０‐２との距離を第２実施形態に比べて増大させることができる。それゆえ、逆回復動作時における半導体装置５００の破壊耐量をさらに向上させることができる。
ＦＷＤ領域８０‐１に対応するカソード領域８２の端部８４‐ｂ２は、ＦＷＤ領域８０‐２および８０‐３に対応するカソード領域８２の端部８４‐ｂ１と同じＹ軸方向の位置に設けられてよく、パッド用ウェル領域１１２‐２のＹ軸負方向の端部と同じＹ軸方向の位置に設けられてよく、パッド用ウェル領域１１２‐２のＹ軸負方向の端部よりもＹ軸負方向に位置に設けられてもよい。本実施形態において、カソード領域８２の端部８４‐ｂ２は、パッド用ウェル領域１１２‐１のＹ軸負方向の端部とパッド用ウェル領域１１２‐２のＹ軸負方向の端部との間に位置する。
図１２の（ａ）および（ｂ）は、第２実施形態の第３変形例における半導体装置６００の上面図である。図１２の（ａ）のパッド領域１１０は、図１０の（ａ）のパッド領域１１０をＸ‐Ｙ平面において逆時計回りに９０度回転させたものである。図１２の（ｂ）は、図１２（ａ）におけるコレクタ領域２２およびカソード領域８２（斜線部）の範囲を示す。
図１２の（ａ）においては、ＦＷＤ領域８０‐３がパッド領域１１０に対して最近接であり、ＦＷＤ領域８０‐２がパッド領域１１０に対して次近接である。図１２の（ａ）において、パッド領域１１０はＸ軸方向においてＦＷＤ領域８０‐３を超えないので、パッド領域１１０とＦＷＤ領域８０‐２との距離を第２実施形態に比べて増大させることができる。第３変形例においても、ＦＷＤ領域８０‐３に対応するカソード領域８２の端部８４‐ｂ２は、第２変形例（図１１）におけるＦＷＤ領域８０‐１に対応するカソード領域８２の端部８４‐ｂ２と同じの配置としてよい。
図１３は、第３実施形態の半導体装置７００において、コレクタ領域２２およびカソード領域８２が設けられる範囲を示す図である。図１３は、図２におけるＦＷＤ領域８０‐２のカソード領域８２の端部８４‐ｂ２をＹ軸方向に長さＬＹだけ後退させた構成に対応する。
ＦＷＤ領域８０‐２におけるカソード領域８２の端部８４‐ｂ２は、Ｙ軸方向においてパッド用ウェル領域１１２に対向してよく、Ｙ軸方向においてパッド用ウェル領域１１２に近接してよい。本実施形態において、ＦＷＤ領域８０‐２は、他のＦＷＤ領域８０の一例である。ＦＷＤ領域８０‐２は、Ｙ軸方向においてパッド用ウェル領域１１２から端辺１０４に向かって延伸する。なお、端辺１０４は、他の端辺の一例である。
本実施形態において、カソード領域８２の端部８４‐ｂ２は、パッド用ウェル領域１１２（特に、パッド用ウェル領域１１２‐２）から離間している。端部８４‐ｂ２は、パッド用ウェル領域１１２‐２のＹ軸負方向の端部から１００μｍ程度後退してよく、１００μｍ以上後退してもよい。なお、上述のように、ＦＷＤ領域８０においてカソード領域８２が後退した領域には、コレクタ領域２２が設けられる。ただし、カソード領域８２の端部８４‐ｂ２が後退している場合であっても、パッド用ウェル領域１１２‐２のＹ軸負方向の端部から端辺１０４まではＦＷＤ領域８０であると見なす。
本実施形態においては、カソード領域８２の端部８４‐ｂ２をパッド用ウェル領域１１２－２から離間させることにより、ＦＷＤ領域８０のうちカソード領域８２の端部８４‐ｂ２に対応する位置おける電界集中を低減することができる。なお、ＦＷＤ領域８０‐１および８０‐３のカソード領域８２の端部８４‐ｂ２も、ＦＷＤ領域８０‐２のカソード領域８２の端部８４‐ｂ２と同じＹ軸方向の位置まで後退させてもよい。この場合、ＦＷＤ領域８０‐１および８０‐３の各々の端部８４‐ａおよび８４‐ｂ２は、ＦＷＤ領域８０‐１および８０‐３の各カソード領域８２の破線に示す位置に設けられてよい。
また、端部８４‐ｂ２をＹ軸方向においてパッド用ウェル領域１１２から離間させる本実施形態の態様を、第２実施形態（図９）、第２実施形態の第１変形例（図１０）、第２実施形態の第２変形例（図１１）および第２実施形態の第３変形例（図１２）の各々に適用してもよい。本実施形態の態様を第２実施形態の第２変形例（図１１）に適用させる場合に、パッド用ウェル領域１１２に最近接であるＦＷＤ領域８０‐１のカソード領域８２の端部８４‐ｂ１は、パッド用ウェル領域１１２‐２のＹ軸負方向の端部に位置してよく、また、これよりもＹ軸負方向に後退してもよい。さらに、カソード領域８２の端部８４‐ｂ１は、パッド用ウェル領域１１２‐１のＹ軸負方向の端部に位置してよく、また、これよりもＹ軸負方向に後退してもよい。
同様に、本実施形態の態様を第２実施形態の第３変形例（図１２）に適用させる場合に、ＦＷＤ領域８０‐３のカソード領域８２の端部８４‐ｂ１も、パッド用ウェル領域１１２‐２のＹ軸負方向の端部に位置してよく、また、これよりもＹ軸負方向に後退してもよい。さらに、カソード領域８２の端部８４‐ｂ１は、パッド用ウェル領域１１２‐１のＹ軸負方向の端部に位置してよく、また、これよりもＹ軸負方向に後退してもよい。後退長さは、ＦＷＤ領域８０における導通損失と、電界集中の低減との比較した上で定めてよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・半導体基板、１２・・エミッタ領域、１４・・ベース領域、１５・・コンタクト領域、１６・・蓄積領域、１８・・ドリフト領域、２０・・ＦＳ領域、２２・・コレクタ領域、２４・・コレクタ電極、２６・・ライフタイムキラー領域、３０・・ダミートレンチ部、３２・・ダミートレンチ、３３・・ダミートレンチ絶縁膜、３４・・ダミートレンチ導電部、３６・・絶縁膜、３８・・層間絶縁膜、４０・・ゲートトレンチ部、４２・・ゲートトレンチ、４３・・ゲート絶縁膜、４４・・ゲート導電部、５０・・エミッタ電極、５２・・開口部、５３・・端部、５４・・開口部、５６・・プラグ、５８・・開口部、６２・・上面、６４・・下面、７０・・ＩＧＢＴ領域、７２・・境界、８０・・ＦＷＤ領域、８２・・カソード領域、８４・・端部、１００・・活性領域、１０２、１０４、１０６、１０８・・端辺、１１０・・パッド領域、１１２・・パッド用ウェル領域、１１３・・端部、１１６・・ゲートパッド、１１８・・ゲート抵抗測定パッド、１２０・・ポリシリコン層、１２２・・第１領域、１２４・・第２領域、１２６・・第３領域、１３０・・ゲートランナー領域、１３２・・ゲートランナー用ウェル領域、１３３・・端部、１３４・・ゲートランナー部、１３６・・ポリシリコン層、１３８・・ゲート金属層、１４０・・エッジ終端領域、１４２・・ガードリング、１４４・・開口部、１４６・・金属層、２００、３００、４００、５００、６００、７００、８００・・半導体装置

Claims (13)

  1. １つの半導体基板に複数のトランジスタ領域と複数のダイオード領域とを有する半導体装置であって、
    前記半導体基板の上面視において四辺を有する矩形環状であるゲートランナー領域の内側に位置する活性領域の一の端辺から前記一の端辺に対向する他の端辺まで各々延伸する、前記複数のトランジスタ領域および前記複数のダイオード領域と、
    前記半導体基板の上面側において、前記矩形環状の前記ゲートランナー領域に接し且つ前記ゲートランナー領域の内側に設けられた第１導電型のパッド用ウェル領域と、
    前記半導体基板の下面側に各々設けられ、少なくとも前記複数のトランジスタ領域の各々に設けられる第１導電型のコレクタ領域、および、前記複数のダイオード領域の各々に設けられる第２導電型のカソード領域と
    を備え、
    前記複数のトランジスタ領域および前記複数のダイオード領域の延伸方向と直交する前記複数のトランジスタ領域および前記複数のダイオード領域の配列方向における前記パッド用ウェル領域の端部は、前記延伸方向に延伸し、
    前記パッド用ウェル領域の前記端部の下方には、前記コレクタ領域が位置し、
    前記半導体装置は、前記パッド用ウェル領域に接する１つのトランジスタ領域に対して、前記配列方向において前記パッド用ウェル領域とは反対側に設けられ、前記パッド用ウェル領域に接しない１つのダイオード領域を含み、
    前記パッド用ウェル領域に接しない前記１つのダイオード領域の前記カソード領域であって、前記配列方向において前記パッド用ウェル領域の前記端部と対向し且つ前記延伸方向に延伸する前記カソード領域の端部の一部は、前記パッド用ウェル領域に接する前記１つのトランジスタ領域と前記パッド用ウェル領域に接しない前記１つのダイオード領域との境界に対して前記パッド用ウェル領域の前記端部とは反対側に位置し、且つ、前記配列方向において前記パッド用ウェル領域から前記パッド用ウェル領域に接しない前記１つのダイオード領域に向かう方向に後退している後退端部を有する
    半導体装置。
  2. 前記パッド用ウェル領域は、前記延伸方向に延伸する複数の端部を有し、
    前記パッド用ウェル領域の前記複数の端部の各々は、前記複数のトランジスタ領域のうち１つのトランジスタ領域に接し、
    前記パッド用ウェル領域の前記複数の端部の下方には、それぞれ前記コレクタ領域が位置する
    請求項１に記載の半導体装置。
  3. 前記パッド用ウェル領域は、二つのトランジスタ領域と前記二つのトランジスタ領域の間に位置する一つのダイオード領域とに接し、
    前記パッド用ウェル領域の前記複数の端部のうち第１の端部は、前記二つのトランジスタ領域のうち第１のトランジスタ領域に接し、
    前記パッド用ウェル領域の前記複数の端部のうち第２の端部は、前記二つのトランジスタ領域のうち前記第１のトランジスタ領域とは異なる位置に設けられた、第２のトランジスタ領域に接する
    請求項２に記載の半導体装置。
  4. 前記カソード領域の前記端部における前記後退端部は、前記パッド用ウェル領域の前記端部から前記半導体基板の厚さ以上離間している
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記カソード領域の前記端部における前記後退端部は、前記境界から９０μｍ以上離間している
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記半導体基板は、前記コレクタ領域および前記カソード領域と前記半導体基板の前記上面との間において、前記カソード領域の前記後退端部の上方に設けられたライフタイムキラー領域を含む
    請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記パッド用ウェル領域は、前記活性領域の前記一の端辺に接し、かつ、前記一の端辺の前記配列方向における中央近傍に設けられる
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記矩形環状の前記ゲートランナー領域は、前記半導体基板の上面側に設けられた第１導電型のゲートランナー用ウェル領域を含み、
    前記半導体基板は、前記半導体基板の上面視において、前記活性領域から前記延伸方向において前記ゲートランナー用ウェル領域の予め定められた位置までライフタイムキラー領域を含む
    請求項１から７のいずれか一項に記載の半導体装置。
  9. １つの半導体基板に複数のトランジスタ領域と複数のダイオード領域とを有する半導体装置であって、
    前記半導体基板の上面視において四辺を有する矩形環状であるゲートランナー領域の内側に位置する活性領域の一の端辺から前記一の端辺に対向する他の端辺まで各々延伸する、前記複数のトランジスタ領域および前記複数のダイオード領域と、
    前記半導体基板の上面側において、前記矩形環状の前記ゲートランナー領域に接し且つ前記ゲートランナー領域の内側に設けられた第１導電型のパッド用ウェル領域と、
    前記半導体基板の下面側に各々設けられ、少なくとも前記複数のトランジスタ領域の各々に設けられる第１導電型のコレクタ領域、および、前記複数のダイオード領域の各々に設けられる第２導電型のカソード領域と
    を備え、
    前記複数のトランジスタ領域および前記複数のダイオード領域の延伸方向と直交する前記複数のトランジスタ領域および前記複数のダイオード領域の配列方向における前記パッド用ウェル領域の端部は、前記延伸方向に延伸し、
    前記パッド用ウェル領域の前記端部の下方には、前記コレクタ領域が位置し、
    前記矩形環状の前記ゲートランナー領域は、前記半導体基板の上面側に設けられた第１導電型のゲートランナー用ウェル領域を含み、
    前記ゲートランナー用ウェル領域は、前記延伸方向において前記少なくとも１つのダイオード領域に接し、
    前記延伸方向において互いに対向する前記ゲートランナー用ウェル領域の前記活性領域に接する端部と前記少なくとも１つのダイオード領域のカソード領域の端部とを前記半導体基板の上面に仮想的に投影した場合に、前記ゲートランナー用ウェル領域の前記端部と前記カソード領域の前記端部との最短距離である第１距離は、前記半導体基板の前記上面から前記ゲートランナー用ウェル領域の底部までの深さより大きく、且つ、前記半導体基板の前記上面から前記下面までの厚さよりも小さい
    半導体装置。
  10. 前記複数のダイオード領域のうち少なくとも１つのダイオード領域は、
    前記活性領域における前記半導体基板の上面上において、前記延伸方向に各々延伸し且つ前記配列方向において互いに離間して設けられた、複数のコンタクト部
    を有する
    請求項９に記載の半導体装置。
  11. 前記延伸方向において互いに対向する前記ゲートランナー用ウェル領域の端部と前記複数のコンタクト部の少なくとも１つのコンタクト部の端部とを前記半導体基板の上面に仮想的に投影した場合に、前記第１距離は、前記ゲートランナー用ウェル領域の端部と前記少なくとも１つのコンタクト部の前記端部との最短距離である第２距離よりも大きい
    請求項１０に記載の半導体装置。
  12. １つの半導体基板に複数のトランジスタ領域と複数のダイオード領域とを有する半導体装置であって、
    前記半導体基板の上面視において四辺を有する矩形環状であるゲートランナー領域の内側に位置する活性領域の一の端辺から前記一の端辺に対向する他の端辺まで各々延伸する、前記複数のトランジスタ領域および前記複数のダイオード領域と、
    前記半導体基板の上面側において、前記矩形環状の前記ゲートランナー領域に接し且つ前記ゲートランナー領域の内側に設けられた第１導電型のパッド用ウェル領域と、
    前記半導体基板の下面側に各々設けられ、少なくとも前記複数のトランジスタ領域の各々に設けられる第１導電型のコレクタ領域、および、前記複数のダイオード領域の各々に設けられる第２導電型のカソード領域と
    を備え、
    前記複数のトランジスタ領域および前記複数のダイオード領域の延伸方向と直交する前記複数のトランジスタ領域および前記複数のダイオード領域の配列方向における前記パッド用ウェル領域の端部は、前記延伸方向に延伸し、
    前記パッド用ウェル領域の前記端部の下方には、前記コレクタ領域が位置し、
    前記半導体基板の上面視において、前記パッド用ウェル領域の前記配列方向における前記活性領域の両端には、各々トランジスタ領域が位置し、
    前記パッド用ウェル領域は、前記活性領域の角部に接する
    半導体装置。
  13. 前記複数のダイオード領域は、前記延伸方向において前記パッド用ウェル領域から前記他の端辺に向かって延伸する他のダイオード領域を含み、
    前記半導体基板の上面視において、前記延伸方向において前記パッド用ウェル領域に対向する前記他のダイオード領域における前記カソード領域の端部は、前記パッド用ウェル領域から離間している
    請求項１から１２のいずれか一項に記載の半導体装置。
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