JP2017224685A - 半導体装置 - Google Patents

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Abstract

【課題】ＩＧＢＴとダイオードとが共通の半導体基板に形成された半導体装置において、ダイオードのリカバリ耐量の一層の向上を図る。【解決手段】半導体基板５０において、ＩＧＢＴ領域１０及びダイオード領域２０が形成されている素子領域を取り囲む外周領域に、ダイオード領域のアノード層２１と同電位の電圧が印加される第２導電型のガードリング３０が形成される。カソード層とガードリングとは、半導体基板の表面に平行な面へ投影した場合のカソード層とガードリングとの間の距離の最小値をＬとし、半導体基板の厚みをｄとしたとき、Ｌ／ｄ≧１．５を満たす位置に形成される。これにより、ガードリングからドリフト層に多量のキャリアが注入されることが抑制され、ダイオード領域が逆方向バイアスに切り替わった時に、アノード層に多量のホールが流れ込むことを抑制できる。その結果、ダイオードのリカバリ耐量の一層の向上を図ることができる。【選択図】図３

Description

この明細書における開示は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とダイオード（Free Wheeling Diode）とが共通の半導体基板に形成された半導体装置に関する。
従来、例えば、特許文献１に記載されているように、ＩＧＢＴとダイオードとを共通の半導体基板に形成した半導体装置が知られている。この半導体装置では、ＩＧＢＴ及びダイオードは、共通のＮ型半導体の半導体基板に形成される。
具体的には、半導体基板のＮ型半導体をドリフト層とし、そのドリフト層の一方の表層部にＰ型のベース層が形成され、そのベース層に選択的にエミッタ層が形成される。ドリフト層の他方の表層部には、Ｐ型のコレクタ層と、Ｎ型のカソード層とが形成される。この結果、ＩＧＢＴ領域とダイオード領域とは、コレクタ層とカソード層との境界によって区画される。また、ベース層を貫通してドリフト層に達するように、複数個のトレンチが形成され、このトレンチ内に、絶縁膜を介してゲート電極が形成される。
ＩＧＢＴ領域における動作について簡単に説明すると、トレンチ内に形成したゲート電極に正のバイアスを与えることで、少数キャリアの電子がトレンチ近傍のベース領域に引き寄せられてチャネルを形成する。この際、コレクタ層を正としてコレクタ層とエミッタ層との間に電圧を印加すると、エミッタ層から電子がチャネルを介してドリフト層に供給され、コレクタ層からホールがドリフト層に供給される。このようにして、キャリアがドリフト層に伝導し、エミッタ層とコレクタ層との間にコレクタ電流が流れる。
また、ダイオード領域における動作について説明すると、ダイオードが順方向にバイアスされたとき、アノード層（ベース層）から供給されるホールとカソード層から供給される電子とがドリフト層内で結合したり、対向する層に達したりすることで順方向に電流が流れる。反対に、ダイオードが逆方向にバイアスされたとき、キャリアがドリフト層内に供給されず電流が流れない。
上記の特許文献１に示された半導体装置では、ＩＧＢＴ領域とダイオード領域とは、半導体基板の表面の一方向に伸びており、この伸びている方向と直交する方向に交互にＩＧＢＴ領域とダイオード領域とが形成されている。つまり、上述の半導体装置は、少なくとも一対のＩＧＢＴ領域とダイオード領域とを有し、これらが同一基板に形成されているいわゆるＲＣ−ＩＧＢＴである。
さらに、ＩＧＢＴ領域とダイオード領域とが隣接している領域を素子領域とし、この素子領域の外周に、Ｐ型半導体のガードリングが少なくとも１つ以上形成されている。そして、最も内側のガードリングは、ベース層と接しており、ベース層と電気的に接続されている。ガードリングの役割は、ＩＧＢＴに高電圧が印加されたとき、ベース層及びアノード層から拡がる空乏層を基板の表面に沿う方向に延伸させ、電界強度を緩和することで、半導体装置の耐圧を高めることである。
特開２０１５−１８５７４２号公報
ダイオード領域においては、上述したように、ダイオードが順方向にバイアスされて、電流が流れている導通状態のとき、アノード層（ベース層）からホールが、カソード層からは電子が、それぞれドリフト層に供給される。そして、導通状態から逆方向のバイアスが印加される逆阻止状態に切り替わる時に、ドリフト層に蓄積されたキャリアが供給元のベース層、カソード層に移動することによって、逆方向に過渡的に大きな電流（リカバリ電流）が発生するリカバリ現象が起こる。
ここで、特許文献１の半導体装置のように、ベース層と最も内側のガードリングとが電気的に接続されていると、ダイオードが順方向にバイアスされているとき、ガードリングはベース層と等しい電位となる。このため、Ｐ型半導体であるガードリングからもドリフト層にホールが供給される。つまり、ダイオードが順方向バイアスされたとき、ドリフト層には、ベース層及びガードリングから供給されたホール並びにカソード層から供給された電子が蓄積される。このため、ダイオードとガードリングとの境界付近のドリフト領域にはガードリングから供給されたホールの分だけ、ダイオードの中央付近などに比較して多量のホールが存在することになる。その結果、上記のリカバリ現象が発生した場合、ダイオードとガードリングとの境界付近における多量のホールが、ダイオードのアノード層に一気に流れ込むことで電流集中が生じる。この局所的な電流集中によってダイオードのリカバリ電流耐量（リカバリ耐量）が制限されてしまうという問題がある。
なお、特許文献１の半導体装置では、ダイオード領域に加えて外周領域にも、ダメージ領域を形成して、外周領域のガードリングからダイオード領域へのホール注入の抑制を図っている。しかしながら、ダイオード領域から外周領域へと伸びるダメージ領域は、ガードリングの一部のみをカバーするに留まるため、ホール注入の抑制効果には限界がある。
上述の課題をかんがみて、本開示の目的は、ダイオードのリカバリ耐量の、一層の向上を図ることができる半導体装置を提供することである。
上記目的を達成するために、本開示による半導体装置は、
第１導電型のドリフト層（１７）と、
ドリフト層の一方の表層部に形成された第２導電型のベース層（１１）及びアノード層（２１）と、
ベース層に選択的に形成されたエミッタ層（１３）と、
ドリフト層の他方の表層部に形成される第２導電型のコレクタ層（１４）と、第１導電型のカソード層（２２）と、を備え、
エミッタ層、ベース層、ドリフト層、及びコレクタ層によってＩＧＢＴとして動作するＩＧＢＴ領域（１０）が形成され、ＩＧＢＴ領域に隣接して、アノード層、ドリフト層、及びカソード層によってダイオードとして動作するダイオード領域（２０）が形成された半導体基板（５０）を備え、
半導体基板において、さらに、ＩＧＢＴ領域及びダイオード領域が隣接して形成されている素子領域を取り囲む外周領域に、アノード層と同電位の電圧が印加される第２導電型のガードリング（３０）がドリフト層の表層部に形成され、
カソード層とガードリングとは、半導体基板の表面に平行な面へ投影した場合のカソード層とガードリングとの間の距離の最小値をＬとし、半導体基板の厚みをｄとしたとき、Ｌ／ｄ≧１．５を満たす位置に形成されるように構成されている。
上記の関係式Ｌ／ｄ≧１．５を満たすようにカソード層（２２）とガードリング（３０）との位置関係を定めることにより、ダイオード領域（２０）が順方向にバイアスされたとき、ガードリングとカソード層との間でキャリアが伝導するよりも、アノード層（２１）とカソード層（２２）との間でキャリアが伝導し易くなる。換言すると、ダイオード領域において、アノード層とカソード層との間のキャリア伝導が支配的となる。このため、アノード層からドリフト層に注入されるキャリアに対し、ガードリングからドリフト層に注入されるキャリアの比率が低下する。よって、アノード層とガードリングとの境界付近のドリフト層（１７）に、多量のキャリアが蓄積することを抑制できる。そのため、ダイオード領域が逆方向バイアスに切り替わった時に、アノード層に多量のホールが流れ込むこと、すなわち、局所的な電流集中の発生を抑制できる。その結果、ダイオードのリカバリ耐量の一層の向上を図ることができる。
上記括弧内の参照番号は、本開示の理解を容易にすべく、後述する実施形態における具体的な構成との対応関係の一例を示すものにすぎず、なんら本開示の範囲を制限することを意図したものではない。
また、上述した特徴以外の、特許請求の範囲の各請求項に記載した技術的特徴に関しては、後述する実施形態の説明及び添付図面から明らかになる。
第１実施形態に係る半導体装置の上面図である。 図１におけるII‐II線に沿った、ＩＧＢＴ領域の構成を示す縦断面図である。 図１におけるIII‐III線に沿った、ダイオード領域の構成を示す縦断面図である。 ダイオード領域におけるカソード層とガードリングとの位置関係を示すための上面図である。 ダイオード領域のカソード層とガードリングとの間の最小距離Ｌを変更した場合に、ガードリングよりも深いドリフト層における深さ位置での電流密度がどのように変化するかを示したグラフである。 半導体基板の厚さを変化させた場合における、カソード層とガードリングとの最小距離Ｌ／基板厚さｄと、Ｐｗｅｌｌ領域下／カソード層直上電流比との関係を示すグラフである。 第２実施形態に係る半導体装置のダイオード領域の構成を示す縦断面図である。 第２実施形態において、ダイオード領域におけるカソード層とガードリングとの位置関係の一例を示すための上面図である。 第２実施形態において、ダイオード領域におけるカソード層とガードリングとの位置関係の他の例を示すための上面図である。 変形例による、ダイオード領域におけるカソード層とガードリングとの位置関係の一例を示すための上面図である。
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
（第１実施形態）
最初に、図１乃至図３を参照して、第１実施形態に係る半導体装置の概略構成について説明する。
図１及び図２に示すように、この半導体装置１００は、ＩＧＢＴ領域１０とダイオード領域２０とが一つの半導体基板５０に形成されて成る逆通電型ＩＧＢＴ、所謂ＲＣ−ＩＧＢＴである。ＩＧＢＴ領域１０とダイオード領域２０とは、図１に示すように、それぞれ半導体基板５０の表面の一方向に伸びるストライプ状に形成され、その伸びている方向と直交する方向に交互に配列されている。
ＩＧＢＴ領域１０とダイオード領域２０とが交互に隣接して形成されている領域が素子領域となる。この素子領域を取り囲む外周領域には、Ｐ型半導体からなるガードリング３０，３１，３２が形成されている。なお、図１においては、理解を容易にするため、３本のガードリング３０，３１，３２にハッチングを付している。また、図１では、３本のガードリング３０，３１，３２が形成された例を示しているが、ガードリング３０，３１，３２の本数は、少なくとも１本以上であれば良い。ガードリング３０，３１，３２は、ＩＧＢＴ領域１０に高電圧が印加されたときに、ベース層１１及びアノード層２１から拡がる空乏層を半導体基板５０の表面に沿う方向に延伸させ、電界強度を緩和することで、半導体装置１００の耐圧を高めるために設けられている。
素子領域における、ＩＧＢＴ領域１０とダイオード領域２０との配列の両端には、ともにＩＧＢＴ領域１０が設けられている。これにより、詳しくは後述するが、ガードリング３０からダイオード領域２０のドリフト層１７へのキャリア（ホール）注入に対する対策を、ダイオード領域２０における、配列方向と平行な側面付近において施すだけで済むようになる。
図２は、半導体装置１００のＩＧＢＴ領域１０における構成を示す断面図である。図２に示すように、半導体装置１００は、ＩＧＢＴ領域１０において、主として、ベース層１１、トレンチゲート電極１２ａ、エミッタ層１３、及びコレクタ層１４を備えている。なお、１６ａはベースコンタクト層を示している。
また、図３は、半導体装置１００のダイオード領域２０における構成を示す断面図である。図３に示すように、半導体装置１００は、ダイオード領域２０において、アノード層２１及びカソード層２２を備えている。なお、１６ｂは、アノードコンタクト層を示している。また、最も内側のガードリング３０は、アノード層２１と接しており、アノード層２１と電気的に接続されている。
ベース層１１及びアノード層２１の不純物の表面濃度は例えば３Ｅ１７（３×１０１７／ｃｍ３）であり、形成深さは例えば２．５μｍである。一方、ガードリング３０における不純物の表面濃度は例えば４Ｅ１７（４×１０１７／ｃｍ３）であり、形成深さは例えば７．０μｍである。このように、ガードリング３０の不純物濃度は、ベース層１１及びアノード層２１の不順物濃度よりも高くなっている。また、ガードリング３０の形成深さは、アノード層２１の形成深さよりも深くなっている。
そして、ＩＧＢＴ領域１０及びダイオード領域２０において、ベース層１１とコレクタ層１４との間、及び、アノード層２１とカソード層２２との間には、それぞれ、ドリフト層１７が形成されている。
半導体基板５０は、シリコンに不純物がドープされてＮ導電型とされている。半導体基板５０の不純物濃度は例えば１Ｅ１４である。半導体基板５０はシリコンウェハから切りだされ、第１主面５０ａとその裏面である第２主面５０ｂとを有している。半導体基板５０の各主面５０ａ、５０ｂにイオンインプラを行うことにより、ＩＧＢＴ領域１０及びダイオード領域２０が作り込まれる。
ベース層１１は、ＩＧＢＴ領域１０において、半導体基板５０の第１主面５０ａ側の表層に形成されている。ベース層１１は、例えば、不純物としてホウ素がドープされることによってＰ導電型とされている。
ＩＧＢＴ領域１０において、ベース層１１は、トレンチ１２内に絶縁膜１２ｂを介して形成されたトレンチゲート電極１２ａに所定に電圧が印加されたときに、トレンチ周囲の表層部分にチャネルを生じる。このチャネルを介して、エミッタ層１３とコレクタ層１４との間でコレクタ電流が流れる。具体的には、エミッタ層１３から電子がチャネルを介してドリフト層１７に供給され、コレクタ層１４からホールがドリフト層１７に供給される。このようにして、エミッタ層１３及びコレクタ層１４からそれぞれのキャリアがドリフト層１７に供給されることにより、エミッタ層１３とコレクタ層１４との間にコレクタ電流が流れる。
トレンチ１２は、第１主面５０ａから半導体基板５０の深さ方向に延びており、ベース層１１を貫通してドリフト層１７まで到達するように形成されている。トレンチゲート電極１２ａは、半導体基板５０の第１主面５０ａに掘られたトレンチ１２の内壁を絶縁膜１２ｂで被覆した後、トレンチ１２内部に埋設されるポリシリコンからなる。トレンチゲート電極１２ａは、ＩＧＢＴ領域１０の制御端子であるゲート端子に接続されて、ＩＧＢＴのスイッチングの制御に用いられる。
エミッタ層１３は、第１主面５０ａ側の表層に選択的に形成されている。より具体的には、エミッタ層１３は、ＩＧＢＴ領域１０において、トレンチ１２の周囲に形成されている。エミッタ層１３は、例えば、不純物としてヒ素やリンがドープされることによってＮ導電型とされている。エミッタ層１３の形成深さは、ベース層１１の形成深さよりも浅くなっており、エミッタ層１３は、ベース層１１によって覆われている。そして、エミッタ層１３は、ＩＧＢＴ領域１０の出力端子であるエミッタ端子に接続され、例えばＧＮＤ電位とされている。
コレクタ層１４は、ＩＧＢＴ領域１０における第２主面５０ｂ側の表層に形成されている。コレクタ層１４は、例えば、不純物としてホウ素がドープされることによってＰ導電型とされている。なお、コレクタ層１４の不純物濃度は、ベース層１１の不純物濃度よりも高くされている。コレクタ層１４はＩＧＢＴ領域１０の出力端子であるコレクタ端子に接続され、エミッタ層１３との間でコレクタ電流が流れる。
ダイオード領域２０において、アノード層２１は、半導体基板５０の第１主面５０ａ側の表層に形成されている。アノード層２１は、例えば、不純物としてホウ素がドープされることによってＰ導電型とされている。なお、アノード層２１は、ＩＧＢＴ領域１０におけるベース層１１と同一の工程で形成され、ベース層１１とアノード層２１とは一続きになっている。そのため、アノード層２１が形成される第１主面５０ａからの深さや不純物濃度はベース層１１と同一である。アノード層２１は、カソード層２２及びドリフト層１７との間でＰＮ接合を成し、ダイオードとしての機能を発揮する。
カソード層２２は、ダイオード領域２０における第２主面５０ｂ側の表層に形成されている。カソード層２２は、例えば、不純物としてヒ素やリンがドープされることによってＮ導電型とされている。なお、カソード層２２の不純物濃度は、半導体基板５０（ドリフト層１７）の不純物濃度よりも高くされている。
ベースコンタクト層１６ａ及びアノードコンタクト層１６ｂは、それぞれベース層１１及びアノード層２１よりも不純物濃度が高くされたＰ導電型の半導体領域である。これらのコンタクト層１６は、図示しない配線との接続に利用される。特に、アノードコンタクト層１６ｂは、ダイオード領域２０が順バイアスされた状態から逆バイアス状態に変化するときに、ドリフト層１７に蓄積されたホールを効率よく抜き取るように機能する。
ドリフト層１７は、半導体基板５０にベース層１１、コレクタ層１４、アノード層２１及びカソード層２２が形成されることにより規定された領域である。具体的には、ベース層１１とコレクタ層１４との間の領域、及び、アノード層２１とカソード層２２との間の領域であり、言うまでもなくＮ導電型であって、不純物濃度は半導体基板５０と同一である。
上述したように、本実施形態に係る半導体装置１００においては、外周領域に高不純物濃度を持つガードリング３０，３１，３２が形成され、その最も内側のガードリング３０が、ダイオード領域２０のアノード層２１と電気的に接続されている。このため、ダイオード領域２０が順方向にバイアスされたとき、アノード層２１に加えてガードリング３０からもキャリア（ホール）がドリフト層１７に供給される。その結果、ダイオード領域２０において、ガードリング３０との境界付近のドリフト層１７にはガードリング３０から供給されたホールの分だけ、ダイオード領域２０の中央付近などに比較して多量のホールが存在することになる。
従って、ダイオード領域２０が順方向バイアスから逆方向バイアスに切り替わったとき、ダイオード領域２０とガードリング３０との境界付近における多量のホールが、ダイオード領域２０のアノード層２１に一気に流れ込んで電流集中が生じる虞がある。
そのため、本実施形態による半導体装置１００では、ダイオード領域２０において、カソード層２２とガードリング３０との位置関係に工夫を凝らすことにより、上述した電流集中を抑制できるようにした。以下、本実施形態による半導体装置１００の技術的特徴点について詳しく説明する。
まず、半導体基板５０の厚さを一定（７５μｍ）としつつ、図３及び図４に示すように半導体基板５０の表面に平行な面へ投影した場合のカソード層２２とガードリング３０との間の最小距離Ｌを変更した場合に、ガードリング３０よりも深いドリフト層１７における深さ位置（例えば１５μｍ）での電流密度がどのように変化するかをシミュレーションモデルを用いて確認した。その結果を図５のグラフに示す。
図５のグラフから、半導体基板５０の表面に平行な面へ投影した場合のカソード層２２とガードリング３０との間の最小距離Ｌが短いほど、最も内側のガードリング３０を形成しているＰｗｅｌｌ領域の直下の電流密度が高くなっていることが分かる。その一方で、カソード層２２の直上の電流密度は、最小距離Ｌに係わらず、ほぼ一定値に収束していることも確認できる。この結果から、カソード層２２とガードリング３０との間の最小距離Ｌが短いと、ガードリング３０からドリフト層１７へのキャリア注入量が多くなり、その結果、ガードリング３０（Ｐｗｅｌｌ領域）の直下の電流密度が高くなっていることが予想される。
さらに、半導体基板５０の厚さｄを変化させ、各基板厚さｄにおいて、カソード層２２とガードリング３０との間の最小距離Ｌを変化させつつ、ガードリング３０よりも深い深さ位置（例えば１５μｍ）での電流密度がどのように変化しているかをシミュレーションモデルを用いて確認した。そして、得られた各基板厚さｄに関する結果を、最小距離Ｌ／基板厚さｄをパラメータとして一方の軸に取り、Ｐｗｅｌｌ領域下／カソード層直上電流比を他方の軸とした図６のグラフにプロットした。なお、図６のグラフに示されるように、基板厚さｄは、５０［μｍ］、７５［μｍ］、１００［μｍ］、１５０［μｍ］とした。
図６のグラフから、半導体基板５０の厚さに係わらず、Ｌ／ｄが大きくなるほど、カソード層２２の直上の電流の大きさ（電流密度）に対して、ガードリング３０（Ｐｗｅｌｌ領域）下の電流の大きさ（電流密度）が低下することが分かる。これは、Ｌ／ｄが大きくなるほど、ダイオード領域２０が順方向にバイアスされたとき、ガードリング３０とカソード層２２との間でキャリアが伝導するよりも、アノード層２１とカソード層２２との間でキャリアが伝導し易くなるためであると考えられる。換言すると、ダイオード領域２０において、アノード層２１とカソード層２２との間のキャリア伝導が支配的となるためであると考えられる。
ここで、図６のグラフに示されるように、半導体基板５０の厚さによらず、Ｌ／ｄの値が１よりも小さい範囲から１を超える範囲までは、Ｌ／ｄの値の増加に伴って、Ｐｗｅｌｌ領域下／カソード層直上電流比は急激に低下していく。そして、Ｌ／ｄの値が１．５付近のときに、Ｐｗｅｌｌ領域下／カソード層直上電流比は０．１５程度未満まで低下している。その後、Ｌ／ｄの値の増加に伴うＰｗｅｌｌ領域下／カソード層直上電流比の変化勾配は緩やかになる。すなわち、図６のグラフから、Ｌ／ｄとＰｗｅｌｌ領域下／カソード層直上電流比との関係において、Ｌ／ｄ＝１．５付近に変曲点があると言える。
そして、Ｐｗｅｌｌ領域下／カソード層直上電流比が０．１５程度未満であれば、ガードリング３０からドリフト層１７に注入されるキャリアは、アノード層２１から注入されるキャリアのせいぜい１／６〜１／７程度である。この程度のキャリア注入量であれば、ダイオード領域２０とガードリング３０との境界付近におけるリカバリ電流による電流集中も実用に耐える程度に抑制可能である。
このような結果から、本実施形態では、カソード層２２とガードリング３０とは、Ｌ／ｄ≧１．５を満たす位置に形成することとした。そのため、本実施形態では、カソード層２２は、ＩＧＢＴ領域１０とダイオード領域２０との配列方向に平行な両端面が、図４に示すように、ガードリング３０から最小距離Ｌだけ離れた位置で終端される。これにより、アノード層２１とガードリング３０との境界付近のドリフト層１７に、多量のホールが蓄積することを抑制することができる。そのため、ダイオード領域２０が逆方向バイアスに切り替わった時に、アノード層２１に多量のホールが流れ込むこと、すなわち、局所的な電流集中の発生を抑制することができる。その結果、ダイオード領域２０のリカバリ耐量の一層の向上を図ることができる。
さらに、カソード層２２とガードリング３０とは、Ｌ／ｄ≧１．８を満たす位置に形成されることが好ましい。カソード層２２とガードリング３０との位置関係が、Ｌ／ｄ≧１．８を満たす場合、図６のグラフから読み取れるように、Ｐｗｅｌｌ領域下／カソード層直上電流比は０．１程度未満まで低下するためである。また、カソード層２２とガードリング３０とは、Ｌ／ｄ≧２．０を満たす位置に形成された場合、Ｐｗｅｌｌ領域下／カソード層直上電流比を０．１未満に確実に抑えることができるので、より好ましい。
（第２実施形態）
次に、第２実施形態に係る半導体装置について説明する。
上述した第１実施形態に係る半導体装置１００では、ドリフト層１７に格子欠陥層（ダメージ層）を形成していなかったが、従来の半導体装置と同様に、格子欠陥層を形成するようにしても良い。本実施形態では、格子欠陥層を形成するときの、カソード層２２とガードリング３０との位置関係について説明する。
図７に示すように、格子欠陥層１８をドリフト層１７に形成することにより、ドリフト層１７を移動するキャリアのライフタイムを短くすることができるので、ドリフト層１７中におけるキャリアの蓄積量を調整することができる。
格子欠陥層１８は、イオン照射によって半導体基板５０の結晶構造にダメージを与え、格子欠陥を生じさせることで形成される。半導体基板５０に照射するイオン種としては、例えば、プロトンやヘリウムイオン、アルゴンイオンを採用することができる。
ここで、格子欠陥層１８は、例えば図７及び図８に示すように、ドリフト層１７において、ダイオード領域２０をカバーし、さらに、外周領域のドリフト層１７まで達するように形成される。格子欠陥層１８が外周領域にまで延出することで、格子欠陥層１８によって覆われた部分のガードリング３０からドリフト層１７へのキャリア注入量を抑えることができる。
しかしながら、図８に示すように、ダイオード領域２０が順方向にバイアスされたとき、格子欠陥層１８を半導体基板５０の第１主面５０ａに投影した際に格子欠陥層１８によって覆われないガードリング３０の端部から、キャリアがドリフト層１７に供給される可能性がある。この結果、格子欠陥層１８を形成しながら、局所的に多量のキャリアがドリフト層１７に蓄積されてしまう虞がある。
そのため、第２実施形態による半導体装置１００では、格子欠陥層１８によってカバーされていないガードリング３０を対象として、カソード層２２とガードリング３０とが、Ｌ／ｄ≧１．５を満たす位置に形成することとした。具体的には、図８に示すように、格子欠陥層１８によってカバーされないガードリング３０との距離を稼ぐために、カソード層２２を、ガードリング３０から離れた位置で終端させたり、図９に示すように、格子欠陥層１８の幅を広げたりすることによって、カソード層２２とガードリング３０との距離を確保する。
なお、本実施形態においても、第１実施形態と同様に、カソード層２２とガードリング３０との位置関係として、Ｌ／ｄ≧１．８を満たすことがより好ましく、さらに、Ｌ／ｄ≧２．０を満たすことがより一層好ましい。
上述した構成を採用することにより、格子欠陥層１８を形成した場合に、その格子欠陥層１８によってカバーされていないガードリング３０から多量のキャリアが注入されてしまうことを抑制することが可能になる。
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態に何ら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
例えば、図１０に示すように、格子欠陥層１８は外周領域にまで延出しないように形成しても良い。この場合、ガードリング３０は、格子欠陥層１８によって覆われていないので、カソード層２２とガードリング３０との位置関係は、第１実施形態にて説明したように、カソード層２２の端部とガードリング３０との最小距離Ｌを用いて、Ｌ／ｄが１．５以上となるように規定すれば良い。
また、上述した実施形態において、基板濃度や、ベース層１１及びアノード層２１の表面濃度、さらには、ガードリング３０の表面濃度の一例を記したが、それらの濃度は一例にすぎない。また、ベース層１１及びアノード層２１の形成深さや、ガードリング３０の形成深さについても同様である。
例えば、ベース層１１及びアノード層２１の表面濃度と、ガードリング３０の表面濃度とに関しては、ガードリング３０の表面濃度＞ベース層１１及びアノード層の表面濃度との関係を満たすことを条件として、ベース層１１及びアノード層２１の表面濃度を１Ｅ１７〜８Ｅ１７の範囲から選択し、ガードリング３０の表面濃度を２Ｅ１７〜１Ｅ１８の範囲から選択するようにしても良い。また、形成深さに関しても、ベース層１１及びアノード層２１の形成深さを２〜４μｍの範囲から選択し、ガードリング３０の形成深さを６〜８μｍの範囲から選択するようにしても良い。さらに、基板濃度は、５Ｅ１３〜２Ｅ１４の範囲から選択しても良い。この程度の濃度変化や形成深さの変化であれば、上述したＰｗｅｌｌ領域下／カソード層直上電流比が大きく変わることはないためである。
１０…ＩＧＢＴ領域、１１…ベース層、１２…トレンチ、１２ａ…トレンチゲート電極、１３…エミッタ層、１４…コレクタ層、１７…ドリフト層、２０…ダイオード領域、２１…アノード層、２２…カソード層、３０…ガードリング（Ｐｗｅｌｌ領域）、５０…半導体基板

Claims (6)

  1. 第１導電型のドリフト層（１７）と、
    前記ドリフト層の一方の表層部に形成された第２導電型のベース層（１１）及びアノード層（２１）と、
    前記ベース層に選択的に形成されたエミッタ層（１３）と、
    前記ドリフト層の他方の表層部に形成される第２導電型のコレクタ層（１４）と第１導電型のカソード層（２２）と、を備え、
    前記エミッタ層、前記ベース層、前記ドリフト層、及び前記コレクタ層によってＩＧＢＴとして動作するＩＧＢＴ領域（１０）が形成され、前記ＩＧＢＴ領域に隣接して、前記アノード層、前記ドリフト層、及び前記カソード層によってダイオードとして動作するダイオード領域（２０）が形成された半導体基板（５０）を備え、
    前記半導体基板において、さらに、前記ＩＧＢＴ領域及び前記ダイオード領域が隣接して形成されている素子領域を取り囲む外周領域に、前記アノード層と同電位の電圧が印加される第２導電型のガードリング（３０）が前記ドリフト層の表層部に形成され、
    前記カソード層と前記ガードリングとは、前記半導体基板の表面に平行な面へ投影した場合の前記カソード層と前記ガードリングとの間の距離の最小値をＬとし、前記半導体基板の厚みをｄとしたとき、Ｌ／ｄ≧１．５を満たす位置に形成される半導体装置。
  2. 前記ドリフト層のうち、少なくとも前記ダイオード領域の前記ドリフト層にダメージ領域（１８）が形成されており、
    前記ダメージ領域は、前記素子領域を超えて前記外周領域の前記ドリフト層まで達しており、
    前記ダメージ領域によってカバーされない前記ガードリングを対象として、前記カソード層と前記ガードリングとは、前記半導体基板の表面に平行な面へ投影した場合の前記カソード層と前記ガードリングとの間の距離の最小値をＬとし、前記半導体基板の厚みをｄとしたとき、Ｌ／ｄ≧１．５を満たす位置に形成されている請求項１に記載の半導体装置。
  3. 前記カソード層と前記ガードリングとは、Ｌ／ｄ≧１．８を満たす位置に形成される請求項１又は２に記載の半導体装置。
  4. 前記カソード層と前記ガードリングとは、Ｌ／ｄ≧２．０を満たす位置に形成される請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記ガードリングの不純物濃度は、前記アノード層の不純物濃度よりも高い請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記ＩＧＢＴ領域と前記ダイオード領域とは、前記素子領域において、交互にストライプ状に配列されており、前記素子領域における前記ストライプ状の配列の両端には、前記ＩＧＢＴ領域が設けられる請求項１乃至５のいずれかに記載の半導体装置。
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