JP2019161126A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019161126A
JP2019161126A JP2018048619A JP2018048619A JP2019161126A JP 2019161126 A JP2019161126 A JP 2019161126A JP 2018048619 A JP2018048619 A JP 2018048619A JP 2018048619 A JP2018048619 A JP 2018048619A JP 2019161126 A JP2019161126 A JP 2019161126A
Authority
JP
Japan
Prior art keywords
region
semiconductor device
axis direction
contact
extending direction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018048619A
Other languages
English (en)
Other versions
JP7102808B2 (ja
Inventor
内藤　達也
Tatsuya Naito
達也 内藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2018048619A priority Critical patent/JP7102808B2/ja
Priority to US16/296,097 priority patent/US10957758B2/en
Publication of JP2019161126A publication Critical patent/JP2019161126A/ja
Application granted granted Critical
Publication of JP7102808B2 publication Critical patent/JP7102808B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】半導体装置において、ターンオフ耐量を向上させる。【解決手段】半導体基板と、半導体基板に設けられ、半導体基板の上面および下面の間で電流が流れる活性部と、活性部に設けられたトランジスタ部と、活性部に設けられ、半導体基板の上面視で予め定められた配列方向に沿ってトランジスタ部と配列されたダイオード部と、半導体基板の上面視において、半導体基板の外周端と活性部との間に設けられたエッジ終端構造部と、を備え、半導体基板の上面視において、配列方向に直交する延伸方向においてトランジスタ部と対向する、エッジ終端構造部の少なくとも一部において、半導体基板の下面に接して、第１導電型の第１カソード領域が設けられる、半導体装置を提供する。【選択図】図１ｄ

Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置が知られている（例えば、特許文献１参照）。
特許文献１ 特開２０１３−１５２９９６号公報
半導体装置においては、ターンオフ耐量を向上させることが好ましい。
本発明の一つの態様においては、半導体基板と、半導体基板に設けられ、半導体基板の上面および下面の間で電流が流れる活性部と、活性部に設けられたトランジスタ部と、活性部に設けられ、半導体基板の上面視で予め定められた配列方向に沿ってトランジスタ部と配列されたダイオード部と、半導体基板の上面視において、半導体基板の外周端と活性部との間に設けられたエッジ終端構造部と、を備える半導体装置を提供する。半導体装置は、上面視において、配列方向に直交する延伸方向においてトランジスタ部と対向する、エッジ終端構造部の少なくとも一部において、半導体基板の下面に接して、第１導電型の第１カソード領域が設けられる。
トランジスタ部は、第１導電型のエミッタ領域を有し、上面視において、延伸方向における第１カソード領域の活性部側の端部が、延伸方向におけるエミッタ領域の外周端側の端部よりも、延伸方向における外周端側に設けられてよい。
トランジスタ部は、第２導電型の第１コンタクト領域を有し、上面視において、第１コンタクト領域の少なくとも一部と、第１カソード領域の少なくとも一部が、延伸方向において重なってよい。
エッジ終端構造部には、半導体基板の上面に接して、第２導電型のウェル領域が設けられ、上面視において、延伸方向における第１カソード領域の活性部側の端部が、ウェル領域と重なってよい。
上面視において、エッジ終端構造部は活性部を囲うように設けられてよい。上面視において、第１カソード領域は前記活性部を囲うように設けられてよい。
半導体基板の上面側に、ダイオード部から、上面視で配列方向に直交する延伸方向においてダイオード部と対向する、エッジ終端構造部の少なくとも一部にわたって、ライフタイムキラーを含むライフタイム制御領域が設けられてよい。
ライフタイム制御領域は、ウェル領域の下方に設けられ、ウェル領域よりも外周端側で終端してよい。
ダイオード部は、半導体基板の上面に接して設けられた第２導電型の第２コンタクト領域と、半導体基板の下面に接して設けられた第１導電型の第２カソード領域と、第２カソード領域の上方に設けられた、電気的にフローティングとなっている第２導電型の第１フローティング領域と、を有し、上面視において、第１フローティング領域の少なくとも一部と、第２コンタクト領域とが、延伸方向において重なってよい。
上面視において、延伸方向における第１フローティング領域の活性部側の端部と、延伸方向における第２コンタクト領域の活性部側の端部との延伸方向における距離が、延伸方向における第１フローティング領域の外周端側の端部と、延伸方向における第２コンタクト領域の外周端側の端部との延伸方向における距離よりも大きくてよい。
ダイオード部は、第２カソード領域の上方に、電気的にフローティングとなっている第２導電型の第２フローティング領域を有してよい。第１フローティング領域と第２フローティング領域は、延伸方向に配列されてよい。
延伸方向において、第１フローティング領域の幅は、第２フローティング領域の幅よりも大きくてよい。ライフタイム制御領域は、第２コンタクト領域の下方に設けられてよい。
上面視において、第２カソード領域よりも外周端側に、半導体基板の下面に接して第２導電型のコレクタ領域が設けられ、第１フローティング領域は、第２カソード領域の上方およびコレクタ領域の上方に設けられ、上面視において、ライフタイム制御領域の少なくとも一部と、第１フローティング領域の少なくとも一部が、延伸方向において重なってよい。
第２カソード領域とコレクタ領域は接して設けられ、上面視において、延伸方向におけるライフタイム制御領域の活性部側の端部が、第２カソード領域とコレクタ領域との境界と、延伸方向における第１フローティング領域の活性部側の端部との間で終端していてよい。
上面視において、コレクタ領域よりも外周端側に、半導体基板の下面に接して第１導電型の終端領域が設けられてよい。
上面視において、延伸方向における第２コンタクト領域の外周端側の端部と、延伸方向における終端領域の活性部側の端部との延伸方向における距離が、半導体基板の厚さよりも大きくてよい。
上面視において、延伸方向における第２コンタクト領域の活性部側の端部と、延伸方向における第２カソード領域の外周端側の端部との延伸方向における距離が、延伸方向における第２コンタクト領域の外周端側の端部と、延伸方向における終端領域の活性部側の端部との延伸方向における距離よりも大きくてよい。
上面視において、延伸方向における第２コンタクト領域の活性部側の端部と、延伸方向における第２カソード領域の外周端側の端部との延伸方向における距離が、半導体基板の厚さよりも大きくてよい。
上面視において、延伸方向における第２コンタクト領域の活性部側の端部と、延伸方向における第２カソード領域の外周端側の端部との延伸方向における距離が、１００μｍ以上であってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る半導体装置１００の上面の一例を示す図である。 図１ａにおける領域Ａ１の拡大図である。 図１ｂにおける領域Ｂ１の拡大図である。 図１ｂにおけるａ−ａ'断面の一例を示す図である。 本実施形態に係る半導体装置１００の他の上面の一例を示す図である。 図２ａにおける領域Ａ２の拡大図である。 図２ｂにおける領域Ｂ２の拡大図である。 図２ｂにおけるｂ−ｂ'断面の一例を示す図である。 本実施形態に係る半導体装置１００の他の上面の一例を示す図である。 図３ａにおける領域Ａ３の拡大図である。 図３ｂにおける領域Ｂ３の拡大図である。 図３ｂにおけるｃ−ｃ'断面の一例を示す図である。 第１比較例の半導体装置１５０の上面を示す図である。 図４ａにおける領域Ａ４の拡大図である。 図４ｂにおけるｚ−ｚ'断面の一例を示す図である。 本実施形態に係る半導体装置２００の上面の一例を示す図である。 図５ａにおける領域Ａ５の拡大図である。 図５ｂにおける領域Ｂ５の拡大図である。 図５ｂにおけるｄ−ｄ'断面の一例を示す図である。 図５ｃにおけるｅ−ｅ'断面の一例を示す図である。 図５ｂにおけるｆ−ｆ'断面の一例を示す図である。 図５ａにおける領域Ａ５の他の拡大図である。 図６ａにおけるｇ−ｇ'断面の一例を示す図である。 図５ａにおける領域Ａ５の他の拡大図である。 図７ａにおける領域Ｂ５'の拡大図である。 図７ｂにおけるｈ−ｈ'断面の一例を示す図である。 図７ｂにおけるｊ−ｊ'断面の一例を示す図である。 第２比較例の半導体装置２５０の上面を示す図である。 図８ａにおける領域Ａ６の拡大図である。 図８ｂにおけるｋ−ｋ'断面の一例を示す図である。 本実施形態に係る半導体装置２００の他の上面の一例を示す図である。 図９ａにおける領域Ａ７の拡大図である。 図９ｂにおける領域Ｂ７の拡大図である。 図９ｂにおけるｍ−ｍ'断面の一例を示す図である。 図９ｃにおけるｎ−ｎ'断面の一例を示す図である。 図９ａにおける領域Ａ７の他の拡大図である。 図１０ａにおける領域Ｂ７'の拡大図である。 図１０ａにおけるｐ−ｐ'断面の一例を示す図である。 図１０ｂにおけるｑ−ｑ'断面の一例を示す図である。 本実施形態に係る半導体装置２００の他の上面の一例を示す図である。 図１１ａにおける領域Ａ８の拡大図である。 図１１ｂにおけるｒ−ｒ'断面の一例を示す図である。 図１１ａにおける領域Ａ８の他の拡大図である。 図１２ａにおけるｔ−ｔ'断面の一例を示す図である。 本実施形態に係る半導体装置２００の他の上面の一例を示す図である。 図１３ａにおける領域Ａ９の拡大図である。 図１３ｂにおける領域Ｂ９の拡大図である。 図１３ｂにおけるｕ−ｕ'断面の一例を示す図である。 図１３ｃにおけるｖ−ｖ'断面の一例を示す図である。 第３比較例の半導体装置２６０の上面を示す図である。 図１４ａにおける領域Ａ１０の拡大図である。 図１４ｂにおけるｚ''−ｚ' ''断面の一例を示す図である。 図１３ａにおける領域Ａ９の他の拡大図である。 図１５ａにおける領域Ｂ９'の拡大図である。 図１５ａにおけるｗ−ｗ'断面の一例を示す図である。 図１５ｂにおけるｘ−ｘ'断面の一例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピングされた領域におけるドーピング濃度分布がピークを有する場合、当該ピーク値を当該ドーピング領域におけるドーピング濃度としてよい。ドーピングされた領域におけるドーピング濃度がほぼ均一な場合等においては、当該ドーピング領域におけるドーピング濃度の平均値をドーピング濃度としてよい。
図１ａは、本実施形態に係る半導体装置１００の上面の一例を示す図である。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。ダイオード部８０は、半導体基板１０の上面においてトランジスタ部７０と隣接して設けられたＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。
半導体基板１０には、活性部１２０が設けられる。活性部１２０は、半導体装置１００をオン状態に制御した場合に、半導体基板１０の上面と下面との間で主電流が流れる領域である。即ち、半導体基板１０の上面から下面、または下面から上面に、半導体基板１０の内部を深さ方向に電流が流れる領域である。本明細書では、トランジスタ部７０およびダイオード部８０をそれぞれ素子部または素子領域と称する。素子部が設けられた領域を活性部１２０としてよい。
なお、半導体基板１０の上面視において、２つの素子部に挟まれた領域も活性部１２０とする。図１ａの例では、素子部に挟まれてゲートランナー４８が設けられている領域も活性部１２０に含めている。活性部１２０は、半導体基板１０の上面視において、エミッタ電極が設けられた領域およびエミッタ電極に挟まれた領域とすることもできる。図１ａの例では、トランジスタ部７０およびダイオード部８０の上方にエミッタ電極が設けられる。
半導体基板１０の上面視において、活性部１２０と半導体基板１０の外周端１４０との間の領域を、エッジ終端構造部９０とする。エッジ終端構造部９０は、半導体基板１０の上面視において、活性部１２０を囲んで設けられる。エッジ終端構造部９０には、半導体装置１００と外部の装置とをワイヤ等で接続するための１つ以上の金属のパッドが配置されてよい。半導体装置１００は、活性部１２０を囲んでエッジ終端構造部９０を有してよい。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有してよい。
活性部１２０には、トランジスタ部７０およびダイオード部８０が複数設けられてよい。トランジスタ部７０とは、活性部１２０において、半導体基板１０の下面に第２導電型のコレクタ領域が設けられた領域を指す。ダイオード部８０とは、活性部において、半導体基板１０の下面に第１導電型の第２カソード領域８２が設けられた領域を指す。本例の第２カソード領域８２は、一例としてＮ＋型である。第２カソード領域８２は、図１ａの細い実線の枠に示すように、エッジ終端構造部９０と接しない範囲に設けられる。また、図１ａの上面視で活性部１２０を囲うように、ゲート金属層５０が設けられてよい。
トランジスタ部７０およびダイオード部８０は、半導体基板１０の上面視で、Ｙ軸方向に並んで設けられてよい。本明細書では、トランジスタ部７０およびダイオード部８０が配列される方向を配列方向（Ｙ軸方向）と称する。ダイオード部８０は、Ｙ軸方向においてトランジスタ部７０に挟まれて設けられてよい。
トランジスタ部７０およびダイオード部８０は、Ｘ軸方向およびＹ軸方向に複数設けられてよい。図１ａは、トランジスタ部７０がＸ軸方向に２つおよびＹ軸方向に７つ、並びにダイオード部８０がＸ軸方向に２つおよびＹ軸方向に６つ設けられる一例を示している。Ｘ軸方向において、２つのトランジスタ部７０の間には、ゲートランナー４８が設けられてよい。
ゲート金属層５０は、半導体基板１０の上面視で、活性部１２０を囲うように設けられてよい。ゲート金属層５０は、エッジ終端構造部９０に設けられるゲートパッド１１６と電気的に接続される。ゲート金属層５０は、アルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。ゲート金属層５０は、トランジスタ部７０に電気的に接続され、トランジスタ部７０にゲート電圧を供給する。エッジ終端構造部９０には、エミッタ電極と電気的に接続されるエミッタパッド１１８等のパッドが設けられてよい。
本例の半導体装置１００は、温度センス部１１０、温度センス配線１１２および温度測定用パッド１１４を備える。温度センス部１１０は、活性部１２０の上方に設けられる。温度センス部１１０は、半導体基板１０の上面視で、活性部１２０の中央に設けられてよい。温度センス部１１０は、活性部１２０の温度を検知する。温度センス部１１０は、単結晶または多結晶のシリコンで形成されるｐｎ型温度センスダイオードであってよい。
温度センス配線１１２は、半導体基板１０の上面視で、活性部１２０の上方に設けられる。温度センス配線１１２は、温度センス部１１０と接続される。温度センス配線１１２は、半導体基板１０の上面において活性部１２０と外周端１４０との間の領域まで延伸し、温度測定用パッド１１４と接続される。温度センス配線１１２は、ｐｎ型温度センスダイオードのｐ型層に電気的に接続するアノード電極の配線１１２−１と、ｎ型層に電気的に接続するカソード電極の配線１１２−２とを含んでよい。温度測定用パッド１１４は、アノードパッド１１４−１と、カソードパッド１１４−２とを含んでよい。
本例の半導体装置１００は、半導体基板１０の下面に接して、第１導電型の第１カソード領域８３が設けられる。第１カソード領域８３は、半導体基板１０の上面視において、配列方向（Ｙ軸方向）に直交する延伸方向（Ｘ軸方向）においてトランジスタ部７０と対向する、エッジ終端構造部９０の少なくとも一部に設けられる。本例の第１カソード領域８３は、一例としてＮ＋型である。図１ａにおいて、第１カソード領域８３が設けられる領域を斜線部で示している。
配列方向とは、図１ａに示す半導体基板１０の上面視において、トランジスタ部７０とダイオード部８０が交互に配列する方向、即ちＹ軸方向を指す。延伸方向とは、トランジスタ部７０およびダイオード部８０に設けられるトレンチ部が延伸する方向、即ちＸ軸方向を指す。トレンチ部については、後の図１ｃの説明において詳細に述べる。
第１カソード領域８３は、Ｘ軸方向において外周端１４０から活性部１２０の一部まで設けられてよい。第１カソード領域８３は、エッジ終端構造部９０のうち、Ｘ軸方向においてダイオード部８０と対向する領域には、設けられなくてよいが、設けられてもよい。本例の半導体装置１００においては、第１カソード領域８３は、エッジ終端構造部９０のうち、Ｘ軸方向においてダイオード部８０と対向する領域の一部にも設けられる。第１カソード領域８３は、活性部１２０のＹ軸方向正側および負側においてＸ軸方向に延伸するエッジ終端構造部９０にも、設けられてよい。
図１ｂは、図１ａにおける領域Ａ１の拡大図である。領域Ａ１は、図１ａの上面視で、２つのトランジスタ部７０および当該２つのトランジスタ部７０に挟まれるダイオード部８０、並びに当該２つのトランジスタ部７０および当該ダイオード部８０にＸ軸方向に対向するエッジ終端構造部９０を含む領域である。なお、図１ｂにおいては、図面の視認性のため、図１ａにおける第１カソード領域８３を表す斜線部を省略して示している。図１ｂにおいては、第１カソード領域８３の領域を、斜線部の代わりに破線部および矢印にて示している。
図１ｂに示す通り、本例の半導体装置１００には、活性部１２０とエッジ終端構造部９０が設けられる。Ｘ軸方向において、第２導電型のウェル領域１１が、活性部１２０とエッジ終端構造部９０に挟まれて設けられる。
エッジ終端構造部９０には、第２導電型のガードリング９２および外周端に接した第１導電型のチャネルストッパ１７４が設けられる。本例のガードリング９２は、一例としてＰ＋型である。また、本例のチャネルストッパ１７４は、一例としてＮ＋型である。ガードリング９２は、Ｘ軸方向負側から正側に向かって、複数設けられてよい。本例においては、一例としてガードリング９２−１〜ガードリング９２−５の５つが設けられる。
ガードリング９２は、図１ａの上面視で、エッジ終端構造部９０に活性部１２０を囲うように設けられてよい。最内周のガードリング９２−１は、ガードリング９２−２〜ガードリング９２−５に囲われてよい。最外周のガードリング９２−５は、ガードリング９２−１〜９２−４を囲ってよい。５つのガードリング９２−１〜ガードリング９２−５のドーピング濃度は、等しくてよい。
本例の半導体装置１００は、図１ｂに示す通り、トランジスタ部７０において、半導体基板１０の上面に露出するゲートトレンチ部４０およびダミートレンチ部３０が設けられる。また、ダイオード部８０において、半導体基板１０の上面に露出するダミートレンチ部３０が設けられる。ゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の上面視において、延伸方向（本例ではＸ軸方向）に延伸している。
トランジスタ部７０においては、１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０が設けられる。ゲートトレンチ部４０は、延伸方向に延伸する２つの延伸部分３９と、２つの延伸部分３９を接続する接続部分４１を有してよい。ダミートレンチ部３０は、延伸方向に延伸する２つの延伸部分２９と、２つの延伸部分３９を接続する接続部分３１を有してよい。トランジスタ部７０において、１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、所定の配列方向（本例ではＹ軸方向）に沿って所定の間隔で配列される。トランジスタ部７０において、少なくとも一つのダミートレンチ部３０が、ゲートトレンチ部４０のそれぞれの延伸部分３９の間に設けられてよい。
ダイオード部８０においては、１つ以上のダミートレンチ部３０が設けられる。ダミートレンチ部３０は、延伸方向に延伸する２つの延伸部分２９と、２つの延伸部分３９を接続する接続部分３１を有してよい。ダイオード部８０においては、１つ以上のダミートレンチ部３０は、所定の配列方向（本例ではＹ軸方向）に沿って所定の間隔で配列される。
半導体基板１０の上面の上方には、エミッタ電極５２およびゲート金属層５０が設けられる。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。エミッタ電極５２およびゲート金属層５０は、トランジスタ部７０およびダイオード部８０の双方に設けられる。エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４、第１コンタクト領域１３、第２コンタクト領域１９および第３コンタクト領域１５の上方に設けられる。
エミッタ電極５２およびゲート金属層５０と、半導体基板１０の上面との間には、層間絶縁膜が設けられるが、図１ｂでは省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。
エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５と半導体基板１０の上面との間には、酸化膜等の絶縁膜が設けられる。
ゲート金属層５０は、コンタクトホール４９を通って、ゲートランナー４８と接触する。ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。ゲートランナー４８は、半導体基板１０の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで設けられる。ゲートランナー４８と半導体基板１０の上面との間には、酸化膜等の絶縁膜が設けられる。ゲートトレンチ部４０の先端部においてゲート導電部は半導体基板１０の上面に露出しており、ゲートランナー４８と接触する。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよく、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。
トランジスタ部７０において、コンタクトホール５４は、半導体基板１０の上方にトランジスタ部７０に重なって設けられる。コンタクトホール５４は、第１コンタクト領域１３、第３コンタクト領域１５およびエミッタ領域１２の各領域の上方に設けられる。トランジスタ部７０においては、いずれのコンタクトホール５４も、Ｘ軸方向負側に配置されたベース領域１４およびウェル領域１１の上方には配置されない。
ダイオード部８０において、コンタクトホール５４は、半導体基板１０の上方にダイオード部８０に重なって設けられる。コンタクトホール５４は、ベース領域１４および第２コンタクト領域１９の各領域の上方に設けられる。
半導体基板１０の上面と平行な方向において、各トレンチ部に隣接してメサ部が設けられる。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０の上面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。本例の半導体装置１００において、トランジスタ部７０においては、ゲートトレンチ部４０とダミートレンチ部３０とに挟まれる領域をメサ部としてよい。ダイオード部８０においては、ダミートレンチ部３０に挟まれる領域をメサ部としてよい。
トランジスタ部７０においては、Ｙ軸方向においてダイオード部８０と隣接する領域に、第２メサ部６２が設けられる。トランジスタ部７０において、第２メサ部６２を除く、各トレンチ部に挟まれる領域には、第１メサ部６０が設けられる。ダイオード部８０においては、各トレンチ部に挟まれる領域には第３メサ部６４が設けられる。
第１メサ部６０、第２メサ部６２および第３メサ部６４におけるＸ軸方向における両端部には、半導体基板１０の上面に露出した第２導電型のベース領域１４−ｅが設けられる。ベース領域１４−ｅよりもエッジ終端構造部９０側には、ベース領域１４−ｅに隣接してウェル領域１１が設けられる。ベース領域１４−ｅのドーピング濃度は、ウェル領域１１のドーピング濃度よりも低い。
第１メサ部６０において、ベース領域１４−ｅに対してＸ軸方向におけるウェル領域１１の反対側には、ベース領域１４−ｅに隣接して第１コンタクト領域１３が設けられる。第２メサ部６２において、ベース領域１４−ｅに対してＸ軸方向におけるウェル領域１１の反対側には、ベース領域１４−ｅに隣接して第３コンタクト領域１５が設けられる。第２メサ部６２において、第３コンタクト領域１５は、Ｘ軸方向における両端部に設けられるベース領域１４−ｅに挟まれて設けられてよい。また、第３メサ部６４において、ベース領域１４−ｅに対してＸ軸方向におけるウェル領域１１の反対側には、ベース領域１４−ｅに隣接して第２コンタクト領域１９が設けられる。
第１コンタクト領域１３、第２コンタクト領域１９および第３コンタクト領域１５は、一例としてＰ＋型である。第１コンタクト領域１３、第２コンタクト領域１９および第３コンタクト領域１５のドーピング濃度は、ベース領域１４−ｅのドーピング濃度よりも高い。第１コンタクト領域１３、第２コンタクト領域１９および第３コンタクト領域１５のドーピング濃度は、等しくてよい。
第１メサ部６０の上面には、ゲートトレンチ部４０およびダミートレンチ部３０と接して第１導電型のエミッタ領域１２が設けられる。本例のエミッタ領域１２は、一例としてＮ＋型である。また、第１メサ部６０の上面には、ゲートトレンチ部４０およびダミートレンチ部３０と接して第３コンタクト領域１５が設けられる。エミッタ領域１２および第３コンタクト領域１５は、ダミートレンチ部３０には接しないで設けられてもよい。
第１メサ部６０において、エミッタ領域１２および第３コンタクト領域１５は、ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向（Ｘ軸方向）に交互に隣接して設けられてよい。第１メサ部６０において、第１コンタクト領域１３は、Ｘ軸方向においてベース領域１４−ｅに最も近いコンタクト領域である。第１コンタクト領域１３は、ベース領域１４−ｅと、最もエッジ終端構造部９０側に設けられるエミッタ領域１２とに挟まれて設けられてよい。第１コンタクト領域１３は、ベース領域１４−ｅと接して設けられてもよい。
第１メサ部６０の上面において、エミッタ領域１２、第１コンタクト領域１３および第３コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。即ち、本例においては、エミッタ領域１２、第１コンタクト領域１３および第３コンタクト領域１５は、第１メサ部６０の上面において、第１メサ部６０を挟むゲートトレンチ部４０およびダミートレンチ部３０の双方に接し、当該ゲートトレンチ部４０から当該ダミートレンチ部３０にわたり、Ｙ軸方向に連続して設けられている。半導体基板１０の上面において、第１メサ部６０のＹ軸方向の幅と、第１メサ部６０に設けられたエミッタ領域１２、第１コンタクト領域１３および第３コンタクト領域１５のＹ軸方向の幅は等しい。
第２メサ部６２の上面において、第３コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。即ち、本例においては、第３コンタクト領域１５は、第２メサ部６２の上面において、第２メサ部６２を挟むゲートトレンチ部４０およびダミートレンチ部３０の双方に接し、ゲートトレンチ部４０からダミートレンチ部３０にわたり、Ｙ軸方向に連続して設けられている。半導体基板１０の上面において、第２メサ部６２のＹ軸方向の幅と、第２メサ部６２に設けられた第３コンタクト領域１５のＹ軸方向の幅は等しい。
第３メサ部６４の上面には、ダミートレンチ部３０と接してベース領域１４が設けられる。本例のベース領域１４は、一例としてＰ−型である。第３メサ部６４において、第２コンタクト領域１９は、ベース領域１４−ｅとベース領域１４とに挟まれて設けられてよい。なお、後の図５ｄの説明において述べるように、ベース領域１４−ｅは、ベース領域１４のうち、Ｘ軸方向においてウェル領域１１と第１コンタクト領域１３とに挟まれた領域において半導体基板１０の上面に露出した領域である。
第３メサ部６４の上面において、ベース領域１４は、コンタクトホール５４の下方にも設けられている。即ち、本例においては、ベース領域１４は、第３メサ部６４の上面において、第３メサ部６４を挟む２本のダミートレンチ部３０の双方に接し、一方のダミートレンチ部３０から他方のダミートレンチ部３０にわたり、Ｙ軸方向に連続して設けられている。半導体基板１０の上面において、第３メサ部６４のＹ軸方向の幅と、第３メサ部６４に設けられたベース領域１４のＸ軸方向の幅は等しい。なお、第３メサ部６４には、エミッタ領域１２が設けられなくてよく、設けられてもよい。本例では、エミッタ領域１２が設けられない。
以上に説明した通り、本明細書においては、第１コンタクト領域１３とは、Ｘ軸方向において、トランジスタ部７０におけるベース領域１４−ｅに最も近いコンタクト領域を指す。第２コンタクト領域１９とは、ダイオード部８０において、Ｘ軸方向にベース領域１４−ｅとベース領域１４とに挟まれて設けられるコンタクト領域を指す。第３コンタクト領域１５とは、トランジスタ部７０における第１メサ部６０において、第１コンタクト領域１３よりも活性部１２０の中央側（Ｘ軸方向負側）に、エミッタ領域１２と交互に設けられるコンタクト領域を指す。また、第３コンタクト領域１５とは、トランジスタ部７０における第２メサ部６２において、活性部１２０の中央側に、ベース領域１４−ｅに隣接して設けられるコンタクト領域をも指す。
ダイオード部８０には、半導体基板１０の下面側において、第１導電型の第２カソード領域８２が設けられる。本例の第２カソード領域８２は、一例としてＮ＋型である。図１ｂにおいて、半導体基板１０の上面視で第２カソード領域８２が設けられる領域を、一点鎖線で示している。第２カソード領域８２を半導体基板１０の上面に投影した領域は、ウェル領域１１からＸ軸方向負側に離れていてよい。半導体基板１０の下面に隣接する領域において第２カソード領域８２が設けられていない領域には、第２導電型のコレクタ領域が設けられてよい。
トランジスタ部７０には、半導体基板１０の下面側において、第２導電型のコレクタ領域が設けられる。本例のコレクタ領域は、一例としてＰ＋型である。半導体基板１０の下面側において、トランジスタ部７０におけるコレクタ領域は、ダイオード部８０におけるコレクタ領域とつながっていてよい。
トランジスタ部７０においては、エミッタ領域１２、第１コンタクト領域１３および第３コンタクト領域１５の下方に、ゲートトレンチ部４０に接して、第１導電型の蓄積領域１６が設けられてよい。本例の蓄積領域１６は、一例としてＰ＋型である。蓄積領域１６は、それぞれのトレンチ部の下端よりも上方に配置されてよい。蓄積領域１６を設けることで、キャリアの注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。図１ｂにおいて、蓄積領域１６が設けられる範囲を破線で示している。
ダイオード部８０においては、ベース領域１４および第２コンタクト領域１９の下方に、ダミートレンチ部３０に接して蓄積領域１６が設けられてよい。蓄積領域１６は、それぞれのトレンチ部の下端よりも上方に配置されてよい。図１ｂにおいて、蓄積領域１６が設けられる範囲を一点鎖線で示している。ダイオード部８０においては、蓄積領域１６は設けられなくてもよい。なお、図１ｂにおいては、トランジスタ部７０およびダイオード部８０において、各トレンチ部の領域も当該鎖線が横切っているが、蓄積領域１６は、各トレンチ部と重なる領域には形成されなくてよい。
第１カソード領域８３は、エッジ終端構造部９０のうちトランジスタ部７０とＸ軸方向に対向する領域に設けられる。第１カソード領域８３は、エッジ終端構造部９０のうちダイオード部８０とＸ軸方向に対向する領域の一部にも設けられてよい。第１カソード領域８３の活性部１２０側の端部Ｅは、図１ｂの上面視で、第１コンタクト領域１３、第２コンタクト領域１９および第３コンタクト領域１５と重なっていてよい。即ち、第１カソード領域８３は、Ｘ軸方向において、エッジ終端構造部９０から活性部１２０における端部Ｅまで、延伸して設けられてよい。第１カソード領域８３は、Ｘ軸方向において、端部Ｅから外周端１４０まで設けられてよい。
図１ｃは、図１ｂにおける領域Ｂ１の拡大図である。図１ｃは、Ｙ軸方向において、ダイオード部８０とトランジスタ部７０が隣接する領域を拡大して示している。第１メサ部６０、第２メサ部６２および第３メサ部６４におけるＸ軸方向における両端部には、半導体基板１０の上面に露出した第２導電型のベース領域１４−ｅが設けられる。ベース領域１４−ｅよりもエッジ終端構造部９０側には、ベース領域１４−ｅに隣接してウェル領域１１が設けられる。
第１メサ部６０において、ベース領域１４−ｅに対してＸ軸方向におけるウェル領域１１の反対側には、ベース領域１４−ｅに隣接して第１コンタクト領域１３が設けられる。第２メサ部６２において、ベース領域１４−ｅに対してＸ軸方向におけるウェル領域１１の反対側には、ベース領域１４−ｅに隣接して第３コンタクト領域１５が設けられる。第３メサ部６４において、ベース領域１４−ｅに対してＸ軸方向におけるウェル領域１１の反対側には、ベース領域１４−ｅに隣接して第２コンタクト領域１９が設けられる。
第１メサ部６０の上面には、ゲートトレンチ部４０およびダミートレンチ部３０と接してエミッタ領域１２および第３コンタクト領域１５が設けられる。第２メサ部６２の上面には、ダミートレンチ部３０に接して第３コンタクト領域１５が設けられる。第３メサ部６４の上面には、ダミートレンチ部３０に接してベース領域１４が設けられる。
蓄積領域１６は、トランジスタ部７０において、エミッタ領域１２、第１コンタクト領域１３および第３コンタクト領域１５の下方に設けられる。また、蓄積領域１６は、ダイオード部８０において、ベース領域１４および第２コンタクト領域１９の下方に設けられてよい。
第２カソード領域８２は、ダイオード部８０において半導体基板１０の下面に設けられる。第２カソード領域８２は、ウェル領域１１からＸ軸方向負側に離れて設けられてよい。
以上に説明した通り、本明細書においては、第１カソード領域８３とは、エッジ終端構造部９０に設けられるカソード領域を指す。第１カソード領域８３は、エッジ終端構造部９０から活性部１２０の一部まで、Ｘ軸方向に延伸していてもよい。第２カソード領域８２とは、活性部１２０に設けられるカソード領域を指す。
半導体基板１０の上面視において、Ｘ軸方向における第１カソード領域８３の活性部１２０側の端部Ｅは、Ｘ軸方向におけるエミッタ領域１２の外周端１４０側の端部Ｘ１よりも、Ｘ軸方向における外周端１４０側に設けられてよい。また、半導体基板１０の上面視において、第１コンタクト領域１３の少なくとも一部と、第１カソード領域８３の少なくとも一部は、Ｘ軸方向において重なっていてよい。即ち、第１カソード領域８３の端部Ｅは、Ｘ軸方向において、第１コンタクト領域１３、第２コンタクト領域１９および第２メサ部６２における第３コンタクト領域１５の外周端１４０側の端部Ｘ２と、Ｘ１との間に設けられてよい。第１カソード領域８３の端部Ｅは、図１ｃの上面視で、コンタクトホール５４のＸ軸方向正側の端と一致してよい。
第１カソード領域８３は、Ｙ軸方向において、エッジ終端構造部９０のうちトランジスタ部７０とＸ軸方向に対向する領域から、ダイオード部８０とＸ軸方向に対向する領域の一部にわたって設けられてよい。第１カソード領域８３は、ダイオード部８０とＸ軸方向に対向する領域の他の一部には、設けられなくてよい。第１カソード領域８３のドーピング濃度は、第２カソード領域８２のドーピング濃度と等しくてよい。
図１ｄは、図１ｂにおけるａ−ａ'断面の一例を示す図である。ａ−ａ'断面は、チャネルストッパ１７４、ガードリング９２、ウェル領域１１、ゲートトレンチ部４０、ダミートレンチ部３０、ベース領域１４−ｅ、第１コンタクト領域１３、エミッタ領域１２および第３コンタクト領域１５を通るＸＺ面である。また、ａ−ａ'断面は、半導体基板１０の上面２１の上方において、コンタクトホール５４およびコンタクトホール５６を通るＸＺ面である。
本例の半導体装置１００は、ａ−ａ'断面において、半導体基板１０、層間絶縁膜３８、ゲートランナー４８、接続部２５、エミッタ電極５２、ゲート金属層５０、フィールドプレート９４およびコレクタ電極２４を有する。エミッタ電極５２およびフィールドプレート９４は、半導体基板１０の上面２１および層間絶縁膜３８の上面に設けられる。
コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向（Ｚ軸方向）と称する。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板または酸化ガリウム基板等であってもよい。本例の半導体基板１０はシリコン基板である。
半導体基板１０は、第１導電型のドリフト領域１８を備える。本例のドリフト領域１８は、一例としてＮ−型である。ドリフト領域１８は、半導体基板１０において、他のドーピング領域が設けられずに残存した領域であってよい。
活性部１２０において、ドリフト領域１８の上方には、一つ以上の蓄積領域１６が設けられてよい。図１ｄに示す半導体装置１００は、蓄積領域１６が、Ｚ軸方向に一つ設けられる一例を示している。蓄積領域１６が複数設けられる場合は、それぞれの蓄積領域１６はＺ軸方向に並んで配置されてよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリアの注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。
活性部１２０において、蓄積領域１６の上方にはベース領域１４が設けられる。ベース領域１４の上方には、半導体基板１０の上面２１に接して、エミッタ領域１２、第１コンタクト領域１３および第３コンタクト領域１５が設けられる。エミッタ領域１２および第３コンタクト領域１５は、Ｘ軸方向に交互に設けられてよい。なお、ベース領域１４−ｅは、ベース領域１４のうち、Ｘ軸方向においてウェル領域１１と第１コンタクト領域１３とに挟まれた領域において上面２１に露出した領域である。
エッジ終端構造部９０には、上面２１に接してガードリング９２が設けられる。また、エッジ終端構造部９０には、上面２１および外周端１４０に接して、チャネルストッパ１７４が設けられる。
Ｘ軸方向において、活性部１２０とエッジ終端構造部９０との間には、ウェル領域１１が設けられる。ａ−ａ'断面において、ウェル領域１１にはゲートトレンチ部４０およびダミートレンチ部３０が設けられる。ａ−ａ'断面におけるゲートトレンチ部４０の断面は、図１ｂの上面視におけるゲートトレンチ部４０の接続部分４１の断面である。ａ−ａ'断面におけるダミートレンチ部３０の断面は、図１ｂの上面視におけるダミートレンチ部３０の接続部分３１の断面である。ゲート導電部は、ゲートランナー４８と接続される。ダミー導電部は、接続部２５と接続される。ウェル領域１１は、ゲートトレンチ部４０およびダミートレンチ部３０よりも、Ｚ軸方向に深くまで設けられてよい。
ドリフト領域１８の下方には、第１導電型のバッファ領域２０が設けられてよい。本例のバッファ領域２０は、一例としてＮ＋型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型の第２カソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
半導体基板１０の下面２３には、コレクタ領域２２および第１カソード領域８３が設けられる。第１カソード領域８３のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高くてよい。第１カソード領域８３は、端部Ｅにおいてコレクタ領域２２と接してよい。
Ｘ軸方向において、第１カソード領域８３の端部Ｅは、エミッタ領域１２の外周端１４０側の端部Ｘ１よりも、外周端１４０側に設けられてよい。また、半導体基板１０の上面視において、第１コンタクト領域１３の少なくとも一部と、第１カソード領域８３の少なくとも一部は、Ｘ軸方向において重なっていてよい。即ち、第１カソード領域８３の端部Ｅは、Ｘ軸方向において、第１コンタクト領域１３の外周端１４０側の端部Ｘ２と、Ｘ１との間に設けられてよい。第１カソード領域８３の端部Ｅは、コンタクトホール５４のＸ軸方向正側の端と一致してよい。
本例の半導体装置１００は、トランジスタ部７０において、第１コンタクト領域１３からエッジ終端構造部９０にかけて、下面２３に第１導電型（Ｎ＋型）の第１カソード領域８３が設けられる。このため、トランジスタ部７０のターンオフ時に、第１コンタクト領域１３のエッジ終端構造部９０側の端部において、エッジ終端構造部９０における下面２３側から注入されるキャリア（本例の場合は正孔）の増加を、抑制することができる。このため、トランジスタ部７０のターンオフ耐量を向上させることができる。
図２ａは、本実施形態に係る半導体装置１００の他の上面の一例を示す図である。本例の半導体装置１００は、図１ａに示す半導体装置１００において、第１カソード領域８３の活性部１２０側の端部が、図１ａに示す半導体装置１００よりも外周端１４０側に設けられる点で、図１ａに示す半導体装置１００と異なる。
図２ｂは、図２ａにおける領域Ａ２の拡大図である。領域Ａ２は、図２ａの上面視で、２つのトランジスタ部７０および当該２つのトランジスタ部７０に挟まれるダイオード部８０、並びに当該２つのトランジスタ部７０および当該ダイオード部８０にＸ軸方向に対向するエッジ終端構造部９０を含む領域である。なお、図２ｂにおいては、図面の視認性のため、図２ａにおける第１カソード領域８３を表す斜線部を省略して示している。図２ｂにおいては、第１カソード領域８３の領域を、斜線部の代わりに破線部および矢印にて示している。
本例の半導体装置１００において、第１カソード領域８３は、Ｘ軸方向においてトランジスタ部７０およびダイオード部８０と対向する、エッジ終端構造部９０の全体に設けられる。第１カソード領域８３の活性部１２０側の端部Ｅは、図２ｂの上面視で、ウェル領域１１と重なっていてよい。第１カソード領域８３は、Ｘ軸方向において、端部Ｅから外周端１４０まで設けられてよい。
図２ｃは、図２ｂにおける領域Ｂ２の拡大図である。図３ｃは、Ｙ軸方向において、ダイオード部８０とトランジスタ部７０が隣接する領域を拡大して示している。
本例の半導体装置１００は、図２ｃに示す通り、半導体基板１０の上面視において、Ｘ軸方向における第１カソード領域８３の活性部１２０側の端部Ｅは、Ｘ軸方向におけるエミッタ領域１２の外周端１４０側の端部Ｘ１よりも、Ｘ軸方向における外周端１４０側に設けられる。本例の半導体装置１００は、図２ｃの上面視において、Ｘ軸方向における第１カソード領域８３の活性部１２０側の端部Ｅは、ウェル領域１１と重なる。即ち、端部Ｅは、ウェル領域１１のＸ軸方向負側の端部Ｘ３よりも、Ｘ軸方向正側に設けられ、ウェル領域１１の下方に設けられる。
図２ｄは、図２ｂにおけるｂ−ｂ'断面の一例を示す図である。本例の半導体装置１００におけるｂ−ｂ'断面の構成は、図１ｄに示すａ−ａ'断面の構成において、端部Ｅがウェル領域１１のＸ軸方向負側の端部Ｘ３と、Ｘ軸方向正側の端部Ｘ４とのＸ軸方向における間に設けられる点で、図１ｄに示すａ−ａ'断面の構成と異なる。即ち、本例において、端部ＥはＺ軸方向においてウェル領域１１と重なる。
本例の半導体装置１００は、トランジスタ部７０において、第１コンタクト領域１３からエッジ終端構造部９０にかけて、下面２３に第１導電型の第１カソード領域８３が設けられる。このため、トランジスタ部７０の動作時において、エッジ終端構造部９０における下面２３側から第１コンタクト領域１３にかけて移動するキャリア（本例の場合は正孔）を、抑制することができる。このため、トランジスタ部７０のターンオフ耐量を向上させることができる。
図３ａは、本実施形態に係る半導体装置１００の他の上面の一例を示す図である。本例の半導体装置１００は、図１ａに示す半導体装置１００において、第１カソード領域８３が、Ｘ軸方向においてトランジスタ部７０およびダイオード部８０と対向する、エッジ終端構造部９０の全体に設けられる点で、図１ａに示す半導体装置１００と異なる。本例において、第１カソード領域８３は、図３ａの上面視で、活性部１２０を囲うように設けられてよい。また、本例の半導体装置１００は、図１ａに示す半導体装置１００において、図３ａの上面視で第２カソード領域８２がゲートランナー４８のＸ軸方向正側から負側にわたり、Ｘ軸方向に連続して設けられる点で、図１ａに示す半導体装置１００と異なる。
図３ｂは、図３ａにおける領域Ａ３の拡大図である。領域Ａ３は、図３ａの上面視で、２つのトランジスタ部７０および当該２つのトランジスタ部７０に挟まれるダイオード部８０、並びに当該２つのトランジスタ部７０および当該ダイオード部８０にＸ軸方向に対向するエッジ終端構造部９０を含む領域である。なお、図３ｂにおいては、図面の視認性のため、図３ａにおける第１カソード領域８３を表す斜線部を省略して示している。図３ｂにおいては、第１カソード領域８３の領域を、斜線部の代わりに破線部および矢印にて示している。
本例の半導体装置１００において、第１カソード領域８３は、Ｘ軸方向においてトランジスタ部７０およびダイオード部８０と対向する、エッジ終端構造部９０の全体に設けられる。第１カソード領域８３の活性部１２０側の端部Ｅは、図１ｂの上面視で、第１コンタクト領域１３、第２コンタクト領域１９および第３コンタクト領域１５と重なっていてよい。即ち、第１カソード領域８３は、Ｘ軸方向において、エッジ終端構造部９０から活性部１２０における端部Ｅまで、延伸して設けられてよい。第１カソード領域８３は、Ｘ軸方向において、端部Ｅから外周端１４０まで設けられてよい。
図３ｃは、図３ｂにおける領域Ｂ３の拡大図である。図３ｃは、Ｙ軸方向において、ダイオード部８０とトランジスタ部７０が隣接する領域を拡大して示している。本例の半導体装置１００において、第１カソード領域８３は、Ｘ軸方向においてトランジスタ部７０およびダイオード部８０と対向する、エッジ終端構造部９０の全体に設けられる。
半導体基板１０の上面視において、Ｘ軸方向における第１カソード領域８３の活性部１２０側の端部Ｅは、Ｘ軸方向におけるエミッタ領域１２の外周端１４０側の端部Ｘ１よりも、Ｘ軸方向における外周端１４０側に設けられてよい。また、半導体基板１０の上面視において、第１コンタクト領域１３の少なくとも一部と、第１カソード領域８３の少なくとも一部は、Ｘ軸方向において重なっていてよい。即ち、第１カソード領域８３の端部Ｅは、Ｘ軸方向において、第１コンタクト領域１３、第２コンタクト領域１９および第２メサ部６２における第３コンタクト領域１５の外周端１４０側の端部Ｘ２と、Ｘ１との間に設けられてよい。第１カソード領域８３の端部Ｅは、図３ｃの上面視で、コンタクトホール５４のＸ軸方向正側の端と一致してよい。
本例の半導体装置１００において、第１カソード領域８３は、Ｘ軸方向においてトランジスタ部７０およびダイオード部８０と対向する、エッジ終端構造部９０の全体に設けられる。第１カソード領域８３のドーピング濃度は、第２カソード領域８２のドーピング濃度と等しくてよい。
図３ｄは、図３ｂにおけるｃ−ｃ'断面の一例を示す図である。本例の半導体装置１００におけるｃ−ｃ'断面の構成は、図１ｄに示す半導体装置１００におけるａ−ａ'断面の構成に等しい。
本例の半導体装置１００は、トランジスタ部７０において、第１コンタクト領域１３からエッジ終端構造部９０にかけて、下面２３に第１導電型の第１カソード領域８３が設けられる。このため、トランジスタ部７０の動作時において、エッジ終端構造部９０における下面２３側から第１コンタクト領域１３にかけて移動するキャリア（本例の場合は正孔）を、抑制することができる。このため、トランジスタ部７０のターンオフ耐量を向上させることができる。
図４ａは、第１比較例の半導体装置１５０の上面を示す図である。第１比較例の半導体装置１５０は、図１ａおよび図３ａに示す半導体装置１００において、第１カソード領域８３が設けられない点で、図１ａおよび図３ａに示す半導体装置１００と異なる。
図４ｂは、図４ａにおける領域Ａ４の拡大図である。図４ｂに示す通り、第１比較例の半導体装置１５０は、第１カソード領域８３が設けられない。第１比較例の半導体装置１５０において、図１ｂおよび図３ｂに示す半導体装置１００において第１カソード領域８３が設けられる領域には、コレクタ領域２２が設けられる。当該コレクタ領域２２は、トランジスタ部７０の下面２３に設けられるコレクタ領域２２が延伸していてよい。
図４ｃは、図４ｂにおけるｚ−ｚ'断面を示す図である。図４ｃに示す通り、第１比較例の半導体装置１５０は、下面２３にコレクタ領域２２が設けられる。コレクタ領域２２は、活性部１２０からエッジ終端構造部９０の外周端１４０まで、Ｘ軸方向に設けられる。
第１比較例の半導体装置１５０は、トランジスタ部７０において、第１コンタクト領域１３からエッジ終端構造部９０にかけて、下面２３に第１導電型（Ｎ＋型）の第１カソード領域８３が設けられず、第２導電型（Ｐ＋型）のコレクタ領域２２が設けられる。このため、トランジスタ部７０の動作時において、エッジ終端構造部９０におけるコレクタ領域２２から、第１コンタクト領域１３のエッジ終端構造部９０側の端部にかけて移動するキャリア（正孔）が増加してしまう。このため、トランジスタ部７０のターンオフ耐量が低下してしまう。
図５ａは、本実施形態に係る半導体装置２００の上面の一例を示す図である。本例の半導体装置２００は、図３ａに示す半導体装置１００において、第１カソード領域８３が設けられない点で、図３ａに示す半導体装置１００と異なる。
図５ｂは、図５ａにおける領域Ａ５の拡大図である。領域Ａ５は、図５ａの上面視で、２つのトランジスタ部７０および当該２つのトランジスタ部７０に挟まれるダイオード部８０、並びに当該２つのトランジスタ部７０および当該ダイオード部８０にＸ軸方向に対向するエッジ終端構造部９０を含む領域である。
本例の半導体装置２００は、上面２１側に、ダイオード部８０から、半導体基板１０の上面視で配列方向（本例においてはＹ軸方向）に直交する延伸方向（本例においてはＸ軸方向）においてダイオード部８０と対向する、エッジ終端構造部９０の少なくとも一部にわたって、ライフタイムキラーを含むライフタイム制御領域７２が設けられる。即ち、本例においては、ライフタイム制御領域７２は、図５ｂの上面視で、Ｘ軸方向において、第２カソード領域８２の端部Ｘ６よりもＸ軸方向負側からエッジ終端構造部９０まで、設けられる。本例においては、Ｘ軸方向において、一例としてガードリング９２−２の位置まで設けられる。位置Ｘ８は、ライフタイム制御領域７２のエッジ終端構造部９０側の端部位置である。
ライフタイム制御領域７２は、Ｙ軸方向において、ダイオード部８０から、当該ダイオード部８０に隣接するトランジスタ部７０の一部まで、設けられてよい。本例においては、ライフタイム制御領域７２は、トランジスタ部７０のダミートレンチ部３０のうち、ゲートトレンチ部４０とダイオード部８０とのＹ軸方向における間に設けられるダミートレンチ部３０まで、設けられる。即ち、ライフタイム制御領域７２は、第２カソード領域８２のＹ軸方向正側の端部Ｙ２と、位置Ｙ１で示されるダミートレンチ部３０との間から、第２カソード領域８２のＹ軸方向負側の端部Ｙ２'と、位置Ｙ１'で示されるダミートレンチ部３０との間まで、Ｙ軸方向に設けられる。図５ｂにおいて、ライフタイム制御領域７２が設けられる範囲を、矢印で示している。
本例の半導体装置２００は、ダイオード部８０において、下面２３側に第２導電型の第１フローティング領域１７が設けられる。図５ｂにおいて、上面視における第１フローティング領域１７の位置を、破線部にて示している。端部Ｘ５は、第１フローティング領域１７のＸ軸方向負側の端部である。端部Ｘ７は、第１フローティング領域１７のＸ軸方向正側の端部である。本例の第１フローティング領域１７は、一例としてＰ＋型である。第１フローティング領域１７のドーピング濃度は、ベース領域１４のドーピング濃度よりも高くてよい。
図５ｃは、図５ｂにおける領域Ｂ５の拡大図である。図５ｃは、Ｙ軸方向において、ダイオード部８０とトランジスタ部７０が隣接する領域を拡大して示している。図５ｃにおいては、ライフタイム制御領域７２が設けられる範囲を、矢印で示している。
本例の半導体装置２００において、第１フローティング領域１７は、図５ｃにおける破線部の領域に設けられる。図５ｃに示す通り、本例の第１フローティング領域１７は、Ｘ軸方向において、第２カソード領域８２の端部Ｘ６と重なって設けられる。即ち、第１フローティング領域１７のＸ軸方向負側の端部Ｘ５は、端部Ｘ６よりもＸ軸方向負側に設けられる。また、第１フローティング領域１７のＸ軸方向負側の端部は、端部Ｘ６よりもＸ軸方向正側に設けられる。
第１フローティング領域１７は、Ｙ軸方向において、第２カソード領域８２よりも内側に設けられる。即ち、第１フローティング領域１７は、トランジスタ部７０には設けられない。
図５ｄは、図５ｂにおけるｄ−ｄ'断面の一例を示す図である。ｄ−ｄ'断面は、チャネルストッパ１７４、ガードリング９２、ウェル領域１１、ダミートレンチ部３０、ベース領域１４−ｅ、第２コンタクト領域１９およびベース領域１４を通るＸＺ面である。また、ｄ−ｄ'断面は、半導体基板１０の上面の上方において、コンタクトホール５４およびコンタクトホール５６を通るＸＺ面である。
本例の半導体装置２００は、ｄ−ｄ'断面において、半導体基板１０、層間絶縁膜３８、ゲートランナー４８、接続部２５、エミッタ電極５２、ゲート金属層５０、フィールドプレート９４およびコレクタ電極２４を有する。エミッタ電極５２およびフィールドプレート９４は、半導体基板１０の上面２１および層間絶縁膜３８の上面に設けられる。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。
半導体基板１０は、第１導電型のドリフト領域１８を備える。ドリフト領域１８は、半導体基板１０において、他のドーピング領域が設けられずに残存した領域であってよい。
活性部１２０において、ドリフト領域１８の上方には、一つ以上の蓄積領域１６が設けられてよい。図５ｄに示す半導体装置２００は、蓄積領域１６が、Ｚ軸方向に一つ設けられる一例を示している。蓄積領域１６が複数設けられる場合は、それぞれの蓄積領域１６はＺ軸方向に並んで配置されてよい。なお、本例において、蓄積領域１６は設けられなくてもよい。
活性部１２０において、蓄積領域１６の上方には、上面２１に接してベース領域１４が設けられる。第２コンタクト領域１９は、上面２１に接して設けられる。第２コンタクト領域１９は、Ｘ軸方向においてベース領域１４と重なって設けられる。ベース領域１４は、第２コンタクト領域１９よりも上面２１から深くまで設けられてよい。なお、ベース領域１４−ｅは、ベース領域１４のうち、Ｘ軸方向においてウェル領域１１と第２コンタクト領域１９とに挟まれた領域において上面２１に露出した領域である。
エッジ終端構造部９０には、上面２１に接してガードリング９２が設けられる。また、エッジ終端構造部９０には、上面２１および外周端１４０に接して、チャネルストッパ１７４が設けられる。
Ｘ軸方向において、活性部１２０とエッジ終端構造部９０との間には、ウェル領域１１が設けられる。ｄ−ｄ'断面において、ウェル領域１１にはダミートレンチ部３０が設けられる。ｄ−ｄ'断面におけるダミートレンチ部３０の断面は、図５ｂの上面視におけるダミートレンチ部３０の接続部分３１の断面である。ウェル領域１１は、ダミートレンチ部３０よりもＺ軸方向に深くまで設けられてよい。
ドリフト領域１８の下方には、第１導電型のバッファ領域２０が設けられてよい。本例のバッファ領域２０は、一例としてＮ＋型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。
半導体基板１０の下面２３には、第２カソード領域８２およびコレクタ領域２２が設けられる。第２カソード領域８２およびコレクタ領域２２は、Ｘ軸方向において接して設けられてよい。第２カソード領域８２とコレクタ領域２２の境界Ｘ６は、Ｘ軸方向において、第２コンタクト領域１９のＸ軸方向負側の端部Ｘ１よりも、Ｘ軸方向負側に設けられる。
第２カソード領域８２およびコレクタ領域２２の上方には、第１フローティング領域１７が設けられる。第１フローティング領域１７は、境界Ｘ６の上方に設けられる。即ち、第１フローティング領域１７は、Ｘ軸方向において、第２カソード領域８２からコレクタ領域２２まで、連続して設けられる。
本例の半導体装置２００は、Ｚ軸方向において上面２１側に、ライフタイム制御領域７２が設けられる。ライフタイム制御領域７２は、図５ｄに示す通り、Ｘ軸方向において、第２コンタクト領域１９よりも活性部１２０からエッジ終端構造部９０まで、連続して設けられる。ライフタイム制御領域７２は、ウェル領域１１の下方に設けられ、Ｘ軸方向においてウェル領域１１よりも外周端１４０で終端してよい。即ち、ライフタイム制御領域７２のＸ軸方向正側の端部ＫＸは、Ｘ軸方向においてエッジ終端構造部９０に位置してよい。
位置Ｘ８は、端部ＫＸのＸ軸方向における位置である。本例においては、一例として、位置Ｘ８は、半導体基板１０の上面視でガードリング９２−２とＸ軸方向において重なる。
距離Ｄｗｋは、ウェル領域１１のエッジ終端構造部９０側の端部Ｘ４と、位置Ｘ８とのＸ軸方向における距離である。距離Ｄｗｋは、２００μｍ以下であってよい。距離Ｄｗｋは、より好ましくは１００μｍ以下であってよい。
本例の半導体装置２００は、半導体基板１０の上面視において、ライフタイム制御領域７２の少なくとも一部と、第１フローティング領域１７の少なくとも一部は、Ｘ軸方向において重なってよい。即ち、ライフタイム制御領域７２の少なくとも一部は、Ｘ軸方向において、第１フローティング領域１７のＸ軸方向負側の端部Ｘ５と、Ｘ軸方向正側の端部Ｘ７との間の少なくとも一部に設けられてよい。本例においては、一例として、ライフタイム制御領域７２のＸ軸方向負側の端部ＫＸ'は、Ｘ軸方向において、境界Ｘ６と、第１フローティング領域１７のＸ軸方向負側の端部Ｘ５との間で、終端している。
ライフタイム制御領域７２は、Ｚ軸方向において、半導体基板１０の厚さＴの１／２よりも浅い位置に設けられる。ライフタイム制御領域７２の上面２１からの深さＤＫは、５μ以上２０μｍ以下であってよい。深さＤＫは、一例として１２μｍである。
本例の半導体装置２００は、第１フローティング領域１７が、第２カソード領域８２およびコレクタ領域２２の上方に設けられる。また、半導体基板１０の上面視において、ライフタイム制御領域７２の少なくとも一部と、第１フローティング領域１７の少なくとも一部が、Ｘ軸方向において重なる。このため、第２コンタクト領域１９から第２カソード領域８２へのキャリア（本例においては正孔）の注入を抑制することができる。このため、ダイオード部８０の逆回復耐量を改善することができる。
また、本例の半導体装置２００は、第１フローティング領域１７が、第２カソード領域８２およびコレクタ領域２２の上方に設けられるので、第２カソード領域８２から第２コンタクト領域１９およびウェル領域１１へのキャリア（本例においては電子）の注入を抑制することができる。このため、ダイオード部８０の逆回復耐量を改善することができる。
図５ｅは、図５ｃにおけるｅ−ｅ'断面の一例を示す図である。ｅ−ｅ'断面は、ダイオード部８０のＹ軸方向正側に隣接するトランジスタ部７０から、Ｙ軸方向負側に隣接するトランジスタ部７０までのＹＺ断面である。また、ｅ−ｅ'断面は、エミッタ領域１２、第２メサ部の第３コンタクト領域１５およびダイオード部８０のベース領域１４を通るＹＺ断面である。
ｅ−ｅ'断面において、ドリフト領域１８の上方には蓄積領域１６が設けられてよい。第１メサ部６０および第２メサ部６２において、蓄積領域１６の上方にはベース領域１４が設けられる。第３メサ部６４において、蓄積領域１６の上方には、上面２１に接してベース領域１４が設けられる。第１メサ部６０において、ベース領域１４の上方には、上面２１に接してエミッタ領域１２が設けられる。第２メサ部６２において、ベース領域１４の上方には、上面２１に接して第３コンタクト領域１５が設けられる。
ゲートトレンチ部４０は、上面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。
ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んで第１メサ部６０側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、図５ｅにおいて、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、上面２１において層間絶縁膜３８により覆われる。
ゲートトレンチ部４０およびダミートレンチ部３０は、上面２１から蓄積領域１６を貫通して設けられてよい。ゲートトレンチ部４０およびダミートレンチ部３０は、上面２１からドリフト領域１８まで到達するように設けられてよい。
ｅ−ｅ'断面において、トランジスタ部７０には下面２３にコレクタ領域２２が設けられる。また、ダイオード部８０には下面２３に第２カソード領域８２が設けられる。
本例の半導体装置２００は、ｅ−ｅ'断面において、上面２１側にライフタイム制御領域７２が設けられる。本例において、ライフタイム制御領域７２は、第２カソード領域８２のＹ軸方向正側の端部Ｙ２と、位置Ｙ１で示される、トランジスタ部７０におけるダミートレンチ部３０との間から、第２カソード領域８２のＹ軸方向負側の端部Ｙ２'と、位置Ｙ１'で示される、トランジスタ部７０のダミートレンチ部３０との間まで、Ｙ軸方向に設けられる。即ち、ライフタイム制御領域７２のＹ軸方向正側の端部ＫＹは、Ｙ軸方向において、端部Ｙ２と位置Ｙ１との間に配置される。ライフタイム制御領域７２のＹ軸方向負側の端部ＫＹ'は、Ｙ軸方向において、端部Ｙ２'と位置Ｙ１'との間に配置される。
ライフタイム制御領域７２は、ゲートトレンチ部４０の下方には設けられなくてよい。ライフタイム制御領域７２がゲートトレンチ部４０の下方に設けられないことで、トランジスタ部７０のリーク電流を抑制することができる。
図５ｆは、図５ｂにおけるｆ−ｆ'断面の一例を示す図である。ｆ−ｆ'断面は、図５ｅにおけるｆ''−ｆ'''線を通るＸＺ面である。ｆ−ｆ'断面は、トランジスタ部７０のうち、ダイオード部８０に隣接する領域において、チャネルストッパ１７４、ガードリング９２、ウェル領域１１、ダミートレンチ部３０、ベース領域１４−ｅ、第１コンタクト領域１３、エミッタ領域１２および第３コンタクト領域１５を通るＸＺ面である。また、ｆ−ｆ'断面は、上面２１の上方において、コンタクトホール５４およびコンタクトホール５６を通るＸＺ面である。
本例の半導体装置２００は、ｆ−ｆ'断面において、半導体基板１０、層間絶縁膜３８、ゲートランナー４８、接続部２５、エミッタ電極５２、ゲート金属層５０、フィールドプレート９４およびコレクタ電極２４を有する。エミッタ電極５２およびフィールドプレート９４は、半導体基板１０の上面２１および層間絶縁膜３８の上面に設けられる。
本例の半導体装置２００は、ｆ−ｆ'断面において、下面２３に接してコレクタ領域２２が設けられる。コレクタ領域２２は、活性部１２０から外周端１４０まで、Ｘ軸方向に連続して設けられてよい。また、下面２３には、コレクタ電極２４が設けられる。
ｆ−ｆ'断面において、ライフタイム制御領域７２の端部ＫＸは、Ｘ軸方向において、図５ｄに示すｄ−ｄ'断面における端部ＫＸと、同じ位置に設けられる。ライフタイム制御領域７２の端部ＫＸ'は、Ｘ軸方向において、図５ｄに示すｄ−ｄ'断面における端部ＫＸ'と、同じ位置に設けられる。
図６ａは、図５ａにおける領域Ａ５の他の拡大図である。領域Ａ５は、図５ａの上面視で、２つのトランジスタ部７０および当該２つのトランジスタ部７０に挟まれるダイオード部８０、並びに当該２つのトランジスタ部７０および当該ダイオード部８０にＸ軸方向に対向するエッジ終端構造部９０を含む領域である。本例の半導体装置２００は、図６ａに示す通り、図５ｂに示す半導体装置２００において、ライフタイム制御領域７２のＸ軸方向負側の端部が、Ｘ軸方向において、端部Ｘ１と端部Ｘ７との間に配置される点で、図５ｂに示す半導体装置１００と異なる。
図６ｂは、図６ａにおけるｇ−ｇ'断面の一例を示す図である。本例の半導体装置２００は、ｇ−ｇ'断面において、ライフタイム制御領域７２の端部ＫＸ'が、端部Ｘ１と端部Ｘ７とのＸ軸方向における間に配置される点で、図５ｄにおけるｄ−ｄ'断面と異なる。
本例の半導体装置２００において、ライフタイム制御領域７２は、第２コンタクト領域１９の下方に設けられる。即ち、Ｘ軸方向において、端部Ｘ１と端部Ｘ２との間には、ライフタイム制御領域７２が設けられる。
本例の半導体装置２００は、ライフタイム制御領域７２が第２コンタクト領域１９の下方に設けられるので、第２コンタクト領域１９から第２カソード領域８２へのキャリア（本例においては正孔）の注入を抑制することができる。このため、ダイオード部８０の逆回復耐量を改善することができる。
図７ａは、図５ａにおける領域Ａ５の他の拡大図である。領域Ａ５は、図５ａの上面視で、２つのトランジスタ部７０および当該２つのトランジスタ部７０に挟まれるダイオード部８０、並びに当該２つのトランジスタ部７０および当該ダイオード部８０にＸ軸方向に対向するエッジ終端構造部９０を含む領域である。本例の半導体装置２００は、図７ａに示す通り、図５ｂに示す半導体装置２００において、ライフタイム制御領域７２が設けられない点で、図５ｂに示す半導体装置２００と異なる。
図７ｂは、図７ａにおける領域Ｂ５'の拡大図である。図７ｂは、Ｙ軸方向において、ダイオード部８０とトランジスタ部７０が隣接する領域を拡大して示している。本例の半導体装置２００は、ライフタイム制御領域７２が設けられない。
図７ｃは、図７ｂにおけるｈ−ｈ'断面の一例を示す図である。本例の半導体装置２００におけるｈ−ｈ'断面の構成は、図５ｄに示すｄ−ｄ'断面において、ライフタイム制御領域７２が設けられない点で、図５ｄに示すｄ−ｄ'断面の構成と異なる。
また、本例の半導体装置２００は、第１フローティング領域１７が、第２カソード領域８２およびコレクタ領域２２の上方に設けられるので、第２カソード領域８２から第２コンタクト領域１９およびウェル領域１１へのキャリア（本例においては電子）の注入を抑制することができる。このため、ダイオード部８０の逆回復耐量を改善することができる。
図７ｄは、図７ｂにおけるｊ−ｊ'断面の一例を示す図である。本例の半導体装置２００におけるｊ−ｊ'断面の構成は、図５ｅに示すｅ−ｅ'断面において、ライフタイム制御領域７２が設けられない点で、図５ｅに示すｅ−ｅ'断面の構成と異なる。
本例の半導体装置２００は、半導体基板１０における上面２１側に、ライフタイム制御領域７２が設けられない。このため、図５ｅに示す半導体装置２００よりも、トランジスタ部７０のリーク電流を、さらに抑制することができる。
図８ａは、第２比較例の半導体装置２５０の上面を示す図である。第２比較例の半導体装置２５０は、後の図８ｂおよび図８ｃの説明において述べるように、半導体基板１０における上面２１側にライフタイム制御領域７２が設けられず、且つ、下面２３側に第１フローティング領域１７が設けられない点で、図５ａに示す半導体装置２００と異なる。
図８ｂは、図８ａにおける領域Ａ６の拡大図である。図８ｂは、Ｙ軸方向において、ダイオード部８０とトランジスタ部７０が隣接する領域を拡大して示している。第２比較例の半導体装置２５０は、ライフタイム制御領域７２が設けられない。また、第２比較例の半導体装置２５０は、第１フローティング領域１７が設けられない。
図８ｃは、図８ｂにおけるｋ−ｋ'断面の一例を示す図である。第２比較例の半導体装置２５０におけるｋ−ｋ'断面の構成は、図５ｄに示す半導体装置２００におけるｄ−ｄ'断面において、ライフタイム制御領域７２が設けられない点で、図５ｄに示すｄ−ｄ'断面の構成と異なる。また、第２比較例の半導体装置２５０におけるｋ−ｋ'断面の構成は、図５ｄに示す半導体装置２００におけるｄ−ｄ'断面において、第１フローティング領域１７が設けられない点で、図５ｄに示すｄ−ｄ'断面の構成と異なる。
第２比較例の半導体装置２５０は、半導体基板１０における上面２１側にライフタイム制御領域７２が設けられない。このため、第２コンタクト領域１９から第２カソード領域８２へのキャリア（本例においては正孔）の注入を抑制することができない。このため、ダイオード部８０の逆回復耐量を改善することができない。
第２比較例の半導体装置２５０は、半導体基板１０における下面２３側に第１フローティング領域１７が設けられない。このため、第２カソード領域８２から第２コンタクト領域１９およびウェル領域１１へのキャリア（本例においては電子）の注入を抑制することができない。このため、ダイオード部８０の逆回復耐量を改善することができない。
図９ａは、本実施形態に係る半導体装置２００の他の上面の一例を示す図である。本例の半導体装置２００は、図５ａに示す半導体装置２００において、第２カソード領域８２のＸ軸方向正側および負側の端が、図５ａに示す例よりも活性部１２０の中央側に配置される点で、図５ａに示す半導体装置２００と異なる。また、後の図９ｂ〜図９ｄの説明において述べるように、図５ａに示す半導体装置２００において、第１フローティング領域１７およびライフタイム制御領域７２が設けられない点で、図５ａに示す半導体装置２００と異なる。
図９ｂは、図９ａにおける領域Ａ７の拡大図である。領域Ａ５は、図５ａの上面視で、２つのトランジスタ部７０および当該２つのトランジスタ部７０に挟まれるダイオード部８０、並びに当該２つのトランジスタ部７０および当該ダイオード部８０にＸ軸方向に対向するエッジ終端構造部９０を含む領域である。
本例の半導体装置２００は、図９ｂに示す通り、第２カソード領域８２のＸ軸方向正側の端部が、図５ｂに示す例よりも活性部１２０の中央側、即ちエッジ終端構造部９０から離れて設けられる点で、図５ｂに示す半導体装置２００と異なる。端部Ｘ６'は、第２カソード領域８２のＸ軸方向正側の端部である。また、ライフタイム制御領域７２および第１フローティング領域１７が設けられない点で、図５ｂに示す半導体装置２００と異なる。
図９ｃは、図９ｂにおける領域Ｂ７の拡大図である。図９ｃは、Ｙ軸方向において、ダイオード部８０とトランジスタ部７０が隣接する領域を拡大して示している。本例の半導体装置２００は、図９ｃに示す通り、端部Ｘ６'部が、図５ｃ示す端部Ｘ６よりも活性部１２０側に設けられる。また、第１フローティング領域１７が設けられない。
図９ｄは、図９ｂにおけるｍ−ｍ'断面の一例を示す図である。本例の半導体装置２００におけるｍ−ｍ'断面の構成は、図５ｄに示すｄ−ｄ'断面において、端部Ｘ６'部が、図５ｄ示す端部Ｘ６よりも活性部１２０の中央側、即ち、エッジ終端構造部９０から離れて設けられる点で、図５ｄに示すｄ−ｄ'断面の構成と異なる。また、本例の半導体装置２００におけるｍ−ｍ'断面の構成は、図５ｄに示すｄ−ｄ'断面において、ライフタイム制御領域７２および第１フローティング領域１７が設けられない点で、図５ｄに示すｄ−ｄ'断面の構成と異なる。
距離Ｄｃｃは、Ｘ軸方向における第２コンタクト領域１９の活性部１２０中央側の端部Ｘ１と、Ｘ軸方向における第２カソード領域８２の外周端１４０側の端部Ｘ６'とのＸ軸方向における距離である。距離Ｄｃｃは、半導体基板１０の厚さＴよりも大きくてよい。距離Ｄｃｃを厚さＴよりも大きくすることで、第２コンタクト領域１９から第２カソード領域８２へのキャリア（本例においては正孔）の注入を抑制することができる。このため、ダイオード部８０の逆回復耐量を改善することができる。
距離Ｄｃｃは、１００μｍ以上であってよい。第２コンタクト領域１９から第２カソード領域８２へのキャリアの注入を抑制するためには、距離Ｄｃｃは、２００μｍ以上であることがより好ましく、３００μｍ以上であることがさらに好ましい。
図９ｅは、図９ｃにおけるｎ−ｎ'断面の一例を示す図である。ｎ−ｎ'断面は、ダイオード部８０のＹ軸方向正側に隣接するトランジスタ部７０から、Ｙ軸方向負側に隣接するトランジスタ部７０までのＹＺ断面である。なお、ｎ−ｎ'断面は、図５ｅの例におけるｅ−ｅ'断面とＸ軸方向の位置が等しい位置における断面である。
本例の半導体装置２００におけるｎ−ｎ'断面の構成は、図５ｅの例において、下面２３に第２カソード領域８２が設けられず、コレクタ領域２２が設けられる点で、図５ｅの例におけるｅ−ｅ'断面の構成と異なる。ｎ−ｎ'断面のおける下面２３には、Ｙ軸方向にコレクタ領域２２が連続して設けられる。
本例の半導体装置２００は、半導体基板１０における上面２１側に、ライフタイム制御領域７２が設けられない。このため、図５ｅに示す半導体装置２００よりも、トランジスタ部７０のリーク電流を、さらに抑制することができる。
図１０ａは、図９ａにおける領域Ａ７の他の拡大図である。領域Ａ７は、図１０ａの上面視で、２つのトランジスタ部７０および当該２つのトランジスタ部７０に挟まれるダイオード部８０、並びに当該２つのトランジスタ部７０および当該ダイオード部８０にＸ軸方向に対向するエッジ終端構造部９０を含む領域である。
本例の半導体装置２００は、図１０ａに示す通り、図９ｂに示す半導体装置２００において、ライフタイム制御領域７２が設けられる点で、図９ｂに示す半導体装置２００と異なる。図１０ａの上面視において、Ｙ軸方向におけるライフタイム制御領域７２の位置は、図５ｂの上面視において示す位置と等しい。Ｘ軸方向におけるライフタイム制御領域７２の位置は、第２カソード領域８２の端部Ｘ６'よりもＸ軸方向負側まで、即ち、図５ｂの上面視において示す位置よりもＸ軸方向負側まで設けられる点で、図５ｂに示す半導体装置２００と異なる。
図１０ｂは、図１０ａにおける領域Ｂ７'の拡大図である。図１０ｂは、Ｙ軸方向において、ダイオード部８０とトランジスタ部７０が隣接する領域を拡大して示している。図１０ｂにおいて、ライフタイム制御領域７２は、端部Ｘ６'よりもＸ軸方向負側まで設けられる。
図１０ｃは、図１０ａにおけるｐ−ｐ'断面の一例を示す図である。図１０ｃに示す半導体装置２００におけるｐ−ｐ'断面の構成は、図９ｄに示す例において、上面２１側にライフタイム制御領域７２が設けられる点で、図９ｄに示す半導体装置２００におけるｍ−ｍ'断面の構成と異なる。
本例において、ライフタイム制御領域７２のＸ軸方向負側の端部ＫＸ'は、第２カソード領域８２のＸ軸方向正側の端部Ｘ６'よりも、Ｘ軸方向負側に設けられる。即ち、本例において、ライフタイム制御領域７２の一部と第２カソード領域８２の一部は、半導体基板１０の上面視で重なる。
本例の半導体装置２００は、Ｘ軸方向において、第２コンタクト領域１９の活性部１２０中央側の端部Ｘ１と、第２カソード領域８２の外周端１４０側の端部Ｘ６'との間に、上面２１側にライフタイム制御領域７２が設けられる。このため、第２コンタクト領域１９から第２カソード領域８２へ移動するキャリア（本例においては正孔）は、ライフタイム制御領域７２において電子と相殺し易く、第２カソード領域８２まで到達しにくい。このため、図９ｄに示す半導体装置２００よりも、ダイオード部８０の逆回復耐量を、さらに改善することができる。
図１０ｄは、図１０ｂにおけるｑ−ｑ'断面の一例を示す図である。本例の半導体装置２００におけるｑ−ｑ'断面の構成は、図９ｅの例において、上面２１側にライフタイム制御領域７２が設けられる点で、図９ｅに示す半導体装置２００におけるｎ−ｎ'断面の構成と異なる。
本例の半導体装置２００は、図１０ｄに示す通り、ライフタイム制御領域７２が、トランジスタ部７０におけるゲートトレンチ部４０の下方には設けられない。このため、トランジスタ部７０のリーク電流を抑制することができる。
図１１ａは、本実施形態に係る半導体装置２００の他の上面の一例を示す図である。本例の半導体装置２００は、図９ａに示す半導体装置２００において、エッジ終端構造部９０に第１導電型の終端領域８４が設けられる点で、図９ａに示す半導体装置２００と異なる。図１１ａにおいて、終端領域８４が設けられる領域を斜線部で示している。
終端領域８４は、Ｘ軸方向において、ダイオード部８０の延長線上に設けられる。終端領域８４のＹ軸方向の幅は、ダイオード部８０のＹ軸方向の幅と等しくてよい。
本例の終端領域８４は、一例としてＮ＋型である。終端領域８４のドーピング濃度は、第２カソード領域８２のドーピング濃度と等しくてよい。また、終端領域８４のドーピング濃度は、第１カソード領域８３のドーピング濃度とも等しくてよい。
図１１ｂは、図１１ａにおける領域Ａ８の拡大図である。領域Ａ８は、図１１ａの上面視で、２つのトランジスタ部７０および当該２つのトランジスタ部７０に挟まれるダイオード部８０、並びに当該２つのトランジスタ部７０および当該ダイオード部８０にＸ軸方向に対向するエッジ終端構造部９０を含む領域である。なお、図１１ｂにおいては、図面の視認性のため、図１１ａにおける終端領域８４を表す斜線部を省略して示している。図１１ｂにおいては、終端領域８４の領域を、斜線部の代わりに破線部および矢印にて示している。
端部Ｆは、終端領域８４のＸ軸方向負側の端部である。端部Ｆは、ウェル領域１１のＸ軸方向正側の端部Ｘ４、即ちエッジ終端構造部９０のＸ軸方向負側の端部よりも、外周端１４０側に配置されてよい。図１１ｂは、端部Ｆが、ガードリング９２−２のＸ軸方向負側の端部Ｘ９と一致するように配置される一例を示している。
図１１ｃは、図１１ｂにおけるｒ−ｒ'断面の一例を示す図である。本例の半導体装置２００におけるｒ−ｒ'断面の構成は、図９ｄに示すｍ−ｍ'断面において、エッジ終端構造部９０における終端領域８４が設けられる点で、図９ｄに示す半導体装置２００におけるｍ−ｍ'断面の構成と異なる。
終端領域８４は、半導体基板１０の上面視において、コレクタ領域２２よりも外周端１４０側に、下面２３に接して設けられる。本例においては、一例として、終端領域８４のＸ軸方向負側の端部Ｆは、ガードリング９２−２のＸ軸方向負側の端部Ｘ９と一致するように設けられる。Ｘ軸方向において、終端領域８４のＸ軸方向正側の端部位置は、外周端１４０と一致してよい。終端領域８４のＸ軸方向負側には、終端領域８４に隣接してコレクタ領域２２が設けられてよい。コレクタ領域２２は、Ｘ軸方向において、第２カソード領域８２と終端領域８４とに挟まれるように設けられてよい。
距離Ｄｃｇは、半導体基板１０の上面視において、Ｘ軸方向における第２コンタクト領域１９の外周端１４０側の端部Ｘ２と、Ｘ軸方向における終端領域８４の活性部１２０側の端部ＦとのＸ軸方向における距離である。距離Ｄｃｇは、半導体基板１０の厚さＴよりも大きくてよい。距離Ｄｃｇを厚さＴより大きくすることで、第２コンタクト領域１９から終端領域８４へのキャリア（本例においては正孔）の注入を抑制することができる。このため、ダイオード部８０の逆回復耐量を改善することができる。
距離Ｄｃｇは、距離Ｄｃｃよりも大きくてよい。距離Ｄｃｇを距離Ｄｃｃ以上の大きさとすることで、第２コンタクト領域１９から終端領域８４へのキャリア（本例においては正孔）の注入を、より抑制することができる。このため、ダイオード部８０の逆回復耐量を、より改善することができる。
距離Ｄｃｇは、１００μｍ以上であってよい。第２コンタクト領域１９から終端領域８４へのキャリアの注入を抑制するためには、距離Ｄｃｇは、２００μｍ以上であることがより好ましく、３００μｍ以上であることがさらに好ましい。
さらに、本例の半導体装置２００は、ダイオード部８０における下面２３の外周端１４０側に、第１導電型（Ｎ＋型）の終端領域８４が設けられるので、当該ダイオード部８０にＹ軸方向で隣接するトランジスタ部７０の動作時に、当該ダイオード部８０の外周端１４０側からトランジスタ部７０へのキャリア（本例においては正孔）の注入を抑制することができる。このため、トランジスタ部７０のオン電圧とターンオフ損失のトレードオフを良好にすることができる。
図１２ａは、図１１ａにおける領域Ａ８の他の拡大図である。領域Ａ８は、図１２ａの上面視で、２つのトランジスタ部７０および当該２つのトランジスタ部７０に挟まれるダイオード部８０、並びに当該２つのトランジスタ部７０および当該ダイオード部８０にＸ軸方向に対向するエッジ終端構造部９０を含む領域である。
本例の半導体装置２００は、図１２ａに示す通り、図１１ｂに示す半導体装置２００において、ライフタイム制御領域７２が設けられる点で、図１１ｂに示す半導体装置２００と異なる。図１２ａの上面視において、Ｙ軸方向におけるライフタイム制御領域７２の位置は、図１１ｂの上面視において示す位置と等しい。Ｘ軸方向におけるライフタイム制御領域７２の位置は、第２カソード領域８２の端部Ｘ６'よりもＸ軸方向負側まで、即ち、図１１ｂの上面視において示す位置よりもＸ軸方向負側まで設けられる点で、図１１ｂに示す半導体装置２００と異なる。
図１２ｂは、図１２ａにおけるｔ−ｔ'断面の一例を示す図である。図１２ｂに示す半導体装置２００におけるｔ−ｔ'断面の構成は、図１１ｃに示す例において、上面２１側にライフタイム制御領域７２が設けられる点で、図１１ｃに示す半導体装置２００におけるｒ−ｒ'断面の構成と異なる。
本例において、ライフタイム制御領域７２のＸ軸方向正側の端部ＫＸの位置Ｘ８は、一例として、ウェル領域１１のＸ軸方向正側の端部Ｘ４と終端領域８４の端部ＦとのＸ軸方向における間に配置される。即ち、本例においては、端部Ｘ４と端部ＫＸとのＸ軸方向における距離Ｄｗｋは、端部Ｘ４と端部ＦとのＸ軸方向における距離Ｄｗｅよりも小さい。
本例の半導体装置２００は、Ｘ軸方向において、ウェル領域１１の外周端１４０側の端部Ｘ４と、終端領域８４の活性部１２０側の端部Ｆとの間に、上面２１側にライフタイム制御領域７２が設けられる。このため、ウェル領域１１から終端領域８４へ移動するキャリア（本例においては正孔）は、ライフタイム制御領域７２において電子と相殺し易く、終端領域８４まで到達しにくい。このため、図１１ｃに示す半導体装置２００よりも、ダイオード部８０の逆回復耐量を、さらに改善することができる。
図１３ａは、本実施形態の半導体装置２００の上面の他の一例を示す図である。本例の半導体装置２００は、図５ａに示す半導体装置２００において、第２カソード領域８２のＸ軸方向正側および負側の端が外周端１４０に配置される点で、図５ａに示す半導体装置２００と異なる。また、後の図１３ｂ〜図１３ｄの説明において述べるように、図５ａに示す半導体装置２００において、第１フローティング領域１７のＸ軸方向における位置が異なり、且つ、ライフタイム制御領域７２が設けられない点で、図５ａに示す半導体装置２００と異なる。
図１３ｂは、図１３ａにおける領域Ａ９の拡大図である。領域Ａ９は、図１３ａの上面視で、２つのトランジスタ部７０および当該２つのトランジスタ部７０に挟まれるダイオード部８０、並びに当該２つのトランジスタ部７０および当該ダイオード部８０にＸ軸方向に対向するエッジ終端構造部９０を含む領域である。本例の半導体装置２００は、図１３ｂに示すように、第２カソード領域８２がダイオード部８０の活性部１２０側から外周端１４０まで、連続して設けられる。
本例の半導体装置２００は、第１フローティング領域１７が、図１３ｂの上面視で、下面２３側に活性部１２０からウェル領域１１まで、Ｘ軸方向に設けられる。端部Ｘ５'は、第１フローティング領域１７のＸ軸方向負側の端部である。端部Ｘ７'は、第１フローティング領域１７のＸ軸方向正側の端部である。
本例の半導体装置２００は、図１３ｂの上面視で、第１フローティング領域１７よりも活性部１２０中央側に、第２導電型の第２フローティング領域２７が設けられる。第２フローティング領域２７は、下面２３側に設けられる。第２フローティング領域２７は、Ｘ軸方向に複数設けられてよい。図１３ｂにおいては、第２フローティング領域２７−１、第２フローティング領域２７−２および第２フローティング領域２７−３の３つの第２フローティング領域２７が設けられているが、第２フローティング領域２７は、領域Ａ９の外側の活性部１２０中央側に、さらに設けられてよい。
本例の第２フローティング領域２７は、一例としてＰ＋型である。第２フローティング領域２７のドーピング濃度は、第１フローティング領域１７のドーピング濃度と等しくてよい。
図１３ｃは、図１３ｂにおける領域Ｂ９の拡大図である。図１３ｃに示すように、領域Ｂ９において、第２カソード領域８２は、活性部１２０側からウェル領域１１まで設けられる。
本例の半導体装置２００において、第１フローティング領域１７および第２フローティング領域２７は、図１３ｃに示すように、第２カソード領域８２のＹ軸方向における内側に設けられる。第１フローティング領域１７は、図１３ｃの上面視で、第２コンタクト領域１９と重なって設けられる。本例の第１フローティング領域１７は、一例として、ベース領域１４の一部からウェル領域１１の一部までの領域を、Ｘ軸方向に重なるように設けられる。
第１フローティング領域１７のＸ軸方向負側には、第２フローティング領域２７が設けられる。第２フローティング領域２７は、複数設けられてよい。領域Ｂ９においては、一例として、第２フローティング領域２７−１、第２フローティング領域２７−２および第２フローティング領域２７−３の３つの第２フローティング領域２７が設けられている。
図１３ｄは、図１３ｂにおけるｕ−ｕ'断面の一例を示す図である。ｕ−ｕ'断面は、チャネルストッパ１７４、ガードリング９２、ウェル領域１１、ダミートレンチ部３０、ベース領域１４−ｅ、第２コンタクト領域１９およびベース領域１４を通るＸＺ面である。また、ｕ−ｕ'断面は、上面２１の上方において、コンタクトホール５４およびコンタクトホール５６を通るＸＺ面である。
本例の半導体装置２００は、下面２３側に第１フローティング領域１７と第２フローティング領域２７が設けられる。第１フローティング領域１７と第２フローティング領域２７は、Ｘ軸方向に配列されてよい。第１フローティング領域１７の少なくとも一部と、第２コンタクト領域１９とは、Ｘ軸方向において重なって設けられてよい。
距離Ｄｃｆは、Ｘ軸方向における第１フローティング領域１７の活性部１２０中央側の端部Ｘ５'と、Ｘ軸方向における第２コンタクト領域１９の活性部１２０中央側の端部Ｘ１との、Ｘ軸方向における距離である。また、距離Ｄｆｃは、Ｘ軸方向における第１フローティング領域１７の外周端１４０側の端部Ｘ７'と、Ｘ軸方向における第２コンタクト領域１９の外周端１４０側の端部Ｘ２との、Ｘ軸方向における距離である。
距離Ｄｃｆは、距離Ｄｆｃよりも大きくてよい。距離Ｄｃｆを距離Ｄｆｃよりも大きくすることで、第２カソード領域８２から第２コンタクト領域１９およびウェル領域１１へのキャリア（本例においては電子）の注入を抑制することができる。このため、ダイオード部８０の逆回復耐量を改善することができる。
距離Ｄｃｆは、５０μｍ以上１５０μｍ以下であってよい。距離Ｄｃｆは、一例として１００μｍである。距離Ｄｆｃは、２０μｍ以上８０μｍ以下であってよい。距離Ｄｆｃは、一例として５０μｍである。
第２フローティング領域２７は、第１フローティング領域１７よりも活性部１２０中央側に設けられてよい。第２フローティング領域２７は、Ｚ軸方向において、第１フローティング領域１７と略同じ深さに設けられてよい。第２フローティング領域２７は、Ｘ軸方向に複数配列されてよい。第２フローティング領域２７は、当該ｕ−ｕ'断面よりＸ軸方向負側にも、複数配列されてよい。
本例の半導体装置２００は、第１フローティング領域１７と第２フローティング領域２７がＸ軸方向に配列されるので、第２フローティング領域２７が設けられない場合よりもさらに、第２カソード領域８２から第２コンタクト領域１９およびウェル領域１１へのキャリア（本例においては電子）の注入を抑制することができる。このため、ダイオード部８０の逆回復耐量を、さらに改善することができる。
幅Ｗｆ１は、第１フローティング領域１７のＸ軸方向における幅である。幅Ｗｆ２は、第２フローティング領域２７−１のＸ軸方向における幅である。幅Ｗｆ１は、幅Ｗｆ２よりも大きくてよい。幅Ｗｆ１は、幅Ｗｆ２の２倍以上１０倍以下であってよい。幅Ｗｆ１が幅Ｗｆ２よりも大きいことで、第２カソード領域８２から第２コンタクト領域１９およびウェル領域１１へのキャリア（本例においては電子）の注入を抑制することができる。このため、ダイオード部８０の逆回復耐量を改善することができる。
幅Ｗｆｆ１は、第１フローティング領域１７と第２フローティング領域２７−１とのＸ軸方向における間隔である。幅Ｗｆｆ２は、第２フローティング領域２７−１と第２フローティング領域２７−２とのＸ軸方向における間隔である。第２フローティング領域２７は、幅Ｗｆｆ２の間隔をおいて、Ｘ軸方向に複数設けられてよい。幅Ｗｆｆ１と幅Ｗｆｆ１は等しくてよいが、異なっていてもよい。幅Ｗｆｆ１および幅Ｗｆｆ２は、幅Ｗｆ２の０．０５倍以上０．５倍以下であってよい。
図１３ｅは、図１３ｃにおけるｖ−ｖ'断面の一例を示す図である。ｖ−ｖ'断面は、ダイオード部８０のＹ軸方向正側に隣接するトランジスタ部７０から、Ｙ軸方向負側に隣接するトランジスタ部７０までのＹＺ断面である。また、ｖ−ｖ'断面は、エミッタ領域１２、第２メサ部の第３コンタクト領域１５およびダイオード部８０のベース領域１４を通るＹＺ断面である。
本例の半導体装置２００におけるｖ−ｖ'断面の構成は、図７ｄに示す例におけるｊ−ｊ'断面において、第１フローティング領域１７に代えて第２フローティング領域２７−１が設けられる点で、図７ｄに示す半導体装置２００におけるｊ−ｊ'断面の構成と異なる。第２フローティング領域２７−１のＹ軸方向における位置は、図７ｄに示す例における第１フローティング領域１７のＹ軸方向における位置と、略同じであってよい。
本例の半導体装置２００は、半導体基板１０における上面２１側に、ライフタイム制御領域７２が設けられない。このため、図５ｅに示す半導体装置２００よりも、トランジスタ部７０のリーク電流を、さらに抑制することができる。
図１４ａは、第３比較例の半導体装置２６０の上面を示す図である。第３比較例の半導体装置２６０は、後の図１４ｂおよび図１４ｃの説明において述べるように、第１フローティング領域１７および第２フローティング領域２７が設けられない点で、図１３ａに示す半導体装置２００と異なる。
図１４ｂは、図１４ａにおける領域Ａ１０の拡大図である。図１４ｂは、Ｙ軸方向において、ダイオード部８０とトランジスタ部７０が隣接する領域を拡大して示している。第３比較例の半導体装置２６０は、第１フローティング領域１７および第２フローティング領域２７が設けられない。
図１４ｃは、図１４ｂにおけるｚ''−ｚ'''断面の一例を示す図である。第３比較例の半導体装置２６０におけるｚ''−ｚ'''断面の構成は、図１３ｄに示す半導体装置２００におけるｕ−ｕ'断面において、第１フローティング領域１７および第２フローティング領域２７が設けられない点で、図１３ｄに示すｕ−ｕ'断面の構成と異なる。
第３比較例の半導体装置２６０は、半導体基板１０における下面２３側に第１フローティング領域１７および第２フローティング領域２７が設けられない。このため、第２カソード領域８２から第２コンタクト領域１９およびウェル領域１１へのキャリア（本例においては電子）の注入を抑制することができない。このため、ダイオード部８０の逆回復耐量を改善することができない。
また、第３比較例の半導体装置２６０は、半導体基板１０における下面２３側にライフタイム制御領域７２が設けられない。このため、このため、第２コンタクト領域１９から第２カソード領域８２の活性部１２０中央側へのキャリア（本例においては正孔）の注入を抑制することができない。このため、ダイオード部８０の逆回復耐量を改善することができない。
図１５ａは、図１３ａにおける領域Ａ９の他の拡大図である。領域Ａ９は、図１５ａの上面視で、２つのトランジスタ部７０および当該２つのトランジスタ部７０に挟まれるダイオード部８０、並びに当該２つのトランジスタ部７０および当該ダイオード部８０にＸ軸方向に対向するエッジ終端構造部９０を含む領域である。
本例の半導体装置２００は、図１５ａに示す通り、図１３ｂに示す半導体装置２００において、ライフタイム制御領域７２が設けられる点で、図１３ｂに示す半導体装置２００と異なる。図１５ａの上面視において、Ｙ軸方向におけるライフタイム制御領域７２の位置は、図５ｂの上面視において示す位置と等しい。Ｘ軸方向におけるライフタイム制御領域７２の位置は、第１フローティング領域１７のＸ軸方向負側の端部Ｘ５'よりもＸ軸方向負側まで設けられる。
図１５ｂは、図１３ａにおける領域Ｂ９'の拡大図である。図１５ｂは、Ｙ軸方向において、ダイオード部８０とトランジスタ部７０が隣接する領域を拡大して示している。図１５ｂにおいて、ライフタイム制御領域７２は、端部Ｘ５'よりもＸ軸方向負側まで設けられる。
図１５ｃは、図１５ａにおけるｗ−ｗ'断面の一例を示す図である。図１５ｃに示す半導体装置２００におけるｗ−ｗ'断面の構成は、図１３ｄに示す例において、上面２１側にライフタイム制御領域７２が設けられる点で、図１３ｄに示す半導体装置２００におけるｕ−ｕ'断面の構成と異なる。
本例において、ライフタイム制御領域７２は、エッジ終端構造部９０から活性部１２０まで、Ｘ軸方向に連続的に設けられる。ライフタイム制御領域７２のＸ軸方向負側の端部ＫＸ'は、第１フローティング領域１７のＸ軸方向負側の端部Ｘ５'よりも、Ｘ軸方向負側に設けられてよい。即ち、本例において、ライフタイム制御領域７２の一部と第１フローティング領域１７は、半導体基板１０の上面視で重なる。
端部ＫＸ'は、図１５ｃにおいて、端部Ｘ５'と端部Ｘ１とのＸ軸方向における間に配置されてもよい。即ち、ライフタイム制御領域７２の一部と第１フローティング領域１７の一部が、半導体基板１０の上面視で重なっていてもよい。
本例の半導体装置２００は、Ｘ軸方向において、端部ＫＸ'が端部Ｘ５'よりもＸ軸方向負側まで設けられる。即ち、第２コンタクト領域１９の活性部１２０中央側の端部Ｘ１よりもＸ軸方向負側に、ライフタイム制御領域７２が設けられる。このため、第２コンタクト領域１９から第２カソード領域８２の活性部１２０中央側へ移動するキャリア（本例においては正孔）は、ライフタイム制御領域７２において電子と相殺し易く、第２カソード領域８２まで到達しにくい。このため、図１３ｄに示す半導体装置２００よりも、ダイオード部８０の逆回復耐量を、さらに改善することができる。
図１５ｄは、図１５ｂにおけるｘ−ｘ'断面の一例を示す図である。本例の半導体装置２００におけるｘ−ｘ'断面の構成は、図１３ｅの例において、上面２１側にライフタイム制御領域７２が設けられる点で、図１３ｅに示す半導体装置２００におけるｖ−ｖ'断面の構成と異なる。
本例の半導体装置２００は、図１５ｄに示す通り、ライフタイム制御領域７２が、トランジスタ部７０におけるゲートトレンチ部４０の下方には設けられない。このため、トランジスタ部７０のリーク電流を抑制することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１３・・・第１コンタクト領域、１４・・・ベース領域、１５・・・第３コンタクト領域、１６・・・蓄積領域、１７・・・第１フローティング領域、１８・・・ドリフト領域、１９・・・第２コンタクト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２７・・・第２フローティング領域、２７−１・・・第２フローティング領域、２７−２・・・第２フローティング領域、２７−３・・・第２フローティング領域、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・接続部分、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・接続部分、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・第１メサ部、６２・・・第２メサ部、６４・・・第３メサ部、７０・・・トランジスタ部、７２・・・ライフタイム制御領域、８０・・・ダイオード部、８２・・・第２カソード領域、８３・・・第１カソード領域、８４・・・終端領域、９０・・・エッジ終端構造部、９２・・・ガードリング、９２−１・・ガードリング、９２−２、ガードリング、９２−３・・・ガードリング、９７−４・・・ガードリング、９２−５・・・ガードリング、９４・・・フィールドプレート、１００・・・半導体装置、１１２・・・温度センス配線、１１４・・・温度測定用パッド、１１４−１・・・アノードパッド、１１４−２・・・カソードパッド、１１６・・・ゲートパッド、１１８・・・エミッタパッド、１２０・・・活性部、１４０・・・外周端、１５０・・・半導体装置、１７４・・・チャネルストッパ、２００・・・半導体装置、２５０・・・半導体装置、２６０・・・半導体装置

Claims (19)

  1. 半導体基板と、
    前記半導体基板に設けられ、前記半導体基板の上面および下面の間で電流が流れる活性部と、
    前記活性部に設けられたトランジスタ部と、
    前記活性部に設けられ、前記半導体基板の上面視で予め定められた配列方向に沿って前記トランジスタ部と配列されたダイオード部と、
    前記上面視において、前記半導体基板の外周端と前記活性部との間に設けられたエッジ終端構造部と、
    前記半導体基板の下面に設けられる第１導電型の第１カソード領域と、
    を備え、
    前記第１カソード領域は、
    前記上面視において、前記配列方向に直交する延伸方向において前記トランジスタ部と対向し、
    前記エッジ終端構造部の少なくとも一部において、前記半導体基板の下面に接する、
    半導体装置。
  2. 前記トランジスタ部は、前記半導体基板の上面に第１導電型のエミッタ領域を有し、
    前記上面視において、前記延伸方向における前記第１カソード領域の前記活性部側の端部が、前記延伸方向における前記エミッタ領域の前記外周端側の端部よりも、前記延伸方向における前記外周端側に設けられる、
    請求項１に記載の半導体装置。
  3. 前記トランジスタ部は、前記半導体基板の上面に第２導電型の第１コンタクト領域を有し、
    前記上面視において、前記第１コンタクト領域の少なくとも一部と、前記第１カソード領域の少なくとも一部が、前記延伸方向において重なる、
    請求項１または２に記載の半導体装置。
  4. 前記エッジ終端構造部には、前記半導体基板の上面に接して、第２導電型のウェル領域が設けられ、
    前記上面視において、前記延伸方向における前記第１カソード領域の前記活性部側の端部が、前記ウェル領域と重なる、
    請求項１または２に記載の半導体装置。
  5. 前記上面視において、前記エッジ終端構造部が前記活性部を囲うように設けられ、
    前記上面視において、前記第１カソード領域が前記活性部を囲うように設けられる、
    請求項４に記載の半導体装置。
  6. 前記半導体基板の上面側に、前記ダイオード部から前記エッジ終端構造部の少なくとも一部にわたって、前記上面視で前記配列方向に直交する延伸方向において前記ダイオード部と対向し、ライフタイムキラーを含むライフタイム制御領域が設けられる、請求項４または５に記載の半導体装置。
  7. 前記ライフタイム制御領域は、前記ウェル領域の下方に設けられ、前記ウェル領域よりも前記外周端側で終端している、
    請求項６に記載の半導体装置。
  8. 前記ダイオード部は、
    前記半導体基板の上面に接して設けられた第２導電型の第２コンタクト領域と、
    前記半導体基板の下面に接して設けられた第１導電型の第２カソード領域と、
    前記第２カソード領域の上方に設けられた、電気的にフローティングとなっている第２導電型の第１フローティング領域と、
    を有し、
    前記上面視において、前記第１フローティング領域の少なくとも一部と、前記第２コンタクト領域とが、前記延伸方向において重なる、
    請求項６または７に記載の半導体装置。
  9. 前記上面視において、前記延伸方向における前記第１フローティング領域の前記活性部側の端部と、前記延伸方向における前記第２コンタクト領域の前記活性部側の端部との前記延伸方向における距離が、前記延伸方向における前記第１フローティング領域の前記外周端側の端部と、前記延伸方向における前記第２コンタクト領域の前記外周端側の端部との前記延伸方向における距離よりも大きい、請求項８に記載の半導体装置。
  10. 前記ダイオード部は、前記第２カソード領域の上方に、電気的にフローティングとなっている第２導電型の第２フローティング領域を有し、
    前記第１フローティング領域と前記第２フローティング領域は、前記延伸方向に配列される、
    請求項８または９に記載の半導体装置。
  11. 前記延伸方向において、前記第１フローティング領域の幅は、前記第２フローティング領域の幅よりも大きい、請求項１０に記載の半導体装置。
  12. 前記ライフタイム制御領域は、前記第２コンタクト領域の下方に設けられる、請求項８から１１のいずれか一項に記載の半導体装置。
  13. 前記上面視において、前記第２カソード領域よりも前記外周端側に、前記半導体基板の下面に接して第２導電型のコレクタ領域が設けられ、
    前記第１フローティング領域は、前記第２カソード領域の上方および前記コレクタ領域の上方に設けられ、
    前記上面視において、前記ライフタイム制御領域の少なくとも一部と、前記第１フローティング領域の少なくとも一部が、前記延伸方向において重なる、請求項８から１２のいずれか一項に記載の半導体装置。
  14. 前記第２カソード領域と前記コレクタ領域は接して設けられ、
    前記上面視において、前記延伸方向における前記ライフタイム制御領域の前記活性部側の端部が、前記第２カソード領域と前記コレクタ領域との境界と、前記延伸方向における前記第１フローティング領域の前記活性部側の端部との間で終端している、
    請求項１３に記載の半導体装置。
  15. 前記上面視において、前記コレクタ領域よりも前記外周端側に、前記半導体基板の下面に接して第１導電型の終端領域が設けられる、請求項１４に記載の半導体装置。
  16. 前記上面視において、前記延伸方向における前記第２コンタクト領域の前記外周端側の端部と、前記延伸方向における前記終端領域の前記活性部側の端部との前記延伸方向における距離が、前記半導体基板の厚さよりも大きい、請求項１５に記載の半導体装置。
  17. 前記上面視において、前記延伸方向における前記第２コンタクト領域の前記活性部側の端部と、前記延伸方向における前記第２カソード領域の前記外周端側の端部との前記延伸方向における距離が、前記延伸方向における前記第２コンタクト領域の前記外周端側の端部と、前記延伸方向における前記終端領域の前記活性部側の端部との前記延伸方向における距離よりも大きい、請求項１５または１６に記載の半導体装置。
  18. 前記上面視において、前記延伸方向における前記第２コンタクト領域の前記活性部側の端部と、前記延伸方向における前記第２カソード領域の前記外周端側の端部との前記延伸方向における距離が、前記半導体基板の厚さよりも大きい、請求項８から１７のいずれか一項に記載の半導体装置。
  19. 前記距離が１００μｍ以上である、請求項１８に記載の半導体装置。
JP2018048619A 2018-03-15 2018-03-15 半導体装置 Active JP7102808B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018048619A JP7102808B2 (ja) 2018-03-15 2018-03-15 半導体装置
US16/296,097 US10957758B2 (en) 2018-03-15 2019-03-07 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018048619A JP7102808B2 (ja) 2018-03-15 2018-03-15 半導体装置

Publications (2)

Publication Number Publication Date
JP2019161126A true JP2019161126A (ja) 2019-09-19
JP7102808B2 JP7102808B2 (ja) 2022-07-20

Family

ID=67906048

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018048619A Active JP7102808B2 (ja) 2018-03-15 2018-03-15 半導体装置

Country Status (2)

Country Link
US (1) US10957758B2 (ja)
JP (1) JP7102808B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022239284A1 (ja) * 2021-05-11 2022-11-17 富士電機株式会社 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051973A1 (ja) 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
US10720517B2 (en) * 2017-10-17 2020-07-21 University Of Zagreb Faculty Of Electrical Engineering And Computing Horizontal current bipolar transistor with floating field regions

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227806A (ja) * 2006-02-24 2007-09-06 Denso Corp 半導体装置
JP2009267394A (ja) * 2008-04-01 2009-11-12 Denso Corp 半導体装置
JP2012129504A (ja) * 2010-11-25 2012-07-05 Denso Corp 半導体装置
WO2017146148A1 (ja) * 2016-02-23 2017-08-31 富士電機株式会社 半導体装置
JP2017224685A (ja) * 2016-06-14 2017-12-21 株式会社デンソー 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4905559B2 (ja) 2009-01-27 2012-03-28 株式会社デンソー 半導体装置
JP5589342B2 (ja) 2009-10-19 2014-09-17 トヨタ自動車株式会社 半導体装置
JP6022774B2 (ja) 2012-01-24 2016-11-09 トヨタ自動車株式会社 半導体装置
US10050645B2 (en) 2014-01-30 2018-08-14 Hewlett Packard Enterprise Development Lp Joint encryption and error correction encoding
JP6277814B2 (ja) 2014-03-25 2018-02-14 株式会社デンソー 半導体装置
DE102014214271A1 (de) 2014-07-22 2016-01-28 MTU Aero Engines AG Turbomaschinenschaufel
JP6197773B2 (ja) * 2014-09-29 2017-09-20 トヨタ自動車株式会社 半導体装置
WO2016063683A1 (ja) * 2014-10-24 2016-04-28 富士電機株式会社 半導体装置および半導体装置の製造方法
US10529839B2 (en) * 2015-05-15 2020-01-07 Fuji Electric Co., Ltd. Semiconductor device
JP6443267B2 (ja) 2015-08-28 2018-12-26 株式会社デンソー 半導体装置
JP6531589B2 (ja) 2015-09-17 2019-06-19 株式会社デンソー 半導体装置
JP6624300B2 (ja) 2016-10-17 2019-12-25 富士電機株式会社 半導体装置
US10170060B2 (en) 2016-12-27 2019-01-01 Facebook Technologies, Llc Interlaced liquid crystal display panel and backlight used in a head mounted display

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227806A (ja) * 2006-02-24 2007-09-06 Denso Corp 半導体装置
JP2009267394A (ja) * 2008-04-01 2009-11-12 Denso Corp 半導体装置
JP2012129504A (ja) * 2010-11-25 2012-07-05 Denso Corp 半導体装置
WO2017146148A1 (ja) * 2016-02-23 2017-08-31 富士電機株式会社 半導体装置
JP2017224685A (ja) * 2016-06-14 2017-12-21 株式会社デンソー 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022239284A1 (ja) * 2021-05-11 2022-11-17 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP7102808B2 (ja) 2022-07-20
US20190288060A1 (en) 2019-09-19
US10957758B2 (en) 2021-03-23

Similar Documents

Publication Publication Date Title
JP7187787B2 (ja) 半導体装置
JP6614326B2 (ja) 半導体装置
JPWO2017010393A1 (ja) 半導体装置および半導体装置の製造方法
JP6784337B2 (ja) 半導体装置
JP2018046187A (ja) 半導体装置
JP6561611B2 (ja) 半導体装置
JPWO2018220879A1 (ja) 半導体装置
JP7435672B2 (ja) 半導体装置
JP7091693B2 (ja) 半導体装置
WO2019097836A1 (ja) 半導体装置
JPWO2019116696A1 (ja) 半導体装置
JP7102808B2 (ja) 半導体装置
US20230261095A1 (en) Semiconductor device
JP2023040134A (ja) 半導体装置
JP6954449B2 (ja) 半導体装置
JP6733829B2 (ja) 半導体装置
JP7327672B2 (ja) 半導体装置
JP2019186309A (ja) 半導体装置
US20230268342A1 (en) Semiconductor device
JP6996621B2 (ja) 半導体装置
JP2019021891A (ja) 半導体装置
US20240047541A1 (en) Semiconductor device
WO2022264697A1 (ja) 半導体装置
US20220149191A1 (en) Semiconductor device
JP2024022428A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220304

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220607

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220620

R150 Certificate of patent or registration of utility model

Ref document number: 7102808

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150