CN111033751A - 半导体装置 - Google Patents

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Abstract

提供一种半导体装置，具有：栅极流道部；以及设置于栅极流道部的下方的第1导电型的阱区，二极管区在半导体基板上具有多个第1接触部；第1导电型的阳极区；以及从半导体基板的下表面起设置到预先确定的深度范围的第2导电型的阴极区，阱区在第1方向上与二极管区接触，在将第1方向上相互对置的阱区的端部、多个第1接触部的至少1个第1接触部的端部和阴极区的端部虚拟地投影于半导体基板的上表面的情况下，作为阱区的端部与阴极区的端部之间的最短距离的第1距离比作为阱区的端部与至少1个第1接触部的端部之间的最短距离的第2距离大。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
已知在1个半导体基板具有IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)区域和FWD(Free Wheeling Diode：续流二极管)区域的反向导通型IGBT(Reverse Conducting IGBT。以下记载为RC-IGBT)(例如参照专利文献1～8)。
现有技术文献
专利文献
专利文献1：国际公开2017/155122号公报
专利文献2：国际公开2016/098199号公报
专利文献3：日本特开2017-135255号公报
专利文献4：日本特开2017-103400号公报
专利文献5：日本特开2016-197678号公报
专利文献6：日本特开2011-243694号公报
专利文献7：国际公开2017/141998号公报
专利文献8：日本特开2017-28244号公报
发明内容
技术问题
在RC-IGBT中，期望防止FWD区中的击穿耐量降低。
技术方案
在本发明的第1方式中，提供在1个半导体基板具有晶体管区和二极管区的半导体装置。半导体装置可以具有栅极流道部和第1导电型的阱区。栅极流道部可以向晶体管区供给栅极电位。阱区可以设置于栅极流道部的下方。二极管区可以具有多个第1接触部、第1导电型的阳极区和第2导电型的阴极区。多个第1接触部可以在半导体基板上分别沿着第1方向延伸。多个第1接触部可以在半导体基板上在第2方向上以相互分离的方式设置。第2方向可以与第1方向正交。阳极区可以介由多个第1接触部与发射电极电连接。发射电极可以设置于半导体基板的上方。阳极区可以具有比阱区中的第1导电型的掺杂剂浓度低的掺杂剂浓度。阴极区可以从半导体基板的下表面起设置在预先确定的深度范围。阱区可以在第1方向上与二极管区接触。在将第1方向上相互对置的阱区的端部、多个第1接触部的至少1个第1接触部的端部和阴极区的端部虚拟地投影于半导体基板的上表面的情况下，作为阱区的端部与阴极区的端部之间的最短距离的第1距离可以比作为阱区的端部与至少1个第1接触部的端部之间的最短距离的第2距离大。
半导体基板可以具有第2导电型的漂移区和第2导电型的蓄积区。漂移区在半导体基板中可以位于比阳极区靠近下方的位置。蓄积区可以至少设置于二极管区。蓄积区可以在半导体基板的深度方向上位于阳极区与漂移区之间。蓄积区的第1方向的端部可以位于至少1个第1接触部的端部与阴极区的端部之间。
第1距离可以比从半导体基板的上表面到阱区的底部为止的深度大，且比从半导体基板的上表面到下表面为止的厚度小。第2距离可以为第1距离的40％以上且60％以下。第2距离可以比第1距离的一半小。
晶体管区可以具有多个第2接触部。多个第2接触部可以在半导体基板上分别沿着第1方向延伸。多个第2接触部在半导体基板上可以在第2方向上以相互分离的方式设置。第2方向可以与第1方向正交。在将第1方向上相互对置的阱区的端部和多个第2接触部的至少1个第2接触部的端部虚拟地投影于半导体基板的上表面的情况下，作为阱区的端部与至少1个第2接触部的端部之间的最短距离的第3距离可以与第2距离不同。
半导体装置可以具有多个晶体管区。栅极流道部可以包括延伸栅极流道部和环状栅极流道部。延伸栅极流道部可以设置于多个晶体管区中的在第1方向上彼此相邻的至少2个晶体管区之间。环状栅极流道部可以以包围多个晶体管区的方式设置。阱区可以位于延伸栅极流道部的下方。阱区可以用于规定第1距离和第2距离。
使用设置于延伸栅极流道部的下方的阱区而规定的第1距离可以比使用设置于环状栅极流道部的下方的上述阱区而规定的第1距离长。使用设置于延伸栅极流道部的下方的阱区而规定的第2距离可以比使用设置于环状栅极流道部的下方的阱区而规定的第2距离长。半导体基板可以具有寿命抑制区。寿命抑制区可以至少设置于栅极流道部的下方。
寿命抑制区在延伸栅极流道部的下方可以以遍及延伸栅极流道部的第1方向上的整个长度的方式设置。在环状栅极流道部的下方，寿命抑制区可以以与环状栅极流道部的第1方向上的长度的一部分对应的方式设置。
寿命抑制区可以在比阱区的底部靠近半导体基板的下表面的位置具有寿命抑制剂的浓度分布的峰。寿命抑制区可以设置在比阴极区更大的范围。
半导体基板可以具有第2导电型的漂移区和第2导电型的蓄积区。漂移区在半导体基板中可以位于比阳极区靠近下方的位置。蓄积区可以至少设置于二极管区。蓄积区可以在半导体基板的深度方向上位于阳极区与漂移区之间。在将第1方向上相互对置的阱区的端部、多个第1接触部的至少1个第1接触部的端部、蓄积区的端部和阴极区的端部虚拟地投影于半导体基板的上表面的情况下，第4距离可以比第5距离大。第4距离可以是至少1个第1接触部的端部与蓄积区的端部之间的最短距离。第5距离可以是蓄积区的端部与阴极区的端部之间的最短距离。
半导体基板可以具有第2导电型的漂移区和第2导电型的蓄积区。漂移区在半导体基板中可以位于比阳极区靠近下方的位置。蓄积区可以至少设置于二极管区。蓄积区可以在半导体基板的深度方向上位于阳极区与漂移区之间。在将第1方向上相互对置的阱区的端部、多个第1接触部的至少1个第1接触部的端部、蓄积区的端部和阴极区的端部虚拟地投影于半导体基板的上表面的情况下，第2距离可以大于第5距离。第5距离可以是蓄积区的端部与阴极区的端部之间的最短距离。
晶体管区可以具有第2导电型的集电区。集电区可以设置于半导体基板的下表面侧。阴极区的第1后退长度可以为第1距离以上。阴极区的第1后退长度可以为第2方向上的从下表面侧边界到上表面侧边界的长度。下表面侧边界可以为集电区与阴极区之间的边界。上表面侧边界可以为半导体基板的上表面侧的晶体管区与二极管区之间的边界。
第3距离可以小于第2距离。
晶体管区可以具有在半导体基板上分别沿第1方向延伸且在与第1方向正交的第2方向上以相互分离的方式设置的多个第2接触部。在将阱区、多个第1接触部的第1方向上的端部、和多个第2接触部的第1方向上的端部虚拟地投影于半导体基板的上表面的情况下，多个第1接触部的端部可以配置在与阱区不重叠的位置，至少一个第2接触部的端部可以配置于与阱区重叠的位置。
半导体基板可具有设置于二极管区和在晶体管区中与二极管区接触的部分的寿命抑制区。作为二极管区的端部与设置到与阱区重叠的位置的第2接触部之间的第2方向上的最短距离的第6距离可以为作为二极管区的端部与晶体管区中的寿命抑制区的端部之间的在第2方向上的最短距离的第7距离以下。
半导体基板可以具有在半导体基板中位于比阳极区靠近下方的位置的第2导电型的漂移区。半导体基板可以具有设置于二极管区和晶体管区，且在半导体基板的深度方向上位于阳极区与漂移区之间的深度的第2导电型的蓄积区。晶体管区中的至少一部分蓄积区的第1方向的端部可以与二极管区中的蓄积区的第1方向的端部相比位于更靠近阱区的位置。
晶体管区可以具有在半导体基板的上表面露出且沿着第1方向交替配置的第1导电型的接触区和第2导电型的发射区。第1方向上最靠近栅极流道部配置的接触区的第1方向上的长度大于与该接触区相比配置于晶体管区的第1方向上的中心侧的其他接触区的长度。
在本发明的第2方式中，提供在1个半导体基板具有晶体管区和二极管区的半导体装置。半导体装置可以具备向晶体管区供给栅极电位的栅极流道部。半导体装置可以具有设置于栅极流道部的下方的第1导电型的阱区。二极管区可以具有在半导体基板上分别沿着第1方向延伸且在与第1方向正交的第2方向上以相互分离的方式设置的多个第1接触部。晶体管区可以具有在半导体基板上分别沿着第1方向延伸且在与第1方向正交的第2方向上以相互分离的方式设置的多个第2接触部。在将阱区、多个第1接触部的第1方向上的端部和多个第2接触部的第1方向上的端部虚拟地投影于半导体基板的上表面的情况下，多个第1接触部的端部可以配置在与阱区不重叠的位置，至少一个第2接触部的端部可以配置在与阱区重叠的位置。
应予说明，上述的发明内容未列举本发明的所有必要特征。另外，这些特征群的子组合也另外能够成为发明。
附图说明
图1是表示半导体装置200的上表面的示意图。
图2是第1实施方式中的图1的区域A的放大图。
图3是表示图2中的A-A截面的图。
图4是表示图2中的B-B截面的图。
图5是表示图2中的C-C截面的图。
图6A是表示图2中的D-D截面的图。
图6B是表示D-D截面的另一例的图。
图7是表示图1中的E-E截面的图。
图8是第1变形例中的环状栅极流道部112附近的上表面放大图。
图9是第1变形例中的延伸栅极流道部114附近的上表面放大图。
图10是表示寿命抑制区26的深度方向上的复合中心的浓度分布的图。
图11是表示FWD区70的相对于第1距离L1的反向恢复时的击穿耐量的图。
图12的(a)～(d)是表示接触部54与蓄积区16的位置关系的图。
图13是图1中的区域B的放大图。
图14是第2实施方式中的图1的区域A的放大图。
图15是表示FWD区70中的阳极-阴极间电压(VAK)和电流(IF)的时间变化的模拟结果。
图16是第3实施方式中的图1的区域A的放大图。
图17是第4实施方式中的图1的区域A的放大图。
图18是第5实施方式中的图1的区域A的放大图。
图19是第6实施方式中的图1的区域A的放大图。
图20是表示第5实施方式中的各个接触部54与蓄积区16的端部19的位置关系的图。
图21是表示第6实施方式中的各个接触部54与蓄积区16的端部19的位置关系的图。
图22是栅极沟槽部40的前端41的放大图。
图23是表示栅极沟槽部40和虚设沟槽部30的俯视时的形状例的图。
符号说明
10··半导体基板，12··发射区，13··阳极区，14··基区，15··接触区，16··蓄积区，17··阱区，18··漂移区，19··端部，20··缓冲区，22··集电区，24··集电电极，25···端部，26··寿命抑制区，27、28··连接层，30··虚设沟槽部，31···前端，32··虚设沟槽绝缘膜，33··虚设沟槽导电部，34··虚设沟槽，36··绝缘膜，38··层间绝缘膜，40··栅极沟槽部，41···前端，42··栅极绝缘膜，43··栅极导电部，44··栅极沟槽，46··栅极流道层，47··接触部，48··栅极金属层，50··发射电极，52、53、54··接触部，55··端部，56··非重叠区，58··重叠区，60··台面区，61··边界台面区，62··上表面，64··下表面，66··外周端部，70··FWD区，72··阴极区，74··上表面侧边界，80··IGBT区，82··下表面侧边界，92··端部，94··端部，96··底部，98··端部，100··有源区，110··栅极流道部，112··环状栅极流道部，114··延伸栅极流道部，120··栅极焊盘部，130··边缘终端区，200··半导体装置
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式不限定权利要求所涉及的发明。另外，实施方式中说明的特征的所有组合并不限定为发明的解决方案所必须的。
在本说明书中，将与半导体基板10的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。另外，在本说明书中，基板、区域、层或其他的部件的2个主要的面中的一个面称为上表面，将另一个面称为下表面。“上”和“下”的方向不限于重力方向或将半导体装置安装于布线基板等时的安装方向。
图1是表示半导体装置200的上表面的示意图。本例的半导体装置200是在1个半导体基板10具有IGBT区80和FWD区70的RC-IGBT。应予说明，IGBT区80是晶体管区的一个例子，FWD区70是二极管区的一个例子。本例的半导体基板10在俯视时具有大致矩形形状。本例的半导体基板10在Z轴正向的端部具有与X-Y平面平行的上表面(一个主面)，在Z轴负向的端部具有与X-Y平面平行的下表面(另一个主面)。
在本例中，X轴与Y轴彼此正交，Z轴与X-Y平面正交。X轴、Y轴和Z轴构成所谓的右手系。在本例中，Y轴方向是第1方向的一个例子，X轴方向是第2方向的一个例子。Z轴方向与半导体基板10的深度方向平行。
本例的半导体装置200具有有源区100、栅极流道部110、栅极焊盘部120和边缘终端区130。本例的栅极流道部110包含环状栅极流道部112和延伸栅极流道部114。本例的环状栅极流道部112与呈圆角的矩形形状对应。环状栅极流道部112在X-Y平面可以包围多个IGBT区80和多个FWD区70。本例的环状栅极流道部112包围多个IGBT区80和多个FWD区70的整体的外周。
延伸栅极流道部114可以设置在Y轴方向上彼此相邻的至少2个IGBT区80之间。本例的延伸栅极流道部114穿过Y轴方向上相邻的IGBT区80之间和Y轴方向上相邻的FWD区70之间而沿X轴方向延伸。本例的延伸栅极流道部114从矩形环状的环状栅极流道部112的与Y轴方向平行的一边延伸到相对于该一边在X轴方向上对置的另一边。
栅极流道部110可以具有栅极流道层和位于该栅极流道层上的栅极金属层。栅极流道层和栅极金属层可以在预定的接触部相互电连接。另外，栅极流道部110可以与栅极焊盘部120电连接。
栅极流道部110可以具有将从栅极焊盘部120传递的控制信号(例如栅极电位)供给到IGBT区80的功能。可以通过键合等在栅极焊盘部120上连接导线。可以从外部端子通过该导线将控制信号输入到栅极焊盘部120。栅极焊盘部120也可以与栅极流道部110同样地具有栅极流道层与栅极金属层的层叠结构。本例的栅极焊盘部120以切除位于X轴方向的中央的IGBT区80的一部分的方式设置。
本例的有源区100是设置于栅极流道部110的内侧的区域。本例的有源区100具有第1有源区100-1和第2有源区100-2。第1有源区100-1被环状栅极流道部112的Y轴正向的一半和延伸栅极流道部114包围。与此相对，第2有源区100-2被环状栅极流道部112的Y轴正向的一半、栅极焊盘部120和延伸栅极流道部114包围。应予说明，有源区100可以设为与除了设置有延伸栅极流道部114的范围以外的、设置有发射电极50的X-Y平面的范围对应。在图1中，用虚线示出设置有发射电极50的X-Y平面的范围。
在本例中，第1有源区100-1和第2有源区100-2分别包含多个IGBT区80和多个FWD区70。多个IGBT区80可以在X轴方向上以相互分离的方式设置。在本例中，3个IGBT区80在X轴方向上以分离预定间隔的方式设置。另外，在第1有源区100-1和第2有源区100-2中，分别在X轴方向的两端部不设置FWD区70而是设置IGBT区80-L和80-R。此外，在X轴方向的中央部设置有被FWD区70夹着X轴方向的两侧的IGBT区80-C。应予说明，IGBT区80-L和80-R是外侧晶体管区的一个例子，IGBT区80-C是内侧晶体管区的一个例子。
在本例中，1个FWD区70在X轴方向上相邻的2个IGBT区80之间，以与该2个IGBT区80分别接触的方式设置。因此，在有源区100中，FWD区70的数量可以比IGBT区80的数量少。在本例中，第1有源区100-1和第2有源区100-2分别具有2个FWD区70。应予说明，IGBT区80和FWD区70的数量为例示，也可以设置比本例多的数量或比本例少的数量的IGBT区80和FWD区70。
边缘终端区130可以设置在半导体基板10的外周端部66与环状栅极流道部112之间。边缘终端区130可以以包围位于有源区100的外侧的栅极流道部110的方式设置成环状。本例的边缘终端区130包围环状栅极流道部112的外侧。边缘终端区130可以具有缓和半导体基板10的上表面侧的电场集中的功能。边缘终端区130例如具有保护环、场板、降低表面电场和组合了这些的结构。
图2是第1实施方式中的图1的区域A的放大图。区域A包括半导体基板10的上表面侧的作为IGBT区80与FWD区70之间的边界的上表面侧边界74与边缘终端区130相交的区域。在图2中，用单点划线表示上表面侧边界74。在本说明书中，上表面侧边界74是指位于边界台面区61的虚设沟槽部30中的FWD区70侧的虚设沟槽部30上，且与Y轴方向平行的虚拟的直线。另外，边界台面区61是指IGBT区80中的多个台面区60-2中的、在FWD区70侧与具有N+型的发射区12的台面区60接触的台面区。边界台面区61是IGBT区80的台面区60-2中的在X轴方向上最靠近FWD区70且与FWD区70邻接的台面区60-2，也是不具有N+型的发射区12的台面区60-2。
在本说明书中，将位于在X轴方向上相邻的2个沟槽部之间且在半导体基板10的上方的半导体基板10中的一部分称为台面区60。在本例中，FWD区70的台面区60-1是第1台面区的一个例子，IGBT区80的台面区60-2是第2台面区的一个例子。FWD区70的台面区60-1可以具有P-型的阳极区13、P+型的接触区15、N型的蓄积区16和P+型的阱区17。另外，IGBT区80的台面区60-2可以具有N+型的发射区12、P-型的基区14、P+型的接触区15、N型的蓄积区16和P+型的阱区17。
基区14可以作为沟道形成区发挥功能，阳极区13可以作为阳极发挥功能。应予说明，阳极区13和基区14只是根据所设置的区域而标记了不同的名称。阳极区13和基区14可以经由同一掺杂剂注入工序而形成。在本例中，阳极区13和基区14具有相同的P型的掺杂剂浓度。本例的P型是第1导电型的例子，N型是第2导电型的例子。然而，在其他例中，可以将P型作为第2导电型，将N型作为第1导电型。另外，N或P分别表示电子或空穴为多数载流子。对于N或P上所记载的+或-，+表示载流子浓度比未记载+的载流子浓度高，-表示载流子浓度比未记载-的载流子浓度低。
半导体装置200在半导体基板10的上表面上具有层间绝缘膜等绝缘膜，但是在图2中省略这些绝缘膜。层间绝缘膜等绝缘膜可以在X-Y平面的不同位置具有多个开口。在图2中，将多个开口示为接触部47、52、53和54。接触部47是将栅极金属层48与栅极流道层46连接的开口部。
接触部52是设置于IGBT区80的开口部，接触部53是设置于FWD区70的开口部。本例的接触部52将岛状的连接层27与发射电极50连接。另外，本例的接触部53将沿X轴方向延伸的岛状的连接层28与发射电极50连接。在本例中，栅极流道层46以及连接层27和28是通过同一沉积工序和蚀刻工序形成的多晶硅层。
本例的接触部54可以将发射电极50与在半导体基板10的上表面露出的半导体区域连接。在本例中，接触部54延伸的延伸方向与Y轴方向平行。接触部54在FWD区70和IGBT区80中可以具有相同的形状。本例的接触部54具有长条形状，该长条形状是具有比台面区60的X轴方向长度短的宽度且沿Y轴方向延伸的形状。在本例的接触部54中，Y轴方向上的端部55的位置在FWD区70和IGBT区80中相同。在图2中，从栅极流道部110的Y轴负向的端部到接触部54的端部55的长度例如为10μm。应予说明，关于Y轴方向上的端部55的位置，IGBT区80的接触部54的Y轴方向上的端部55-2的位置可以延伸到比FWD区70的接触部54的Y轴方向上的端部55-1的位置更靠外侧的位置。
本例的半导体装置200具有分别从半导体基板10的上表面起设置到预先确定的深度的虚设沟槽部30和栅极沟槽部40。应予说明，在本说明书中，有时将虚设沟槽部30和栅极沟槽部40统称为沟槽部。虽然向栅极沟槽部40的栅极导电部供给栅极电位，但是向虚设沟槽部30的虚设沟槽导电部供给与发射电极50相同的电位(发射极电位)，而不供给栅极电位。
本例的FWD区70具有多个虚设沟槽部30。FWD区70中的虚设沟槽部30包括2个长边部和1个短边部。在本例中，长边部是指与接触部54的延伸方向平行地延伸的部分。在图2中，虚设沟槽部30的2个长边部与1个短边部呈倒U字形状。2个长边部可以在X轴方向上相互对置且分别沿Y轴方向延伸。1个短边部可以将该2个长边部在Y轴方向的端部连接。在本例中，虚设沟槽部30的长边部在X轴方向上以预定的间隔排列。因此，本例中的各台面区60-1的X轴方向的宽度相同。
本例的IGBT区80具有多个虚设沟槽部30和多个栅极沟槽部40。栅极沟槽部40也包括2个长边部和1个短边部。在图2中，栅极沟槽部40的2个长边部和1个短边部呈倒U字形状。2个长边部可以在X轴方向上相互对置且分别沿Y轴方向延伸。1个短边部可以将该2个长边部在Y轴方向的端部连接。
在本例中，栅极沟槽部40的长边部以FWD区70中的虚设沟槽部30的长边部的间距的2倍的间距在X轴方向上排列。另外，在IGBT区80中，在X轴方向上相邻的2个栅极沟槽部40的长边部之间设置有虚设沟槽部30的2个长边部。
在本例的IGBT区80中，X轴方向上的、虚设沟槽部30的长边部与栅极沟槽部40的长边部之间的距离与在X轴方向上相邻的2个虚设沟槽部30的长边部间的距离相等。在本例中，台面区60-1、台面区60-2和边界台面区61的X轴方向的宽度分别为2.3μm。
本例的栅极沟槽部40的长边部在Y轴方向上比虚设沟槽部30的长边部长。栅极沟槽部40在Y轴方向上到达栅极流道部110的下方。栅极沟槽部40的短边部位于栅极流道层46之下，且与栅极流道层46连接。与此相对，虚设沟槽部30在Y轴方向上不到达栅极流道部110。在本例中，栅极沟槽部40和虚设沟槽部30的短边部的底被阱区17覆盖。应予说明，各沟槽部的长边部的位于短边部附近的一部分底也被阱区17覆盖。
P+型的接触区15可以具有比阳极区13或基区14高的P型的掺杂剂浓度。接触区15在从半导体基板10向发射电极50抽取空穴时可以作为对空穴而言为低电阻的路径发挥功能。在本例中，FWD区70的接触区15与台面区60-1上的第1接触部54-1连接。同样地，IGBT区80的接触区15也与台面区60-2上的第2接触部54-2连接。
P+型的阱区17可以设置于栅极流道部110的下方。本例的阱区17在Y轴方向上从栅极流道部110的外侧的端部94起设置到栅极流道部110的内侧的端部92。在本例中，外侧的端部94位于比栅极流道部110的外侧端部更靠近外侧的位置。另外，内侧的端部92位于虚设沟槽部30的短边部与接触部54的端部55之间。
阱区17也可以具有比阳极区13或基区14高的P型的掺杂剂浓度。阱区17可以具有将基区14和阳极区13与外周端部66附近分离的功能。阱区17可以在半导体基板10的上表面露出。其中，在本例中，由于在半导体基板10的与阱区17对应的范围的上表面设置有绝缘膜，所以栅极流道层46以及连接层27和28与阱区17电分离。
N+型的发射区12在向半导体基板10注入电子的情况下可以作为对电子而言为低电阻的路径发挥功能。在本例中，发射区12仅设置于IGBT区80的台面区60-2。用虚线表示位于接触部54-2的下方的发射区12或接触区15。在本例中，在与FWD区70接触的IGBT区80的台面区60-2即边界台面区61为了降低电流的干扰不设置发射区12。由此，能够降低从IGBT区80的发射区12向漂移区注入的电子向FWD区70的阴极区72流出。应予说明，在其他例中，N+型的区域(例如发射区12)可以设置于边界台面区61和/或FWD区70的台面区60-1。然而，此时，优选该N+型的区域与虚设沟槽部30等接触，而不与栅极沟槽部40接触。
IGBT区80中的台面区60-2具有在Y轴方向上交替地在上表面露出的发射区12和接触区15。在台面区60-2中，发射区12和接触区15以遍及在X轴方向上邻接的2个沟槽部间的方式设置。本例的台面区60-2在接触部54-2的端部55-2的正下方具有接触区15。位于端部55-2的正下方的接触区15在Y轴方向上可以被夹在基区14与发射区12之间。
在IGBT区80的边界台面区61中，在与台面区60-2相同的范围设置有阱区17和基区14。然而，在边界台面区61，在除了阱区17和基区14以外的范围设置接触区15。在本例的边界台面区61，在Y轴方向上主要是P+型的接触区15在上表面露出。
另外，在FWD区70的台面区60-1中也在与台面区60-2相同的范围设置有阱区17和与基区14对应的阳极区13。另外，在台面区60-1中也是在接触部54-1的端部55-1的正下方设置接触区15。台面区60-1中的接触区15在X轴方向上可以设置在与位于台面区60-2的端部55-2的正下方的接触区15对应的范围。台面区60-1中的其余的区域可以为阳极区13。
本例的半导体装置200在FWD区70和IGBT区80这两方都具有N型的蓄积区16。在本例中，在半导体基板10的深度方向上，在阳极区13和基区14与漂移区之间设置蓄积区16。应予说明，对于漂移区，将在图3中进行图示。由此，能够提高IGBT区80中的载流子注入增强效应(InjectionEnhancement效应；IE效应)，而降低IGBT的导通电压(Von)。
与其他掺杂剂注入区域同样，蓄积区16也可以通过介由抗蚀剂掩模的开口区域而在半导体基板10的预定深度范围进行N型掺杂剂的离子注入而形成。应予说明，由于在抗蚀剂掩模的开口端部发生掩模下垂(掩模的边缘部从直角形状变形为平缓的倾斜部的情况)，所以在与开口端部对应的半导体基板10的位置，蓄积区16的深度范围容易偏离设计深度。假设在IGBT区80设置蓄积区16，但在FWD区70完全不设置蓄积区16的情况下，从IGBT区80到FWD区70，蓄积区16不连续。在该不连续部分形成偏离设计深度的蓄积区16。在本例中，为了防止因偏离设计深度的蓄积区16形成于台面区60-2，而对IGBT中的栅极阈值电压等特性造成影响，除了在IGBT区80设置蓄积区16以外，也在FWD区70设置蓄积区16。
N型的蓄积区16具有在深度方向上在蓄积区16与漂移区之间蓄积空穴的功能。因此，蓄积区16有可能妨碍空穴被从接触部54抽出。因此，在本例中，在比接触部54的Y轴正向的端部55更靠近内侧的位置设置蓄积区16的Y轴正向的端部19。因此，在本例中，容易通过接触部54向发射电极50抽取载流子(在本例中为空穴)。由此，在FWD区70中，由于能够降低反向恢复动作时的载流子的量，所以与将第1接触部54-1与蓄积区16完全重叠的情况相比，能够提高反向恢复耐量。
FWD区70具有在X轴方向上以相互分离的方式设置且沿Y轴方向分别延伸的多个第1接触部54-1。在本例中，设置于FWD区70的第1接触部54-1具有第1非重叠区56-1和第1重叠区58-1。第1非重叠区56-1是Y轴方向上的第1接触部54-1与蓄积区16在深度方向上不重叠的区域。与此相对，第1重叠区58-1是Y轴方向上的第1接触部54-1与蓄积区16在深度方向上重叠的区域。
在本例中，在第1接触部54-1中的第1非重叠区56-1的正下方设置有P+型的接触区15。因此，空穴容易通过第1非重叠区56-1正下方的接触区15而被向发射电极50抽出。与此相对，在本例中，在第1重叠区58-1的正下方不设置接触区15，而设置阳极区13。
本例的蓄积区16的Y轴正向的端部19与X轴方向平行。在本例中，蓄积区16的Y轴正向的端部19位于接触部54-1的端部55-1和接触部54-2的端部55-2与阴极区72的端部(即下表面侧边界82)之间。从接触部54的端部55到蓄积区16的Y轴正向的端部19的长度例如为数μm以上且20μm以下。因此，可以不考虑由偏离蓄积区16的设计深度而引起的对IGBT的栅极阈值电压等特性带来的影响。
IGBT区80具有在X轴方向上以相互分离的方式设置且沿Y轴方向分别延伸的多个第2接触部54-2。在本例中，设置于IGBT区80的第2接触部54-2具有第2非重叠区56-2和第2重叠区58-2。第2非重叠区56-2是Y轴方向上的第2接触部54-2与蓄积区16在深度方向上不重叠的区域。与此相对，第2重叠区58-2是Y轴方向上的第2接触部54-2与蓄积区16在深度方向上重叠的区域。
在本例中，第1非重叠区56-1和第2非重叠区56-2仅设置于接触部54的Y轴方向的端部55-1和55-2附近，接触部54的大部分为第1重叠区58-1或第2重叠区58-2。因此，能够在FWD区70提高反向恢复耐量，并且在IGBT区80中得到足够的IE效应。
栅极金属层48可以介由接触部47与栅极流道层46电连接。栅极流道层46可以是由含有掺杂剂的多晶硅(poly-silicon)构成的导电层。栅极流道层46可以在形成分别由与其相同的多晶硅构成的栅极导电部、虚设沟槽导电部、连接层27和连接层28的工艺中形成。
发射电极50可以设置于整个有源区100。本例的发射电极50以不与栅极金属层48短路的方式在Y轴方向上与栅极金属层48分离地设置。发射电极50可以通过接触部54与台面区60的发射区12、阳极区13、基区14和接触区15中的一个以上电连接。本例的发射电极50介由第1接触部54-1与FWD区70的阳极区13和接触区15电连接，并介由第2接触部54-2与IGBT区80的发射区12和接触区15电连接。
另外，发射电极50可以通过接触部52和53与虚设沟槽部30的虚设沟槽导电部电连接。本例的连接层27和连接层28与虚设沟槽部30的虚设沟槽导电部连接。但是，在连接层27和连接层28与虚设沟槽部30不重叠的区域中，在连接层27和连接层28与半导体基板10的上表面之间设置有氧化膜等绝缘膜。
发射电极50和栅极金属层48可以分别为金属层。例如，各金属层由铝(Al)、铝(Al)-硅(Si)合金、或铝(Al)-硅(Si)-铜(Cu)合金形成。各金属层可以在由铝等形成的区域的下层具有由钛(Ti)或钛化合物等形成的势垒金属。另外，可以在接触部47、52和54内具有由钨(W)等形成的插塞。
在图2中，用虚线表示设置有在半导体基板10的下表面侧露出的N+型的阴极区72的范围。在本例中，在比蓄积区16的Y轴正向的端部19更靠近内侧的位置设置阴极区72的Y轴正向的端部。从栅极流道部110的Y轴负向的端部到阴极区72的端部的长度例如为50μm。另外，从接触部54的端部55到阴极区72的端部的长度例如为20μm以上且40μm以下。应予说明，在本例中，阴极区72的X轴负向的端部(即下表面侧边界82)与上表面侧边界74一致。然而，为了容易理解，在Y轴方向上重叠的下表面侧边界82和上表面侧边界74在X轴方向上错开地显示。
蓄积区16的端部19可以设置在比接触部54的端部55靠近阴极区72的Y轴正向的端部的位置。应予说明，阴极区72的Y轴正向的端部可以是指在Y轴方向上与延伸栅极流道部114相比位于环状栅极流道部112的附近，且与X轴方向平行地延伸的下表面侧边界82。
P+型的集电区在半导体基板10的下表面侧可以设置在除了阴极区72露出的区域以外的整个区域。因此，在图2中省略集电区的范围。本例的集电区设置于整个IGBT区80。
图3是表示图2中的A-A截面的图。A-A截面与X-Z平面平行，且穿过半导体基板10的上表面62和下表面64。另外，A-A截面是比阴极区72的Y轴正向的端部更靠Y轴正向的截面，且穿过发射区12、蓄积区16和阴极区72等。在A-A截面中，示出半导体基板10、绝缘膜36和层间绝缘膜38、发射电极50以及集电电极24。
本例的绝缘膜36和层间绝缘膜38是层叠地设置于沟槽部的上部的氧化膜。绝缘膜36可以是二氧化硅(SiO2)膜。绝缘膜36可以通过与各沟槽部的虚设沟槽绝缘膜32和栅极绝缘膜42相同的工序形成。层间绝缘膜38可以由BPSG(Boro-Phospho Silicate Glass：硼磷硅酸盐玻璃)、PSG(Phosphorus Silicate Glass：磷硅酸盐玻璃)和BSG(BorosilicateGlass：硼硅酸盐玻璃)中的一种以上的材料形成。
本例的发射电极50以与上表面62和层间绝缘膜38接触的方式遍及IGBT区80和FWD区70而设置。集电电极24与下表面64接触地设置于整个下表面64。集电电极24的材料可以与发射电极50相同。
A-A截面处的半导体基板10具有虚设沟槽部30和栅极沟槽部40。另外，A-A截面处的半导体基板10具有N+型的发射区12、P-型的阳极区13、P-型的基区14、P+型的接触区15、N型的蓄积区16、N-型的漂移区18、N型的缓冲区20、P+型的集电区22和N+型的阴极区72。
应予说明，N型、N+型和N-型的区域可以通过作为掺杂剂的磷(P)或砷(As)的离子注入而形成。但是，缓冲区20可以通过作为掺杂剂的质子(H+)和硒(Se)中的任一方或两方的离子注入而形成。另外，P型、P+型和P-型的区域可以通过作为掺杂剂的硼(B)的离子注入而形成。
在A-A截面处，IGBT区80的台面区60-2具有发射区12、基区14和蓄积区16。然而，边界台面区61具有基区14、接触区15和蓄积区16。接触区15从上表面62起设置到比发射区12深的位置。基区14与发射区12和接触区15的底部接触。蓄积区16在半导体基板10的深度方向上位于基区14与漂移区18之间。FWD区70的台面区60-1具有阳极区13和蓄积区16。蓄积区16与阳极区13的底部接触。蓄积区16在半导体基板10的深度方向上位于阳极区13与漂移区18之间。
本例的栅极沟槽部40具有栅极绝缘膜42、栅极导电部43和栅极沟槽44。栅极沟槽44可以通过选择性地对上表面62进行蚀刻而形成。栅极绝缘膜42可以以与栅极沟槽44的内壁接触的方式设置。栅极绝缘膜42可以通过将栅极沟槽44的内壁的半导体氧化或氮化而形成。本例的栅极导电部43以与栅极绝缘膜42接触的方式设置于比栅极绝缘膜42靠近内侧的位置。栅极绝缘膜42可以将栅极导电部43与半导体基板10绝缘。栅极导电部43可以由多晶硅等导电材料形成。
本例的虚设沟槽部30具有虚设沟槽绝缘膜32、虚设沟槽导电部33和虚设沟槽34。虚设沟槽绝缘膜32和虚设沟槽导电部33可以通过与栅极绝缘膜42和栅极导电部43同样的方法形成。各沟槽部可以贯穿阳极区13、基区14和蓄积区16而到达漂移区18。
本例的漂移区18在半导体基板10中位于比阳极区13和基区14更靠近下方的位置。漂移区18和缓冲区20遍及FWD区70和IGBT区80而设置。FWD区70中的漂移区18和缓冲区20可以与阴极区72一起被视为FWD的阴极。
缓冲区20可以位于漂移区18的下方。本例的缓冲区20在Z轴方向上位于漂移区18与集电区22和阴极区72之间。缓冲区20可以具有防止在半导体装置200的关断时从IGBT区80的基区14的底部向下表面64扩展的耗尽层到达集电区22的功能。缓冲区20可以是在深度方向上N型的掺杂浓度分布具有离散的峰值的场截止(Field Stop)区域。
集电区22和阴极区72可以从半导体基板10的下表面64起设置在预先确定的深度范围。在本例中，作为集电区22与阴极区72之间的边界的下表面侧边界82的X轴负向的端部的位置与上表面侧边界74的X轴方向的位置一致。因此，在比阴极区72的Y轴正向的端部靠近内侧的与X-Z平面平行的截面(A-A截面)中，在IGBT区80的下表面64侧设置有集电区22，在FWD区70的下表面64侧设置有阴极区72。集电区22和阴极区72设置于比缓冲区20靠近下方的位置。然而，也可以是阴极区72的X轴负向的端部(下表面侧边界82)与上表面侧边界74不一致，阴极区72的X轴负向的端部向FWD区70侧后退。此时，在比阴极区72的Y轴正向的端部靠近内侧的与X-Z平面平行的截面中，在IGBT区80的下表面64侧设置有集电区22，在FWD区70的下表面64侧设置有集电区22和阴极区72。另外，阴极区72的X轴负向的端部也可以延伸到IGBT区80侧。此时，在比阴极区72的Y轴正向的端部靠近内侧的与X-Z平面平行的截面中，在IGBT区80的下表面64侧设置有集电区22和阴极区72，在FWD区70的下表面64侧设置有阴极区72。
本例的IGBT区80在X轴正向上具有上表面侧边界74。IGBT区80在X轴负向上也可以具有与FWD区70的上表面侧边界74。在本例中，X轴方向上的IGBT区80的范围是相邻的2个上表面侧边界74之间的范围。FWD区70可以被视为有源区100中的除了IGBT区80以外的区域。
图4是表示图2中的B-B截面的图。B-B截面与X-Z平面平行，并在Y轴方向上穿过接触部54的端部55与蓄积区16的端部19之间。另外，B-B截面穿过FWD区70和IGBT区80中的接触区15。B-B截面位于比阴极区72的Y轴正向的端部更靠Y轴正向的位置。因此，在B-B截面，不存在阴极区72和下表面侧边界82。
图5是表示图2中的C-C截面的图。C-C截面与Y-Z平面平行，并穿过FWD区70和栅极流道部110。特别地，C-C截面穿过FWD区70中的第1接触部54-1。位于栅极流道部110的下方的阱区17可以在Y轴方向上与FWD区70接触。在C-C截面，阱区17的Y轴方向的与边缘终端区130为相反侧的端部为内侧的端部92。
在本说明书中，将比阱区17的内侧的端部92靠近内侧的范围作为FWD区70。应予说明，在延伸栅极流道部114的下方也设置有阱区17。在Y轴方向上，可以将被环状栅极流道部112的下方的阱区17与延伸栅极流道部114的下方的阱区17夹在中间的范围视为FWD区70。
在C-C截面中，将阱区17的内侧的端部92、第1接触部54-1的端部55-1、蓄积区16的端部19、阴极区72的端部(即下表面侧边界82)的各位置投影于上表面62并用虚线表示。如图所示，阱区17的内侧的端部92、与阴极区72的端部对应的下表面侧边界82、蓄积区16的端部19和接触部54的端部55在Y轴方向上相互对置。
在阱区17能够蓄积空穴。例如，在IGBT动作时从IGBT区80的集电区22向漂移区18注入的空穴蓄积在与IGBT区80相邻的阱区17的底部96附近。
另外，在FWD区70正向动作时，空穴电流从阳极区13向下表面64流动。由此，向漂移区18供给的空穴的一部分作为空穴电流而朝向下表面64流动，能够在阱区17的底部96附近蓄积空穴。然而，在本例中，使下表面侧边界82与阱区17的内侧的端部92分离。由此，与下表面侧边界82位于阱区17的内侧的端部92的正下方的情况相比，能够降低蓄积于与FWD区70相邻的阱区17的底部96附近的空穴的量。
搭载了RC-IGBT的半导体模块通常具有串联连接的构成上臂的上侧的RC-IGBT和构成下臂的下侧的RC-IGBT。并且，上侧的RC-IGBT和下侧的RC-IGBT根据动作模式而分别成为导通状态和关断状态。由于该动作，RC-IGBT的FWD区70在预定时间的正向状态之后成为反向恢复状态。在反向恢复状态中，沿与正向电流相反的方向流通电流。换言之，在反向恢复状态中，空穴基本向从下表面64朝向上表面62的方向流动。特别是，蓄积于阱区17的底部96附近的空穴在FWD区70处于反向恢复状态时能够被从第1接触部54-1抽出。此时，空穴容易在第1接触部54-1的端部55-1附近集中。由于在反向恢复时空穴电流集中于端部55-1附近，所以FWD区70的击穿耐量有可能降低。
因此，在本例中，使下表面侧边界82从阱区17的内侧的端部92后退。由此，由于能够降低蓄积于阱区17的底部96附近的空穴的量，所以能够减少在第1接触部54-1的端部55-1附近的空穴电流的集中。在本例中，将在将阱区17的内侧的端部92和下表面侧边界82投影于上表面62的情况下的最短距离设为第1距离L1。第1距离L1可以比从半导体基板10的上表面62到阱区17的底部96的深度Dp大，且比从半导体基板10的上表面62到下表面64的厚度Tsub小。
深度Dp可以比从上表面62到沟槽部的底部的深度Dt大，并且可以比半导体基板10的厚度Tsub的一半小。例如，深度Dp为10μm以上且20μm以下。半导体基板10的厚度Tsub可以根据耐压来确定，但例如为100μm以上且200μm以下。本例的厚度Tsub为110μm。
由于空穴容易集中在第1接触部54-1的端部55-1附近，所以可以使第1接触部54-1的端部55-1与阱区17的内侧的端部92分离。由此，在从底部96到达端部55-1附近之间，空穴在电阻比阱区17高的阳极区13中移动。因此，与端部55和内侧的端部92在Y轴方向上一致的情况相比，能够降低在端部55-1附近的空穴的集中。由此，能够防止FWD区70中的击穿耐量的降低。
在本例中，第1接触部54-1的端部55-1位于阱区17的内侧的端部92与下表面侧边界82之间。更具体而言，端部55-1位于内侧的端部92与蓄积区16的端部19之间。将阱区17的内侧的端部92和第1接触部54-1的端部55-1投影于上表面62的情况下的最短距离，即第2距离L2可以比第1距离L1小。换言之，第1距离L1可以比第2距离L2大。第2距离L2可以为第1距离L1的40％以上且60％以下，并且可以比第1距离L1的一半小。例如，第2距离L2为数μm以上且10μm以下，第1距离L1为数十μm以上且50μm以下。
作为将第1接触部54-1的端部55-1和蓄积区16的端部19投影于上表面62的情况下的最短距离的第4距离L4可以比作为将蓄积区16的端部19和阴极区72的端部投影于上表面62的情况下的最短距离的第5距离L5大。由此，能够防止蓄积区16妨碍空穴被从接触部54抽出，并能够进一步促进载流子(在本例中为空穴)通过接触部54而向发射电极50抽出。应予说明，第2距离L2可以比第5距离L5大。由此，能够降低在第1接触部54-1的端部55-1附近的空穴电流的集中，能够确保击穿耐量。
图6A是表示图2中的D-D截面的图。D-D截面与Y-Z平面平行且穿过IGBT区80和栅极流道部110。特别地，D-D截面穿过IGBT区80中的第2接触部54-2。阱区17可以在Y轴方向上与IGBT区80接触。在本说明书中，将比阱区17的内侧的端部92靠近内侧的范围作为IGBT区80。应予说明，在Y轴方向上，可以将被环状栅极流道部112的下方的阱区17与延伸栅极流道部114的下方的阱区17夹在中间的范围视为IGBT区80。
D-D截面穿过栅极沟槽部40的短边部和虚设沟槽部30的短边部。因此，在D-D截面，栅极沟槽部40和虚设沟槽部30存在于阱区17中。在D-D截面，将阱区17的内侧的端部92和第2接触部54-2的端部55-2的各位置投影于上表面62并用虚线表示。将在将内侧的端部92和端部55-2投影于上表面62的情况下的最短距离设为第3距离L3。在本例中，第3距离L3与第2距离L2相等，但是在其他例中，第3距离L3可以比第2距离L2小。应予说明，在IGBT区80的下表面64侧不设置阴极区72而是设置有集电区22。
图6B是表示D-D截面的另一例的图。在本例中，蓄积区16设置到比在Y轴方向上最靠外侧的发射区12(即最靠近阱区17的发射区12)更靠近阱区17侧的位置为止。其他构成与在图6A中说明的例子相同。由此，能够在所有的发射区12的下方设置蓄积区16。
图7是表示图1中的E-E截面的图。E-E截面与Y-Z平面平行，且穿过环状栅极流道部112、FWD区70和延伸栅极流道部114。特别地，E-E截面穿过有源区100-1中的FWD区70的第1接触部54-1。
应予说明，出于容易理解的目的，在E-E截面中，将设置于延伸栅极流道部114的下方的阱区17记为17-A，将设置于环状栅极流道部112的下方的阱区17记为17-E。另外，将由阱区17-A规定的第1距离L1和第2距离L2分别记为L1-A和L2-A。即，将在将阱区17-A的Y轴正向的端部98和下表面侧边界82投影于上表面62的情况下的最短距离设为L1-A，将在将阱区17-A的端部98和接触部54-1的Y轴负向的端部55-1投影于上表面62的情况下的最短距离设为L2-A。同样地，将由阱区17-E规定的第1距离L1和第2距离L2分别设为L1-E和L2-E。
在RC-IGBT中，与IGBT区80相比，在FWD区70中更容易产生由电流集中引起的击穿。此外，相比于与边缘终端区130接触的环状栅极流道部112的附近，在延伸栅极流道部114的附近的FWD区70中更有容易产生击穿的趋势。因此，可以将延伸栅极流道部114附近的第1距离L1-A设为比环状栅极流道部112附近的第1距离L1-E长(L1-E＜L1-A)。此外，可以将第2距离L2-A设为比第2距离L2-E长(L2-E＜L2-A)。由此，在相对容易产生击穿的延伸栅极流道部114附近的第1接触部54-1的端部55-1中，能够防止因电流集中导致的击穿。
图8是第1变形例中的环状栅极流道部112附近的上表面放大图。在本例中，第3距离L3-E与第2距离L2-E不同。通过使第3距离L3-E与第2距离L2-E不同，从而能够调整半导体装置的特性。作为一个例子，第3距离L3-E比第2距离L2-E小。换言之，在本例中，与IGBT区80中的第2接触部54-2的端部55-2相比，使FWD区70中的第1接触部54-1的端部55-1更远离阱区17-E。由此，能够在FWD区70中提高击穿耐量，并且在IGBT区80中使作为IGBT动作的有效区域比第1实施方式更大。第3距离L3-E可以为第2距离L2-E的一半以下，也可以为1/4以下。第3距离L3-E越小，能够使作为IGBT动作的有效区域越大。
本例的下表面侧边界82在X轴方向上位于比上表面侧边界74靠近FWD区70一侧的位置。换言之，在本例中，阴极区72的X轴负向的端部与上表面侧边界74分开第1后退长度Lx。第1后退长度Lx是X轴方向上的从下表面侧边界82到上表面侧边界74为止的长度。第1后退长度Lx可以是Y轴方向上的从阱区17的内侧的端部92到最靠近外周端部66的阴极区72的端部为止的第1距离L1-E以上。阴极区72的第1后退长度Lx可以是数十μm以上且数百μm。在本例中，第1后退长度Lx为100μm。在FWD区70中，通过除了在Y轴方向上还在X轴方向上使阴极区72后退，从而能够进一步提高击穿耐量。应予说明，第1后退长度Lx是X轴方向上的从下表面侧边界82到上表面侧边界74为止的长度，上表面侧边界74位于有源区100内。与此相对，第1距离L1-E是Y轴方向上的从阱区17的内侧的端部92到最靠近外周端部66的阴极区72的端部为止的长度，P阱的端部92位于有源区100的端部。根据该有源区100内的位置的不同，作为后退量，将第1后退长度Lx设为第1距离L1-E以上。
另外，本例的半导体基板10在FWD区70具有寿命抑制区26。寿命抑制区26可以是指通过导入氦(He)等杂质而形成于半导体基板10的内部的点缺陷(空位、双空位和悬挂键等)区域。寿命抑制区26可以具有为了形成点缺陷而导入的杂质本身。寿命抑制区26可以具有在半导体基板10中由点缺陷和杂质中的至少任一种形成的载流子的复合中心。由此，与不设置寿命抑制区26的情况相比，能够减少反向恢复时的每单位时间的载流子(例如空穴)的数量。因此，能够提高FWD区70的击穿耐量。
本例的寿命抑制区26在俯视时设置在比阴极区72更大的范围。在本例中，寿命抑制区26的X轴负向的端部与上表面侧边界74一致。与此相对，寿命抑制区26的Y轴正向的端部超过FWD区70的Y轴正向的端部而还设置于栅极流道部110的下方。
然而，如果寿命抑制区26到达半导体基板10的外周端部66，则有可能介由寿命抑制区26流通漏电流。因此，寿命抑制区26在环状栅极流道部112的下方可以以与环状栅极流道部112的Y轴方向上的长度的一部分对应的方式设置。在本例中，寿命抑制区26的Y轴正向的端部位于阱区17-E中的内侧的端部92与外侧的端部94之间。本例的寿命抑制区26能够有效降低蓄积于阱区17-E的空穴集中于第1接触部54-1的情况。因此，能够提高FWD区70中的击穿耐量。
应予说明，寿命抑制区26除了设置于FWD区70以外，还可以设置于IGBT区80。寿命抑制区26可以从FWD区70沿X轴方向延伸，并设置到IGBT区80的边界台面区61或边界台面区61侧的台面区60-2。
图9是第1变形例中的延伸栅极流道部114附近的上表面放大图。在本例中，第3距离L3-A也比第2距离L2-A小。与图8的例子同样地，第3距离L3-A可以为第2距离L2-A的一半以下，也可以为1/4以下。在位于有源区100-1与100-2之间的延伸栅极流道部114的下方，寿命抑制区26可以遍及延伸栅极流道部114的Y轴方向上的整个长度而设置。由此，在本例中，能够可靠地防止在半导体基板10的外周端部66中的漏电流，并且能够减少从有源区100-1与100-2的边界区域中的整个阱区17-A朝向第1接触部54-1的载流子的量。
蓄积区16的Y轴负向的端部19可以与接触部54的端部55分开数μm以上且20μm以下的长度。在本例中，蓄积区16的Y轴负向的端部19位于在有源区100-1中第2个位于Y轴负向的端部的接触区15的下方。应予说明，虽未图示，寿命抑制区26可以以与设置于栅极焊盘部120的下方的整个P+型的阱区17重叠的方式设置。然而，如上所述，为了防止漏电流，优选寿命抑制区26不到达外周端部66。通过使阱区17和寿命抑制区26尽可能地在深度方向上重叠，从而能够提高FWD区70的击穿耐量。
图10是表示寿命抑制区26的深度方向上的复合中心的浓度分布的图。在图10的中央示出FWD区70中的A-A截面的一部分，在图10的左侧示出FWD区70中的C-C截面的一部分。在图10的右侧示出深度方向上的复合中心的浓度分布(cm-3)。复合中心的浓度也可以读作寿命抑制剂的浓度。如图所示，寿命抑制区26可以在比阱区17的底部96靠近半导体基板10的下表面64的位置具有寿命抑制剂的浓度分布的峰。
例如，通过以加速得能量24MeV从上表面62进行He的离子注入，从而能够形成峰深度位置Dpk距离上表面62为18μm并且半宽为10μm的寿命抑制剂的浓度分布。此时，从上表面62到阱区17的底部96的深度Dp例如为10μm。这样，通过使寿命抑制区26形成得比阱区17深，从而能够减少在FWD区70的正向状态时蓄积于阱区17的空穴的量。由此，能够提高FWD区70的反向恢复时的击穿耐量。
图11是表示FWD区70的相对于第1距离L1的反向恢复时的击穿耐量的图。纵轴是反向恢复时的击穿耐量(kW)。横轴是从阱区17的内侧的端部92到FWD区70中的下表面侧边界82为止的第1距离L1(μm)(请参照图5的C-C截面)。如图11所示，确认了第1距离L1越大，则反向恢复时的击穿耐量越高。
表1是设电源电压Vcc＝800V，半导体基板10的结温＝150℃，半导体基板10的厚度Tsub＝110μm，FWD区70的X轴方向的宽度＝200μm的情况下的其他实验结果。在本实验中，相对于预定的第1距离L1，改变在FWD区70中反向恢复时流通的电流的峰(reverse-recoverypeak current：以下记为Irp)，而测定在半导体装置200产生击穿的Irp。在表1中，“○”表示半导体装置200未被击穿(非击穿)，“×”表示半导体装置200被击穿。针对距离L1＝10μm和30μm分别设有2栏表示各进行2次测定。在本实验中，也确认了第1距离L1越大则反向恢复时的击穿耐量越高。
[表1]
Figure BDA0002379278540000231
图12的(a)～(d)是表示接触部54与蓄积区16的位置关系的图。图12表示环状栅极流道部112附近的FWD区70和IGBT区80。在图12的(a)～(d)的各个图中，在右侧示出FWD区70的第1接触部54-1与蓄积区16的端部19的位置关系，在右侧示出IGBT区80的第2接触部54-2与蓄积区16的端部19的位置关系。
图12的(a)与图2所示的第1实施方式相对应。与此相对，在图12的(b)～(d)中，蓄积区16的端部19的位置在FWD区70和IGBT区80中不同。因此，在Y轴方向上，第1非重叠区56-1的长度与第2非重叠区56-2的长度不同。应予说明，非重叠区56的Y轴方向的长度相当于C-C截面中所示的第1距离L1与第2距离L2之差。
在图12的(b)中，Y轴方向上的第1非重叠区56-1的长度比Y轴方向上的第2非重叠区56-2的长度小。与此相对，在图12的(c)和(d)中，Y轴方向上的第1非重叠区56-1的长度比Y轴方向上的第2非重叠区56-2的长度大。由此，在图12的(c)和(d)中，能够在FWD区70中确保反向恢复时的击穿耐量，并在IGBT区80中使能够得到IE效应的范围比图12的(a)和(b)的例子更大。
应予说明，在图12的(d)的例子中，IGBT区80是与内侧晶体管区对应的IGBT区80-C。IGBT区80-C中的蓄积区16的Y轴方向的端部19可以比第2接触部54-2的Y轴方向的端部55-2更靠近半导体基板10的外周端部66。在图12的(d)中，蓄积区16设置于比第2接触部54-2更大的范围。由此，与图12的(c)的例子相比，能够得到IGBT区80中的更高的IE效应。
图13是图1中的区域B的放大图。区域B是包含IGBT区80-R中的X轴和Y轴的各正向的端部附近的区域。在图13中，将在IGBT区80-R中靠近半导体基板10的外周端部66的4个第2接触部54-2示为54-2a～54-2d。第2接触部54-2a在X轴方向上最靠近半导体基板10的外周端部66。应予说明，IGBT区80-R是有源区100的X轴方向的端部处的外侧晶体管区的一个例子。
IGBT区80-R中的第2接触部54-2分别与IGBT区80-C同样地具有第2非重叠区56-2。然而，在IGBT区80-R中，Y轴方向上的第2非重叠区56-2的长度随着在X轴方向上越靠近半导体基板10的外周端部66而越长。
应予说明，在本例中，IGBT区80-R中的蓄积区16包含具有曲率的角部。在本例中，蓄积区16的端部19的曲线部分横穿第2接触部54-2b、54-2c和54-2d。因此，第2非重叠区56-2的Y轴方向的长度可以设为各个第2接触部54-2中的X轴正向的端部55-2处的第2非重叠区56-2的Y轴方向的长度。
取而代之地，可以设为各个第2接触部54-2中的X轴负向的端部55-2处的第2非重叠区56-2的Y轴方向的长度，也可以设为各个第2接触部54-2中的X轴方向的中央处的第2非重叠区56-2的Y轴方向的长度。无论根据哪种定义，在本例中，第2非重叠区56-2的Y轴方向的长度均按照第2非重叠区56-2a、56-2b、56-2c和56-2d的顺序从大到小。
特别是，整个第2接触部54-2a与蓄积区16不重叠。由此，能够将蓄积于位于环状栅极流道部112的下方的阱区17的空穴从第2接触部54-2a抽出。因此，与将第2接触部54-2a与蓄积区16在Z轴方向上重叠的情况相比，能够降低从IGBT区80绕进FWD区70的空穴的量。
图14是第2实施方式中的图1的区域A的放大图。在本例的FWD区70中，在第1接触部54-1的Y轴方向的端部55-1与台面区60-1重叠的位置，至少1个台面区60-1不具有P+型的接触区15。这一方面与第1实施方式不同。其它方面可以与第1实施方式和其变形例相同。特别是，在本例中，FWD区70中的所有的台面区60-1在端部55-1的下方不具有P+型的接触区15。
像第1实施方式那样，在设置在台面区60-1中沿Y轴方向具有预定长度的接触区15的情况下，能够一定程度防止载流子在接触部54-1的端部55-1中的集中。然而，由于通过在台面区60-1设置接触区15从而使阳极侧的载流子局部增加，所以Irp能够增加。因此，在本例中，设为在至少1个台面区60-1中不设置台面区60-1中的接触区15。由此，与第1实施方式相比，能够抑制Irp。
然而，IGBT区80具有寄生晶闸管结构(N-P-N-P结构)。本例的N-P-N-P结构包括N+型的发射区12、P-型的基区14和P+型的接触区15、N型的蓄积区16和N-型的漂移区18和N型的缓冲区20、P+型的集电区22。在此，假设在将P+型的接触区15设为P-型的基区14的情况下，存在容易产生闩锁的问题。
因此，在本例的IGBT区80中，故意残留位于台面区60-2的Y轴正向的端部附近的接触区15。换言之，在本例的IGBT区80中，在第2接触部54-2的Y轴方向的端部55-2与至少1个台面区60-2重叠的位置，至少1个台面区60-2具有接触区15。特别是，在本例中，IGBT区80中的所有的台面区60-2在端部55-2的下方具有P+型的接触区15。由此，能够抑制IGBT区中的闩锁的发生。
图15是表示FWD区70中的、阳极-阴极间电压(VAK)和电流(IF)的时间变化的模拟结果。纵轴表示阳极-阴极间电压(VAK)和电流(IF)。横轴表示时间。以下，将1个RC-IGBT中的多个FWD区70统一作为1个功能元件FWD进行说明，同样地，将多个IGBT区80统一作为1个功能元件IGBT进行说明。应予说明，IGBT的发射电极50与FWD的阳极电极是共用的，IGBT的集电电极24与FWD的阴极电极是共用的。
从时刻T0到T1，在FWD沿正向(从阳极朝向阴极的方向)流通回流电流。其后，在时刻T2，FWD的IF开始反向恢复，在时刻T3，FWD的IF成为Irp。其后，在时刻T4，IF几乎接近于零，在时刻T5成为零。在图15中，用虚线表示第1实施方式的IF，用实线表示第2实施方式的IF。确认了与第1实施方式相比，第2实施方式能够更抑制Irp。应予说明，在第1实施方式(虚线)和第2实施方式(实线)这两者中，时刻T0～T5之间的VAK相同。
图16是第3实施方式中的图1的区域A的放大图。应予说明，考虑到附图的易读性，在图16中省略图2所示的蓄积区16和阴极区72，但是可以适当应用在上述的实施方式和变形例中叙述的蓄积区16和阴极区72。在本例中，IGBT区80的边界台面区61不具有接触区15，而具有基区14。换言之，利用P-型的基区14包围FWD区70的X轴和Y轴方向。通过该构成，能够比第2实施方式进一步降低从IGBT区80向FWD区70移动的空穴的量。因此，与第2实施方式相比，能够进一步提高FWD区70的反向恢复时的击穿耐量。
其中，与IGBT区80接触的FWD区70的台面区60-1可以在接触部54-1的端部55-1与台面区60-1重叠的位置具有接触区15。在本例中，FWD区70中的IGBT区80侧的3个台面区60-1具有接触区15。因此，由于能够通过上表面侧边界74附近的3个台面区60-1向发射电极50抽取空穴，所以与在台面区60-1完全不设置接触区15的情况相比，能够降低FWD区70中的反向恢复时的空穴的量。
其中，与IGBT区80未接触的至少1个台面区60-1可以在接触部54-1的Y轴方向的端部55-1与台面区60-1重叠的位置不具有接触区15。在本例中，在IGBT区80侧的3个台面区60-1以外的台面区60-1不设置接触区15。由此，在FWD区70中，能够通过IGBT区80侧的多个台面区60-1抽取空穴，并且能够抑制通过IGBT区80侧的多个台面区60-1“以外”的台面区60-1而从阱区17向FWD区70注入空穴。在本例中，也可以适当采用第1实施方式和其变形例。
图17是第4实施方式中的图1的区域A的放大图。本例的IGBT区80的虚设沟槽部30不具有短边部而仅具有长边部。换言之，在本例中，IGBT区80的虚设沟槽部30为直线形状。另外，在IGBT区80中，虚设沟槽部30和栅极沟槽部40在X轴方向上交替设置。本例主要在上述方面与第1～第3实施方式不同。另外，由于篇幅有限，在图17中省略了蓄积区16和阴极区72。但是，当然可以将第1～第3实施方式和这些变形例的技术思想应用于本例。
图18是第5实施方式中的图1的区域A的放大图。在图18中，省略栅极金属层48和边缘终端区130等。在第5实施方式中，第2接触部54-2的结构与第1～第4实施方式不同。对于第2接触部54-2以外的构成，与在第1～第4实施方式中说明的任一形态相同。
在第5实施方式中，至少一部分第2接触部54-2在俯视时延伸设置到与阱区17重叠的位置。另一方面，所有的第1接触部54-1在俯视时未延伸到与阱区17重叠的位置。在图18中示出在将阱区17、多个第1接触部54-1的Y轴方向上的端部55-1和多个第2接触部54-2的Y轴方向上的端部55-2虚拟地投影于半导体基板10的上表面的情况下的各自的位置关系。多个第1接触部54-1的端部55-1配置在与阱区17不重叠的位置，至少一个第2接触部54-2的端部55-2配置在与阱区17重叠的位置。
通过使第2接触部54-2延伸到与阱区17重叠的位置，从而能够增大IGBT区80中的有效区域。第2接触部54-2可以以与栅极流道部110(在图18中为栅极流道层46)不重叠的方式配置。
设置于IGBT区80的所有的第2接触部54-2可以以与阱区17重叠的方式设置。在其他例中，如图18所示，多个第2接触部54-2中的最靠近FWD区70配置的1个以上的第2接触部54-2可以以与阱区17不重叠的方式配置。在图18中，将第2接触部54-2中的与阱区17不重叠的第2接触部54-2记为第2接触部54-2a，并将与阱区17重叠的第2接触部54-2记为第2接触部54-2b。
在FWD区70的反向恢复动作时，有时从边缘终端区130等向FWD区70流通有空穴。在本例中，将FWD区70的附近的第2接触部54-2作为与阱区17之间的第3距离L3较大的第2接触部54-2a。由此，在FWD区70的反向恢复动作时，能够抑制空穴集中于第2接触部54-2a的端部。因此，能够提高FWD区70的附近的击穿耐量。
图19是第6实施方式中的图1的区域A的放大图。在图19中，省略了各沟槽部、栅极金属层48和边缘终端区130等。在第6实施方式中，第2接触部54-2a的结构与第5实施方式不同。对于第2接触部54-2a以外的构成，与第5实施方式中说明的任一形态相同。
第5实施方式中的第2接触部54-2a与阱区17之间的第3距离L3恒定。另外，在第2接触部54-2a与第2接触部54-2b之间，第3距离L3阶梯式地变化。对此，第6实施方式中的第2接触部54-2a随着在X轴方向上越靠近第2接触部54-2b，而与阱区17之间的第3距离L3越小。第2接触部54-2a与阱区17之间的第3距离L3可以根据与第2接触部54-2b之间的距离而以2个阶段以上进行变化。通过这样的构成，也能够抑制空穴集中于第2接触部54-2a的端部。因此，能够提高FWD区70的附近的击穿耐量。
将第2接触部54-2b中的配置于最靠FWD区70侧的第2接触部54-2b与FWD区70的端部(上表面侧边界74)之间的在X轴方向上的最短距离作为第6距离L6。如上所述，在半导体基板10，可以在FWD区70以及在IGBT区80中与FWD区70接触的部分设置寿命抑制区26。将FWD区70的端部(上表面侧边界74)与IGBT区80中的寿命抑制区26的端部25之间的在X轴方向上的最短距离作为第7距离L7。第6距离L6可以与第7距离L7相同或比第7距离L7小。第6距离L6可以为第7距离L7的一半以下。
第6距离L6可以为半导体基板10的厚度的一半以上且为该厚度以下。第6距离L6可以为50μm以上，也可以为80μm以上。第6距离L6可以为150μm以下，也可以为100μm以下。通过适当设定第6距离L6，能够抑制空穴集中于第2接触部54-2b的前端，并且能够使IGBT区80的有效区域最大化。
应予说明，在Y轴方向上最靠近栅极流道层46配置的接触区15的Y轴方向上的长度L15可以为10μm以上，也可以为15μm以上。该接触区15的长度L15可以大于与该接触区15相比配置于IGBT区80的中心侧的其他接触区15的长度L16。通过增大配置于栅极流道层46的附近的接触区15的长度L15，能够确保发射区12与栅极流道层46之间的距离。
在栅极流道层46的附近，因为栅极流道层46的阶梯差的影响，在光刻工序中形成的抗蚀剂掩模的成果容易产生偏差。因此，如果发射区12与栅极流道层46之间的距离小，则用于形成发射区12的抗蚀剂掩模的尺寸会产生偏差，所以有时无法精度良好地将杂质注入到一部分发射区12。如果在杂质的注入产生偏差，则会在晶体管的阈值电压等产生偏差。如上所述，通过增大在Y轴方向上配置于最外侧的接触区15的长度，从而能够充分确保发射区12与栅极流道层46之间的距离，能够精度良好地将杂质注入到各个发射区12。该接触区15的结构可以适用于任一实施方式。
应予说明，在本例中，使第2接触部54-2比第1接触部54-1更加延伸。详细而言，使第2接触部54-2延伸到与阱区17重叠的位置。由此，为了使针对发射区12与栅极沟槽部40接触的部分的长度将所有单元数进行合计而得到的总发射极长度增大，可以在第2接触部54-2比第1接触部54-1更加延伸的范围设置发射区12。此时也可以使在Y轴方向上最靠近栅极流道层46配置的接触区15的长度L15大于与该接触区15相比配置于IGBT区80的中心侧的其他接触区15的长度L16。
图20是表示第5实施方式中的各个接触部54与蓄积区16的端部19的位置关系的图。在本例中，蓄积区16的端部19的Y轴方向上的位置根据各个接触部54的端部的Y轴方向上的位置而发生变化。因此，IGBT区80中的至少一部分蓄积区16的端部19位于比FWD区70中的蓄积区16的端部19靠近阱区17的位置。由此，能够增加设置有蓄积区16的有效区域。在本例中，在第2接触部54-2b与第2接触部54-2a之间，端部19的Y轴方向上的位置阶梯式地变化。应予说明，蓄积区16设置在与阱区17不重叠的位置。
图21是表示第6实施方式中的各个接触部54与蓄积区16的端部19的位置关系的图。在本例中，蓄积区16的端部19的Y轴方向上的位置也根据各个接触部54的端部的Y轴方向上的位置而发生变化。在本例中，在设置有第2接触部54-2a的区域中，端部19的Y轴方向上的位置连续变化。换言之，在设置有第2接触部54-2a的区域中，越靠近第2接触部54-2b，则端部19与阱区17的距离越小。
应予说明，第5实施方式和第6实施方式中的蓄积区16的端部19也可以与图19所示的例子相同。换言之，蓄积区16的端部19与阱区17的距离可以无论接触部54的端部的位置如何均是恒定的。在图19的例子中，蓄积区16的端部19以与在Y轴方向上配置于最外侧的接触区15重叠的方式配置。在各例中，蓄积区16的端部19可以配置于比各个接触部54的Y轴方向的端部更靠近有源区100的中心侧的位置。
图22是栅极沟槽部40的前端41的放大图。如图22所示，沿Y轴方向呈直线状设置的2根栅极沟槽部40通过前端41而相互连接。前端41在俯视时至少一部分呈曲线形状。将前端41的曲率半径记为r。前端41的曲率半径可以使用前端41的外侧边缘的曲率半径。曲率半径r优选为1.15μm以上。曲率半径r也可以为2.0μm以上。另外，将沿Y轴方向呈直线状设置的栅极沟槽部40的间距记为P。栅极沟槽部40的间距P可以是各个栅极沟槽部40的X轴正侧边缘间的距离。曲率半径r可以为间距P的一半以上，也可以为间距P的3/4以上。
如果曲率半径r小，则有时栅极沟槽部40的栅极绝缘膜42变薄。另外，如果曲率半径r小，则有时蚀刻精度变差，前端41中的沟槽宽度变小。通过增大曲率半径r，能够维持栅极绝缘膜42的膜厚，另外，能够维持沟槽宽度。
为了增大前端41的曲率半径，优选在用前端41连接的2根栅极沟槽部40之间配置虚设沟槽部30。由此，能够不增大台面区60的宽度而容易地增大前端41的曲率。
图23是表示栅极沟槽部40和虚设沟槽部30的俯视时的形状例的图。在本例中，在用前端41连接的2根栅极沟槽部40之间设置有2根虚设沟槽部30。2根虚设沟槽部30用曲线状的前端31相互连接。通过这样的构成，也能够容易地增大前端41的曲率。图22和图23所示的栅极沟槽部40和虚设沟槽部30可以应用于任一实施方式。
以上，使用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式中记载的范围。本领域技术人员明白可以对上述实施方式进行各种变更或改良。根据权利要求书的记载可知，实施了那样的变更或改良的方式显然也包括在本发明的技术范围内。
应当注意的是，在权利要求书、说明书和附图中所示的装置、系统、程序和方法中的动作、顺序、步骤和阶段等各处理的执行顺序只要未特别明示“在……之前”，“事先”等，另外，只要不是在后续处理中使用之前处理的结果，就可以按任意顺序实现。关于权利要求书、说明书和附图中的动作流程，即使为方便起见而使用“首先”，“接下来”等进行说明，也不表示一定要按照该顺序实施。

Claims (21)

1.一种半导体装置，其特征在于，在1个半导体基板具有晶体管区和二极管区，
所述半导体装置具有：
栅极流道部，其向所述晶体管区供给栅极电位；以及
第1导电型的阱区，其设置于所述栅极流道部的下方，
所述二极管区具有：
多个第1接触部，其在所述半导体基板上分别沿着第1方向延伸且在与所述第1方向正交的第2方向上以相互分离的方式设置；
第1导电型的阳极区，其介由所述多个第1接触部而与设置于所述半导体基板的上方的发射电极电连接，且具有比所述阱区中的第1导电型的掺杂剂浓度低的掺杂剂浓度；以及
第2导电型的阴极区，其从所述半导体基板的下表面起设置在预先确定的深度范围，
所述阱区在所述第1方向上与所述二极管区接触，
在将所述第1方向上相互对置的所述阱区的端部、所述多个第1接触部的至少1个第1接触部的端部、和所述阴极区的端部虚拟地投影于所述半导体基板的上表面的情况下，作为所述阱区的所述端部与所述阴极区的所述端部之间的最短距离的第1距离比作为所述阱区的所述端部与所述至少1个第1接触部的所述端部之间的最短距离的第2距离大。
2.根据权利要求1所述的半导体装置，其特征在于，所述半导体基板具有：
第2导电型的漂移区，其在所述半导体基板中位于比所述阳极区靠近下方的位置；以及
第2导电型的蓄积区，其至少设置于所述二极管区，且在所述半导体基板的深度方向上位于所述阳极区与所述漂移区之间，
所述蓄积区的所述第1方向的端部位于所述至少1个第1接触部的所述端部与所述阴极区的所述端部之间。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述第1距离比从所述半导体基板的所述上表面起到所述阱区的底部为止的深度大，且比从所述半导体基板的所述上表面起到所述下表面为止的厚度小。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述第2距离为所述第1距离的40％以上且60％以下。
5.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述第2距离比所述第1距离的一半小。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，所述晶体管区具有：
多个第2接触部，其在所述半导体基板上分别沿着第1方向延伸且在与所述第1方向正交的第2方向上以相互分离的方式设置，
在将所述第1方向上相互对置的所述阱区的所述端部和所述多个第2接触部的至少1个第2接触部的端部虚拟地投影于所述半导体基板的所述上表面的情况下，作为所述阱区的所述端部与所述至少1个第2接触部的所述端部之间的最短距离的第3距离与所述第2距离不同。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述半导体装置具有多个晶体管区，
所述栅极流道部包括：
延伸栅极流道部，其设置在所述多个晶体管区中的在所述第1方向上彼此相邻的至少2个晶体管区之间；以及
环状栅极流道部，其以包围所述多个晶体管区的方式设置，
用于规定所述第1距离和所述第2距离的所述阱区位于所述延伸栅极流道部的下方。
8.根据权利要求7所述的半导体装置，其特征在于，使用设置于所述延伸栅极流道部的下方的所述阱区而规定的所述第1距离比使用设置于所述环状栅极流道部的下方的所述阱区而规定的所述第1距离长，
使用设置于所述延伸栅极流道部的下方的所述阱区而规定的所述第2距离比使用设置于所述环状栅极流道部的下方的所述阱区而规定的所述第2距离长。
9.根据权利要求7或8所述的半导体装置，其特征在于，所述半导体基板具有至少设置于所述栅极流道部的下方的寿命抑制区。
10.根据权利要求9所述的半导体装置，其特征在于，
在所述延伸栅极流道部的下方，所述寿命抑制区以遍及所述延伸栅极流道部的所述第1方向上的整个长度的方式设置，
在所述环状栅极流道部的下方，所述寿命抑制区与所述环状栅极流道部的所述第1方向上的长度的一部分对应地设置。
11.根据权利要求9或10所述的半导体装置，其特征在于，所述寿命抑制区在比所述阱区的底部靠近所述半导体基板的下表面的位置具有寿命抑制剂的浓度分布的峰。
12.根据权利要求9～11中任一项所述的半导体装置，其特征在于，所述寿命抑制区设置于比所述阴极区更大的范围。
13.根据权利要求1～12中任一项所述的半导体装置，其特征在于，所述半导体基板具有：
第2导电型的漂移区，其在所述半导体基板中位于比所述阳极区靠近下方的位置；以及
第2导电型的蓄积区，其至少设置于所述二极管区，且在所述半导体基板的深度方向上位于所述阳极区与所述漂移区之间，
在将所述第1方向上相互对置的所述阱区的所述端部、所述多个第1接触部的至少1个第1接触部的所述端部、所述蓄积区的所述端部和所述阴极区的所述端部虚拟地投影于所述半导体基板的上表面的情况下，
作为所述至少1个第1接触部的所述端部与所述蓄积区的所述端部之间的最短距离的第4距离比作为所述蓄积区的所述端部与所述阴极区的所述端部之间的最短距离的第5距离大。
14.根据权利要求1～13中任一项所述的半导体装置，其特征在于，所述半导体基板具有：
第2导电型的漂移区，其在所述半导体基板中位于比所述阳极区靠近下方的位置；以及
第2导电型的蓄积区，其至少设置于所述二极管区，且在所述半导体基板的深度方向上位于所述阳极区与所述漂移区之间，
在将所述第1方向上相互对置的所述阱区的所述端部、所述多个第1接触部的至少1个第1接触部的所述端部、所述蓄积区的所述端部和所述阴极区的所述端部虚拟地投影于所述半导体基板的所述上表面的情况下，
所述第2距离比作为所述蓄积区的所述端部与所述阴极区的所述端部之间的最短距离的第5距离大。
15.根据权利要求1～14中任一项所述的半导体装置，其特征在于，所述晶体管区具有设置于所述半导体基板的下表面侧的第2导电型的集电区，
所述第2方向上的从作为所述集电区与所述阴极区之间的边界的下表面侧边界起到所述半导体基板的上表面侧的作为所述晶体管区与所述二极管区之间的边界的上表面侧边界为止的长度即所述阴极区的第1后退长度为所述第1距离以上。
16.根据权利要求6所述的半导体装置，其特征在于，所述第3距离小于所述第2距离。
17.根据权利要求1所述的半导体装置，其特征在于，所述晶体管区具有：
多个第2接触部，其在所述半导体基板上分别沿着第1方向延伸且在与所述第1方向正交的第2方向上以相互分离的方式设置，
在将所述阱区、所述多个第1接触部的所述第1方向上的端部、和所述多个第2接触部的所述第1方向上的端部虚拟地投影于所述半导体基板的所述上表面的情况下，所述多个第1接触部的端部配置于与所述阱区不重叠的位置，至少一个第2接触部的端部配置于与所述阱区重叠的位置。
18.根据权利要求17所述的半导体装置，其特征在于，所述半导体基板具有寿命抑制区，所述寿命抑制区设置于所述二极管区和在所述晶体管区中的与所述二极管区接触的部分，
作为所述二极管区的端部与设置到与所述阱区重叠的位置的所述第2接触部之间的在所述第2方向上的最短距离的第6距离为作为所述二极管区的端部与所述晶体管区中的所述寿命抑制区的端部之间的在所述第2方向上的最短距离的第7距离以下。
19.根据权利要求17或18所述的半导体装置，其特征在于，所述半导体基板具有：
第2导电型的漂移区，其在所述半导体基板中位于比所述阳极区靠近下方的位置；以及
第2导电型的蓄积区，其设置于所述二极管区和所述晶体管区，且在所述半导体基板的深度方向上位于所述阳极区与所述漂移区之间的深度，
所述晶体管区中的至少一部分所述蓄积区的所述第1方向的端部与所述二极管区中的所述蓄积区的所述第1方向的端部相比位于更靠近所述阱区的位置。
20.根据权利要求1～19中任一项所述的半导体装置，其特征在于，所述晶体管区具有在所述半导体基板的上表面露出且沿着所述第1方向交替配置的第1导电型的接触区和第2导电型的发射区，
所述第1方向上最靠近所述栅极流道部配置的所述接触区的所述第1方向上的长度大于与该接触区相比配置于所述晶体管区的所述第1方向上的中心侧的其他所述接触区的长度。
21.一种半导体装置，其特征在于，在1个半导体基板具有晶体管区和二极管区，
所述半导体装置具有：
栅极流道部，其向所述晶体管区供给栅极电位；以及
第1导电型的阱区，其设置于所述栅极流道部的下方，
所述二极管区具有：
多个第1接触部，其在所述半导体基板上分别沿着第1方向延伸且在与所述第1方向正交的第2方向上以相互分离的方式设置，
所述晶体管区具有：
多个第2接触部，其在所述半导体基板上分别沿着第1方向延伸且在与所述第1方向正交的第2方向上以相互分离的方式设置，
在将所述阱区、所述多个第1接触部的所述第1方向上的端部、和所述多个第2接触部的所述第1方向上的端部虚拟地投影于所述半导体基板的上表面的情况下，所述多个第1接触部的端部配置在与所述阱区不重叠的位置，至少一个第2接触部的端部配置在与所述阱区重叠的位置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113745312A (zh) * 2020-05-27 2021-12-03 三菱电机株式会社 半导体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051973A1 (ja) 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7090073B2 (ja) * 2017-05-08 2022-06-23 ローム株式会社 半導体装置
US11069770B2 (en) * 2018-10-01 2021-07-20 Ipower Semiconductor Carrier injection control fast recovery diode structures
JP7085975B2 (ja) * 2018-12-17 2022-06-17 三菱電機株式会社 半導体装置
JP7335190B2 (ja) * 2020-03-23 2023-08-29 株式会社東芝 半導体装置
WO2022009582A1 (ja) * 2020-07-07 2022-01-13 富士電機株式会社 半導体モジュール
WO2023002767A1 (ja) * 2021-07-21 2023-01-26 ローム株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160293595A1 (en) * 2015-04-06 2016-10-06 Mitsubishi Electric Corporation Semiconductor device
US20170018636A1 (en) * 2015-07-15 2017-01-19 Fuji Electric Co., Ltd. Semiconductor device
US20170084610A1 (en) * 2015-09-17 2017-03-23 Denso Corporation Semiconductor device
JP2017103400A (ja) * 2015-12-03 2017-06-08 富士電機株式会社 半導体装置
CN107112324A (zh) * 2014-12-17 2017-08-29 三菱电机株式会社 半导体装置
JP2017224685A (ja) * 2016-06-14 2017-12-21 株式会社デンソー 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217419A (ja) 2000-02-03 2001-08-10 Denso Corp 半導体装置
JP4639431B2 (ja) 2000-05-24 2011-02-23 富士電機システムズ株式会社 トレンチゲート型半導体装置
US8222365B2 (en) 2006-12-12 2012-07-17 Toyo Boseki Kabushiki Kaisha Polyamideimide resin, as well as a colorless and transparent flexible metal-clad laminate and circuit board obtained therefrom
JP5045733B2 (ja) * 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
JP4905559B2 (ja) * 2009-01-27 2012-03-28 株式会社デンソー 半導体装置
JP5672766B2 (ja) 2010-05-17 2015-02-18 株式会社デンソー 半導体装置
JP5126335B2 (ja) 2010-10-18 2013-01-23 富士電機株式会社 トレンチゲート型半導体装置
JP5321669B2 (ja) * 2010-11-25 2013-10-23 株式会社デンソー 半導体装置
JP6668798B2 (ja) 2015-07-15 2020-03-18 富士電機株式会社 半導体装置
US10056370B2 (en) * 2015-07-16 2018-08-21 Fuji Electric Co., Ltd. Semiconductor device
JP6414090B2 (ja) 2016-01-27 2018-10-31 株式会社デンソー 半導体装置
DE112017000063T5 (de) 2016-02-15 2018-03-22 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP6668804B2 (ja) 2016-02-16 2020-03-18 富士電機株式会社 半導体装置
JP6604430B2 (ja) 2016-03-10 2019-11-13 富士電機株式会社 半導体装置
DE102016116019B4 (de) * 2016-08-29 2023-11-23 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements
JP2018092968A (ja) * 2016-11-30 2018-06-14 ルネサスエレクトロニクス株式会社 半導体装置、ｒｃ−ｉｇｂｔ及び半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107112324A (zh) * 2014-12-17 2017-08-29 三菱电机株式会社 半导体装置
US20160293595A1 (en) * 2015-04-06 2016-10-06 Mitsubishi Electric Corporation Semiconductor device
US20170018636A1 (en) * 2015-07-15 2017-01-19 Fuji Electric Co., Ltd. Semiconductor device
US20170084610A1 (en) * 2015-09-17 2017-03-23 Denso Corporation Semiconductor device
JP2017103400A (ja) * 2015-12-03 2017-06-08 富士電機株式会社 半導体装置
JP2017224685A (ja) * 2016-06-14 2017-12-21 株式会社デンソー 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113745312A (zh) * 2020-05-27 2021-12-03 三菱电机株式会社 半导体装置

Also Published As

Publication number Publication date
US11949005B2 (en) 2024-04-02
WO2019159391A1 (ja) 2019-08-22
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