JP7335190B2 - 半導体装置 - Google Patents
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Description
図1は、第1実施形態に係る半導体装置1を模式的に例示する斜視図である。
図2(a)~(c)は、第1実施形態に係る半導体装置1を例示する模式断面図である。図2(b)は、図2(a)中に示すA-A線に沿った断面図である。図2(c)は、図2(a)中に示すB-B線に沿った断面図である。半導体装置1は、例えば、IGBT(Insulated Gate Bipolar Transistor)である。
図9(a)および(b)は、第2実施形態に係る半導体装置3を例示する模式断面図である。図9(a)は、図2(a)に示す断面に対応する断面図である。図9(b)は、図9(a)中に示すF-F線に沿った断面図である。
Claims (8)
- 半導体部と、
前記半導体部の裏面上に設けられ第1電極と、
前記半導体部の表面側に設けられた第2電極と、
前記第2電極と前記半導体部との間において、前記半導体部に設けられたトレンチの内部に配置され、前記半導体部から第1絶縁部により電気的に絶縁された複数の第1制御電極と、
前記トレンチの内部に前記複数の第1制御電極と共に配置され、前記半導体部の前記表面に沿った方向に、前記複数の第1制御電極と交互に並び、前記半導体部から第2絶縁部により電気的に絶縁され、前記複数の第1制御電極から第3絶縁部により電気的に絶縁された複数の第2制御電極と、
前記複数の第1制御電極に電気的に接続され、前記第2電極と前記複数の第1制御電極との間に第1制御電圧を印可できるように構成された第1制御端子と、
前記複数の第2制御電極に電気的に接続され、前記第1制御端子から電気的に分離され、前記第2電極と前記複数の第2制御電極との間に第2制御電圧を印可できるように構成された第2制御端子と、
を備え、
前記半導体部は、第1導電形の第1層と、第2導電形の第2層と、前記第1導電形の第3層と、前記第2導電形の第4層と、前記第2導電形の第5層と、を含み、
前記第1層は、前記第1電極と前記第2電極との間に延在し、前記トレンチは、前記半導体部の前記表面から前記第1層中に延在し、
前記第2層は、前記第1層と前記第2電極との間に設けられ、前記第1絶縁部を介して前記複数の第1制御電極に向き合い、前記第2絶縁部を介して前記複数の第2制御電極に向き合い、
前記第3層は、前記第2層と前記第2電極との間に選択的に設けられ、前記第1絶縁部に接し、前記第2電極に電気的に接続され、
前記第4層は、前記第2層と前記第2電極との間に選択的に設けられ、前記第2層の第2導電形不純物よりも高濃度の第2導電形不純物を含み、前記第2電極に電気的に接続され、
前記第5層は、前記第1層と前記第1電極との間に設けられ、前記第1電極に電気的に接続され、
前記第3層と前記第1層との間隔は、前記第4層と前記第1層との間隔よりも狭い半導体装置。 - 前記複数の第1制御電極および前記複数の第2制御電極を前記第2電極から電気的に絶縁した層間絶縁膜と、
前記層間絶縁膜中に設けられ、前記複数の第1制御電極および前記第1制御端子に電気的に接続された第1配線と、
前記層間絶縁膜中に設けられ、前記複数の第2制御電極および前記第2制御端子に電気的に接続された第2配線と、
をさらに備え、
前記第2電極は、前記層間絶縁膜を貫いて、前記半導体部の前記第3層および前記第4層に接した接続部を有する請求項1記載の半導体装置。 - 前記第3層は、前記第2絶縁部に接した部分を含む請求項1または2に記載の半導体装置。
- 前記第3層は複数設けられ、
前記複数の第3層のうちの1つは、前記第1絶縁部に接し、別の1つは、前記第2絶縁部に接する請求項1または2のいずれか1つに記載の半導体装置。 - 前記第4層は、前記第2絶縁部に接する請求項1~4のいずれか1つに記載の半導体装置。
- 半導体部と、
前記半導体部の裏面上に設けられ第1電極と、
前記半導体部の表面側に設けられた第2電極と、
前記第2電極と前記半導体部との間において、前記半導体部に設けられたトレンチの内部に配置され、前記半導体部から第1絶縁部により電気的に絶縁された複数の第1制御電極と、
前記トレンチの内部に前記複数の第1制御電極と共に配置され、前記半導体部の前記表面に沿った方向に、前記複数の第1制御電極と交互に並んだ複数の第1部分と、前記複数の第1制御電極と前記第1電極との間に位置する第2部分とを含み、前記半導体部から第2絶縁部により電気的に絶縁され、前記複数の第1制御電極から第3絶縁部により電気的に絶縁された第2制御電極と、
前記複数の第1制御電極に電気的に接続され、前記第2電極と前記複数の第1制御電極との間に第1制御電圧を印可できるように構成された第1制御端子と、
前記第2制御電極に電気的に接続され、前記第1制御端子から電気的に分離され、前記第2電極と前記第2制御電極との間に第2制御電圧を印可できるように構成された第2制御端子と、
を備え、
前記半導体部は、第1導電形の第1層と、第2導電形の第2層と、前記第1導電形の第3層と、前記第2導電形の第4層と、前記第2導電形の第5層と、を含み、
前記第1層は、前記第1電極と前記第2電極との間に延在し、前記トレンチは、前記半導体部の前記表面から前記第1層中に延在し、
前記第2層は、前記第1層と前記第2電極との間に設けられ、
前記第3層は、前記第2層と前記第2電極との間に選択的に設けられ、前記第1絶縁部に接し、前記第2電極に電気的に接続され、
前記第4層は、前記第2層と前記第2電極との間に選択的に設けられ、前記第2電極に電気的に接続され、
前記第5層は、前記第1層と前記第1電極との間に設けられ、前記第1電極に電気的に接続され、
前記複数の第1制御電極は、前記第1絶縁部を介して、前記第2層、および、前記第1層の一部もしくは前記第1層と前記第2層との間の第1導電形領域に向き合い、
前記第2制御電極の前記複数の第1部分は、前記第2絶縁部を介して、前記第2層に向き合い、
前記第2制御電極の前記第2部分は、前記第2絶縁部を介して、前記第1層中に設けられ、前記複数の第1部分につながった半導体装置。
- 前記半導体部は、前記第1層と前記第5層との間に設けられ、前記第1層の第1導電形不純物よりも高濃度の第1導電形不純物を含む第1導電形の第6層をさらに含む請求項1~6のいずれか1つに記載の半導体装置。
- 前記半導体部は、前記第1層と前記第2層との間に設けられ、前記第1層の第1導電形不純物よりも高濃度の第1導電形不純物を含む第1導電形の第7層をさらに含み、
前記複数の第1制御電極は、前記第1絶縁部を介して、前記第7層に向き合う請求項1~7のいずれか1つに記載の半導体装置。
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