JP2017163136A - ダブルゲートトランジスタ素子及び動作方法 - Google Patents

Abstract

【課題】 ダブルゲートトランジスタ素子及び動作方法を提供する。【解決手段】 一実施形態によれば、方法は、第１のゲート電極を駆動することによって第１の伝導チャネルを生成し、且つ第１の伝導チャネルを生成する前に、第２のゲート電極を駆動することによって第２の伝導チャネルを生成することにより、トランジスタ素子をオンにすることを含み、第２のゲート電極は、トランジスタ素子の電流方向において第１のゲート電極に隣接する。【選択図】 図１

Description

本出願は、参照によって全体が本明細書に組み込まれる、２０１６年２月２９日に出願された「Ｄｏｕｂｌｅ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ Ｄｅｖｉｃｅ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｏｐｅｒａｔｉｎｇ」という名称の米国特許出願第１５／０５６，３９２号に基づく一部継続出願である。

本開示は、概してトランジスタ素子に関し、特に電界効果制御型パワートランジスタ素子に関する。

電界効果制御型パワートランジスタ素子、例えば、パワーＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）又はパワーＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）は、自動車用、産業用、又は民生用のエレクトロニクス応用分野において、負荷の駆動、電力の変換などに広く使用されている。そのようなパワートランジスタは、数十ボルト（Ｖ）〜数キロボルト（ｋＶ）の電圧阻止能力及び数アンペア（Ａ）〜数キロアンペア（ｋＡ）の電流定格が利用可能である。「電圧阻止能力」は、（スイッチオフ時の）オフ状態のトランジスタ素子が耐えられる最大電圧を規定し、「電流定格」は、（スイッチオン時の）オン状態のトランジスタ素子が流せる最大電流を規定する。

電界効果制御型パワートランジスタ素子は、（ゲートノードと呼ばれることが多い）駆動ノードと（ソースノード又はエミッタノードと呼ばれることが多い）負荷ノードとの間に印加される駆動電圧の電圧レベルに応じてオン及びオフになる。ノーマリオフ素子（エンハンスメント型素子）は、駆動電圧がゼロのときにオフ状態にあり、このタイプの素子は、駆動電圧をゼロにすることによりオフにすることが可能である。パワートランジスタ素子の動作時、トランジスタ素子がオフ状態にあるときに、ゲートノードにおいて寄生電圧スパイクが発生する可能性がある。このような電圧スパイクは、寄生インダクタンス（例えば、線路インダクタンス）を通る電流の急速な変化に起因しうるものであり、電流の急速な変化は、そのパワートランジスタが使用されている回路にある他のパワートランジスタのスイッチング動作に起因しうる。

寄生電圧スパイクに対してロバストであり、且つ効率的な制御（オン及びオフの切り替え）が可能なトランジスタ素子と、そのようなトランジスタ素子を効率的に動作させる方法とを提供することが必要とされている。

一実施例は方法に関する。本方法は、第１のゲート電極を駆動することによって第１の伝導チャネルを生成し、且つ第１の伝導チャネルを生成する前に、第２のゲート電極を駆動することによって第２の伝導チャネルを生成することにより、トランジスタ素子をオンにすることを含む。第２のゲート電極は、トランジスタ素子の電流方向において第１のゲート電極に隣接する。

方法の別の実施例は、第１のゲート電極を駆動することによって第１の伝導チャネルを遮断することにより、トランジスタ素子をオフにすることと、第１の伝導チャネルを遮断した後、第２のゲート電極を駆動することによって第２の伝導チャネルを遮断することとを含む。第２のゲート電極は、トランジスタ素子の電流方向において第１のゲート電極に隣接して配置される。

別の実施例は、少なくとも１つのトランジスタセルを有するトランジスタ素子に関する。少なくとも１つのトランジスタセルは、ドリフト領域、ボディ領域、ソース領域、及びドレイン領域を含み、ボディ領域はソース領域とドリフト領域との間に配置されており、ドリフト領域はボディ領域とドレイン領域との間に配置されている。第１のゲート電極が第１のゲート誘電体によってボディ領域から誘電的に絶縁されており、且つ第２のゲート電極が第２のゲート誘電体によってボディ領域から誘電的に絶縁されており、第１のゲート電極に隣接して配置されており、且つ分離層によって第１のゲート電極から隔てられている。

別の実施例によるトランジスタ素子は、第１の半導体層と、第１の半導体層に隣接する第２の半導体層とを有する半導体ボディを含む。第１の半導体層は第１のタイプのＩＩＩ族窒化物を含み、且つ第２の半導体層は第２のタイプのＩＩＩ族窒化物を含む。ソース電極が第１の半導体層及び第２の半導体層に接続されており、ドレイン電極がソース電極から離間され、且つ第１の半導体層及び第２の半導体層に接続されており、且つ第１のゲート電極及び第２のゲート電極がトランジスタ素子の電流方向に離間されている。

一実施例は方法に関する。本方法は、第１のゲート電極を駆動することによって第１の伝導チャネルをボディ領域内に生成し、且つ第１の伝導チャネルを生成する前に、第２のゲート電極を駆動することによって第２の伝導チャネルをボディ領域内に生成することにより、トランジスタ素子をオンにすることを含む。第１のゲート電極は、第１のゲート誘電体によってボディ領域から誘電的に絶縁されている。第２のゲート電極は、第２のゲート誘電体によってボディ領域から誘電的に絶縁されており、第１のゲート電極に隣接して配置されており、且つ分離層によって第１のゲート電極から隔てられており、及びボディ領域は、ソース領域とドリフト領域との間に配置されており、ドリフト領域は、ボディ領域とドレイン領域との間に配置されている。

一実施例は方法に関する。本方法は、第１のゲート電極を駆動することによって第１の伝導チャネルをボディ領域内で遮断することにより、トランジスタ素子をオフにすることと、第１の伝導チャネルを遮断した後、第２のゲート電極を駆動することによって第２の伝導チャネルをボディ領域内で遮断することとを含む。第１のゲート電極は、第１のゲート誘電体によってボディ領域から誘電的に絶縁されている。第２のゲート電極は、第２のゲート誘電体によってボディ領域から誘電的に絶縁されており、第１のゲート電極に隣接して配置されており、且つ分離層によって第１のゲート電極から隔てられている。ボディ領域は、ソース領域とドリフト領域との間に配置されており、ドリフト領域は、ボディ領域とドレイン領域との間に配置されている。

一実施例は方法に関する。本方法は、トランジスタ素子の第１のゲート電極を駆動することと、トランジスタ素子の第２のゲート電極の少なくとも１つの電気的パラメータを監視することとを含む。第１のゲート電極は、第１のゲート誘電体によってボディ領域から誘電的に絶縁されている。第２のゲート電極は、第２のゲート誘電体によってボディ領域から誘電的に絶縁されており、第１のゲート電極に隣接して配置されており、且つ分離層によって第１のゲート電極から隔てられている。ボディ領域は、ソース領域とドリフト領域との間に配置されており、ドリフト領域は、ボディ領域とドレイン領域との間に配置されている。

別の実施例はトランジスタ素子に関する。トランジスタ素子は、少なくとも１つのトランジスタセルを含む。少なくとも１つのトランジスタセルは、ドリフト領域、ボディ領域、ソース領域、及びドレイン領域を含む。ボディ領域はソース領域とドリフト領域との間に配置されており、且つドリフト領域はボディ領域とドレイン領域との間に配置されている。トランジスタ素子は、第１のゲート誘電体によってボディ領域から誘電的に絶縁された第１のゲート電極と、第２のゲート電極とを更に含む。第２のゲート電極は、第２のゲート誘電体によってボディ領域から誘電的に絶縁されており、第１のゲート電極に隣接して配置されており、且つ分離層によって第１のゲート電極から隔てられている。

別の実施例は駆動回路に関する。駆動回路は、入力信号を受け取るように構成された入力と、トランジスタ素子の第１のゲートノードと結合されるように構成された第１の出力と、トランジスタ素子の第２のゲートノードと結合されるように構成された第２の出力とを含む。駆動回路は、入力信号に基づいて第１のゲートノード及び第２のゲートノードを駆動することと、第２の出力における少なくとも１つの電気的パラメータを監視することに基づいてトランジスタ素子の動作状態を検出することとを行うように構成されている。

更に別の実施例は駆動回路に関する。駆動回路は、入力信号を受け取るように構成された入力と、トランジスタ素子の第１のゲートノードと結合されるように構成された第１の出力と、トランジスタ素子の第２のゲートノードと結合されるように構成された第２の出力とを含む。駆動回路は、診断モードで動作するように構成されており、診断モードでは、第１の出力を介して第１のゲートノードを駆動し、且つ第２の出力において少なくとも１つの電気的パラメータを監視することに基づいてトランジスタ素子を診断するように構成されている。

以下では、図面を参照して実施例を説明する。図面は特定の原理が図解されるように、それらの原理の理解に必要な態様のみを図示する。図面の縮尺は正確ではない。図面では、同じ参照符号は類似の特徴を指す。

一実施例によるダブルゲートトランジスタ素子の１つのトランジスタセルの垂直断面図を示す。 ＩＧＢＴとして実施されるダブルゲートトランジスタ素子の回路記号を示す。 ＭＯＳＦＥＴとして実施されるダブルゲートトランジスタ素子の回路記号を示す。 複数の並列接続されたトランジスタセルを含むダブルゲートトランジスタ素子の一部分の垂直断面図を示す。 一実施例によるダブルゲートトランジスタ素子の１つのトランジスタセルの斜視断面図を示す。 ダブルゲートトランジスタ素子を電子スイッチとして使用することを示す電子回路を示す。 ダブルゲートトランジスタ素子をオンにする方法の一例を示すタイミング図を示す。 ダブルゲートトランジスタ素子をオンにする方法の別の例を示すタイミング図を示す。 図６及び図７に示されたタイミング図の１つの修正形態を示す。 図６及び図７に示されたタイミング図の１つの別の修正形態を示す。 ダブルゲートトランジスタ素子をオンにするように構成されたドライバ段の一実施例を示す。 ダブルゲートトランジスタ素子をオンにするように構成されたドライバ段の別の実施例を示す。 ダブルゲートトランジスタ素子をオンにするように構成されたドライバ段の更に別の実施例を示す。 ダブルゲートトランジスタ素子をオフにする方法の一実施例を示すタイミング図を示す。 ダブルゲートトランジスタ素子をオフにする方法の別の実施例を示すタイミング図を示す。 図１３及び図１４に示されたタイミング図の１つの修正形態を示す。 図１３及び図１４に示されたタイミング図の１つの別の修正形態を示す。 ダブルゲートトランジスタ素子をオフにするように構成されたドライバ段の一実施例を示す。 ダブルゲートトランジスタ素子をオフにするように構成されたドライバ段の別の実施例を示す。 ダブルゲートトランジスタ素子をオフにするように構成されたドライバ段の更に別の実施例を示す。 第１のドライバ段、第２のドライバ段、及び検出回路を含むドライバの一実施例を示す。 検出回路の一実施例をより詳細に示す。 図２１に示された検出回路の動作を示すタイミング図を示す。 ダブルゲートトランジスタ素子の等価回路図を示す。 図２２に示された検出回路の一動作方式を示す信号図を示す。 図２２に示された検出回路の一動作方式を示す信号図を示す。 ＨＥＭＴ（高電子移動度トランジスタ）として実施されるダブルゲートトランジスタの回路記号を示す。 一実施例によるＨＥＭＴの垂直断面図を示す。 図２７に示されたＨＥＭＴをオンにする方法の一実施例を示すタイミング図を示す。 図２７に示されたＨＥＭＴをオフにする方法の一実施例を示すタイミング図を示す。 別の実施例によるＨＥＭＴの垂直断面図を示す。 図３０に示されたＨＥＭＴの修正形態を示す。 一実施例によるＧＩＴ（ゲート注入トランジスタ）の垂直断面図を示す。 図３２に示されたＧＩＴの修正形態を示す。 ダブルゲートトランジスタ素子のドライバ、ソースノード、及び２つのゲートノードの間の線路の配置方法の一実施例を示す。

以下の詳細な説明では、添付図面を参照する。図面は、本明細書の一部を成し、本発明を実施できる具体的な実施形態を例示的に示す。特に断らない限り、本明細書に記載の様々な実施形態の特徴が互いに組み合わされうることを理解されたい。

図１は、一実施例によるダブルゲートトランジスタ素子の１つのトランジスタセルの垂直断面図を示す。このトランジスタセルは、ドリフト領域１１、ボディ領域１２、ソース領域１３、及びドレイン領域１４を含む。ボディ領域１２は、ドリフト領域１１とソース領域１３との間に配置されており、ドリフト領域１１は、ボディ領域１２とドレイン領域１４との間に配置されている。これらの領域は、能動素子領域と手短に呼ばれてよい、半導体ボディ１００内に配列されたドープ半導体領域である。半導体ボディ１００は、従来の半導体材料を含んでよく、例えば、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）などを含んでよい。

図１を参照すると、このトランジスタセルは、第１のゲート誘電体２２によってボディ領域１２から誘電的に絶縁されている第１のゲート電極２１と、第２のゲート誘電体３２によってボディ領域１２から誘電的に絶縁されている第２のゲート電極３１とを更に含む。第２のゲート電極３１は、第１のゲート電極２１に隣接して配置されており、且つ分離層２３によって第１のゲート電極２１から隔てられている。第１のゲート電極２１は、ゲートノードＧ１と電気的に接続されており、第２のゲート電極３１は、第１のゲートノードＧ１とは別の第２のゲートノードＧ２と電気的に接続されている。これらのゲートノードＧ１、Ｇ２は、図１では概略的に示されているに過ぎない。一実施例によれば、分離層２３は誘電体層を含む。一実施例によれば、第１のゲート誘電体２２、第２のゲート誘電体３２、及び分離層２３は、同じ種類の材料、例えば、酸化物、窒化物、オキシ窒化物などを含む。

第１のゲート誘電体２２は、第１のゲート電極２１とボディ領域１２との間の最小距離を規定する第１の厚さｄ_２２を有し、第２のゲート誘電体３２は、第２のゲート電極３１とボディ領域１２との間の最小距離を規定する第２の厚さｄ_３２を有する。一実施例によれば、これらの厚さｄ_２２、ｄ_３２はほぼ等しく、ｄ_２２＝ｄ_３２である。別の実施例によれば、第１の厚さｄ_２２及び第２の厚さｄ_３２のうちの一方が他方の２倍以下である。即ち、０．５≦ｄ_２２／ｄ_３２≦２である。

第１のゲート誘電体２２及び第２のゲート誘電体３２のそれぞれがボディ領域１２に隣接する。更に、第１のゲート誘電体２２は、ソース領域１３に隣接し、第２のゲート誘電体３２は、ドリフト領域１１に隣接する。従って、第１のゲート電極２１は、ボディ領域１２に隣接するとともにソース領域１３とも隣接し、第２のゲート電極３１は、ボディ領域１２に隣接するとともにドリフト領域１１とも隣接する。

トランジスタ素子は、ｎ型トランジスタ素子又はｐ型トランジスタ素子として実施されてよい。トランジスタ素子の型は、ソース領域１３のドープ型で決まる。ソース領域１３は、ｎ型トランジスタ素子の場合にはｎドープされており、ｐ型トランジスタ素子の場合にはｐドープされている。ボディ領域１２のドープ型はソース領域１３のドープ型に対して相補的であるため、ボディ領域１２は、ｎ型トランジスタ素子の場合にはｐドープされており、ｐ型トランジスタ素子の場合にはｎドープされている。ドリフト領域１１のドープ型は、ソース領域１３のドープ型と同じであり、ボディ領域１２のドープ型に対して相補的であるため、ボディ領域１２とドリフト領域１１との間にｐｎ接合が形成されている。

トランジスタ素子は、例えば、ＩＧＢＴとして又はＭＯＳＦＥＴとして実施されてよい。ＩＧＢＴの場合、ドレイン領域１４のドープ型は、ドリフト領域１１及びソース領域のドープ型に対して相補的であり、ＭＯＳＦＥＴの場合、ドレイン領域１４のドープ型は、ドリフト領域１１及びソース領域１３のドープ型と同じである。任意選択で、トランジスタ素子は、ドリフト領域１１とドレイン領域１４との間に、ドリフト領域１１と同じドープ型である電界ストップ領域１５を含む。電界ストップ領域１５のドープ濃度は、ドリフト領域１１のドープ濃度より高く、ドレイン領域１４のドープ濃度より低い。

更に、トランジスタ素子は、ノーマリオフ素子（エンハンスメント型素子）又はノーマリオン素子（デプレッション型素子）として実施されてよい。ノーマリオフ素子の場合、ボディ領域１２は、ゲート誘電体２２、３２に隣接する。ノーマリオフ素子は、ボディ領域１２内のゲート誘電体に沿う反転チャネルを制御することにより、オン及びオフの切り替えが可能である。これについて以下で詳しく説明する。ノーマリオン素子の場合、ボディ領域１２は、ソース領域１３及びドリフト領域１１と同じドープ型であり、ゲート誘電体２２、３２に隣接するチャネル領域１７（図１では破線で示されている）を含む。ノーマリオン素子は、チャネル領域１７を空乏化するか又は空乏化しないことにより、オン及びオフの切り替えが可能である。これについても以下で詳しく説明する。

例えば、ドリフト領域１１のドープ濃度は、１Ｅ１２ｃｍ^−３〜１Ｅ１５ｃｍ^−３、５Ｅ１２ｃｍ^−３〜１Ｅ１４ｃｍ^−３、又は７Ｅ１２ｃｍ^−３〜１Ｅ１３ｃｍ^−３の範囲から選択され、任意選択の電界ストップ領域１５のドープ濃度は、１Ｅ１５ｃｍ^−３〜１Ｅ１６ｃｍ^−３の範囲から選択され、ボディ領域１２のドープ濃度は、１Ｅ１６ｃｍ^−３〜５Ｅ１８ｃｍ^−３の範囲から選択され、ソース領域１３のドープ濃度は、１Ｅ１９ｃｍ^−３より高く、チャネル領域のドープ濃度は、ボディ領域１２のドープ濃度と同じ範囲から選択されてよい。ＭＯＳＦＥＴの場合、ドレイン領域１４のドープ濃度は、例えば、１Ｅ１８ｃｍ^−３より高いか、又は１Ｅ１９ｃｍ^−３より高い。ＩＧＢＴ（ドレイン領域１４はコレクタ領域とも呼ばれてよい）の場合、ドレイン領域１４のドープ濃度は、例えば、１Ｅ１７ｃｍ^−３より高いか、又は１Ｅ１８ｃｍ^−３より高い。一実施例によれば、ドレイン領域１４のドープ濃度は、ドリフト領域１１のドープ濃度の少なくとも１Ｅ３倍、１Ｅ４倍、又は少なくとも１Ｅ５倍である。

図１に示されたトランジスタセルは、縦型トランジスタセルである。即ち、ソース領域１３とドレイン領域１４とは、半導体ボディ１００の垂直方向に離間されている。半導体ボディ１００の「垂直方向」は、半導体ボディ１００の第１の表面１０１に垂直な方向である。第１のゲート電極２１及び第２のゲート電極３１は、第１の表面１０１から半導体ボディ１００内へと延びる１つのトレンチ内に位置する。これにより、第１のゲート電極２１及び第２のゲート電極３１は、半導体ボディ１００の垂直方向に隣接しており、第１のゲート電極２１は、第２のゲート電極３１より第１の表面１０１に近い。しかしながら、本トランジスタ素子駆動方法は、縦型トランジスタ素子において使用されることに限定されず、横型トランジスタ素子においても同様に使用されてよい。横型トランジスタ素子は、ドレイン領域とソース領域とが半導体ボディの水平方向に離間されているトランジスタ素子である。水平方向は、半導体ボディの（主要）表面に平行な方向である。

図２Ａは、ＩＧＢＴとして実施されるダブルゲートトランジスタ素子の回路記号を示す。この回路記号は、従来のＩＧＢＴの回路記号をベースとしているが、従来のＩＧＢＴの回路記号と異なるのは、２つのゲートノード、即ち、第１のゲートノードＧ１及び第２のゲートノードＧ２を含む点である。図２Ｂは、ＭＯＳＦＥＴとして実施されるダブルゲートトランジスタ素子の回路記号を示す。図２Ｂに示された回路記号は、従来のＭＯＳＦＥＴの回路記号をベースとしているが、従来のＭＯＳＦＥＴの回路記号と異なるのは、２つのゲートノード、即ち、第１のゲートノードＧ１及び第２のゲートノードＧ２を含む点である。単に説明のためであるが、図２Ａ及び図２Ｂに示された回路記号は、ｎ型トランジスタ素子を表すように描かれている。

一実施例によれば、トランジスタ素子は、図１に示されたタイプの複数のトランジスタセルを含む。図３は、複数のそのようなトランジスタセルを含むトランジスタ素子の一部分の垂直断面図を示す。これらのトランジスタセルは並列に接続されており、この接続は、それぞれの第１のゲート電極２１を１つの共通の第１のゲートノードＧ１に接続し、それぞれの第２のゲート電極３１を共通の第２のゲートノードＧ２に接続し、それぞれのソース領域１３を共通のソースノードＳに電気的に接続し、それぞれのドレイン領域１４を共通のドレインノードＤに接続することによって行われている。図３に示された実施形態では、個々のトランジスタセルのドレイン領域は、ドレインノードＤに接続された１つの共通ドレイン領域１４によって形成されている。更に、個々のトランジスタセルのドリフト領域は、１つの共通ドリフト領域１１によって形成されている。

一実施例によれば、個々のトランジスタセルのソース領域１３及びボディ領域１２は、ソースノードＳに接続されている。図３を参照すると、ボディ領域１２は、ソースノードＳに接続された接触領域１６を含んでよい。これらの接触領域１６は、ボディ領域１２と同じドープ型であり、ボディ領域１２より高度にドープされており、ソースノードＳとボディ領域１２との間のオーム接続を提供することが可能である。

図１及び図３では、第２のゲート電極３１と第２のゲートノードＧ２との間の接続は、ごく概略的に示されている。図４は、１つのトランジスタセルの斜視断面図を示しており、これは、第２のゲート電極３１が第２のゲートノードＧ２とどのように接続されうるかを図解している。図４に示された実施形態では、第２のゲート電極３１の一部分が、半導体ボディ１００の第１の表面１０１まで延びている。これにより、第２のゲート電極３１は、第１のゲート電極２１と同様に、半導体ボディ１００の第１の表面１０１において接触可能である。第２のゲート電極３１が表面１０１まで延びている領域では、第２のゲート電極３１は、追加分離層２４によって第１のゲート電極２１から絶縁されている。この追加分離層２４は、第１のゲート誘電体２２、第２のゲート誘電体３２、及び分離層２３と同じ種類の材料を含んでよい。第１のゲート電極２１と第２のゲート電極３１との間の最小距離を規定する厚さは、例えば、第１のゲート誘電体２２の第１の厚さｄ_２２、及び第２のゲート誘電体３２の第２の厚さｄ_３２より大きい。

上述のダブルゲートトランジスタ素子は、電子スイッチとして使用可能である。図５は、ダブルゲートトランジスタ素子を電子スイッチとして使用する方法の一例を示す回路図を示す。単に説明のためであるが、図５に示された回路図では、ダブルゲートトランジスタ素子は、（図２Ａに示されたように）ＩＧＢＴとして描かれている。図５に示された回路では、トランジスタ素子は、（破線で示された）負荷Ｚと直列に接続されている。具体的には、ドレインノードＤとソースノードＳとの間の、トランジスタ素子の内部経路であるドレインソース経路Ｄ−Ｓが負荷Ｚと直列に接続されている。トランジスタ素子と負荷Ｚとのこの直列回路は、例えば、第１の電源ノードと第２の電源ノード（グラウンドノード（ＧＮＤ））との間で利用可能な電源電圧Ｖ＋を受ける。トランジスタ素子は、オン及びオフになることが可能である。トランジスタ素子がオンになると（オン状態にあると）、電流がドレインソース経路Ｄ−Ｓを通り、従って、負荷Ｚを通って流れることが可能である。トランジスタ素子がオフになると（オフ状態にあると）、トランジスタ素子は、電流がドレインソース経路Ｄ−Ｓを通り、従って、負荷Ｚを通って流れることを阻止する。トランジスタ素子をオン及びオフすることができる方法の例を以下で説明する。

図５を参照すると、ダブルゲートトランジスタ素子は、駆動回路５によって制御（駆動）可能である。この駆動回路５は、入力信号Ｓ_ＩＮを受け取るものであり、第１のゲートノードＧ１及び第２のゲートノードＧ２に接続されている。一実施例によれば、駆動信号Ｓ_ＩＮは、異なる２つの信号レベル、即ち、オンレベルとオフレベルとを有し、オンレベルは、トランジスタ素子がオンになることを指示し、オフレベルは、トランジスタ素子がオフになることを指示する。駆動回路５は、入力信号Ｓ_ＩＮに従ってトランジスタ素子を駆動するように構成されている。一実施例によれば、駆動回路５は、トランジスタ素子をオンにするように構成された第１のドライバ段５_１（図５では破線で示されている）と、トランジスタ素子をオフにするように構成された第２のドライバ段５_２（図５では破線で示されている）とを含む。以下では、これらのドライバ段５_１、５_２の実施例を、図面を参照して詳述する。

上述のダブルゲートトランジスタ素子は、２つの駆動信号、即ち、第１の駆動電圧Ｖ_Ｇ１Ｓ及び第２の駆動電圧Ｖ_Ｇ２Ｓに応じてオンとオフとが切り替わる電圧制御型トランジスタ素子である。図５を参照すると、第１の駆動電圧Ｖ_Ｇ１Ｓは、第１のゲートノードＧ１とソースノードＳとの間の電圧であり、第２の駆動電圧Ｖ_Ｇ２Ｓは、第２のゲートノードＧ２とソースノードＳとの間の電圧である。これらの電圧のそれぞれは、ボディ領域１２内の伝導チャネルを制御する。第１の駆動電圧Ｖ_Ｇ１Ｓは、ボディ領域１２内の第１のゲート誘電体２２に沿う第１の伝導チャネルを制御し、第２の駆動電圧Ｖ_Ｇ２Ｓは、ボディ領域１２内の第２のゲート誘電体３２に沿う第２の伝導チャネルを制御する。これらの伝導チャネルは、電界効果制御型チャネルである。一実施例によれば、これらの伝導チャネルは、ノーマリオフ素子の場合には反転チャネルであり、ノーマリオン素子の場合には蓄積チャネルである。ソース領域１３とドリフト領域１１との間のボディ領域１２内に、第１のゲート誘電体２２及び第２のゲート誘電体３２に沿って連続的な伝導チャネルが存在する場合、トランジスタ素子はオン状態にある。一実施例によれば、トランジスタ素子がノーマリオフ素子である場合、第１の伝導チャネルと第２の伝導チャネルとが分離層２３の領域において一部重なり合って、ソース領域１３とドリフト領域１１との間のボディ領域１２内に連続的な伝導チャネルが存在しうるように、分離層２３は十分に薄い。

図１、図３、及び図４を参照すると、第１のゲート電極２１及び第２のゲート電極３１はいずれも、ボディ領域１２に隣接するソース領域１３からドリフト領域１１までトランジスタ素子の電流方向に完全に延びてはいない。「電流方向」は、トランジスタ素子がオン状態にあるときに、トランジスタ素子のソース領域１３とドレイン領域１４との間を電流が流れることが可能な方向である。図１、図３、及び図４に示された例では、トランジスタ素子の電流方向は、半導体ボディ１００の垂直方向である（垂直方向は、第１の表面１０１に垂直な方向である）。電流方向において、第１のゲート電極２１は、ドリフト領域１１から離間されており、第２のゲート電極３１は、ソース領域１３から離間されている。従って、トランジスタ素子は、第１の駆動電圧Ｖ_Ｇ１Ｓが第１のゲート誘電体２２に沿って第１の伝導チャネルを生成しており、第２の駆動電圧Ｖ_Ｇ２Ｓが第２のゲート誘電体３２に沿って第２の伝導チャネルを生成している場合のみ、オン状態にある。「伝導チャネルを生成する」ことは、ノーマリオフ素子の場合には反転チャネルを生成することを含んでよく、ノーマリオン素子の場合には、チャネル領域１７を空乏化しないことにより伝導チャネルを遮断しないことを含んでよい。結果として、トランジスタ素子は、これらの第１及び第２の伝導チャネルの少なくとも一方が遮断された場合にオフ状態になる。

図６は、ダブルゲートトランジスタ素子をオフ状態からオン状態へと駆動する方法の一例を示すタイミング図を示す。図６は、ダブルゲートトランジスタ素子の入力信号Ｓ_ＩＮ、第２の駆動電圧Ｖ_Ｇ２Ｓ、第１の駆動電圧Ｖ_Ｇ１Ｓ、及びドレインソース電圧Ｖ_ＤＳのタイミング図を示している。上記を参照すると、トランジスタ素子をオンにすることは、ボディ領域１２内に、第１のゲート誘電体２２に沿って第１の伝導チャネルを生成することと、ボディ領域１２内に、第２のゲート誘電体３２に沿って第２の伝導チャネルを生成することとを含む。図６に示された方法では、第１の伝導チャネルが生成される前に、第２の伝導チャネルが生成される。第２の伝導チャネルを生成することは、第２の駆動電圧Ｖ_Ｇ２ＳをオフレベルＶ_ＯＦＦ２からオンレベルＶ_ＯＮ２まで変化させることを含む。単に説明のためであるが、オフレベルＶ_ＯＦＦ２は、図６に示された例では負のレベルであり、オンレベルＶ_ＯＮ２は正の電圧レベルである。これは、ｎ型ダブルゲートトランジスタ素子に当てはまり、且つノーマリオフ素子及びノーマリオン素子に当てはまり、ノーマリオン素子の場合、オフレベルは、ノーマリオフ素子の場合より大きい負の値が選択される場合がある。オフレベルＶ_ＯＦＦ２は、第２の駆動電圧Ｖ_Ｇ２ＳがオフレベルＶ_ＯＦＦ２であればボディ領域１２内の第２の伝導チャネルが安全に遮断されるようなレベルであり、オンレベルＶ_ＯＮ２は、第２の駆動電圧Ｖ_Ｇ２ＳがオンレベルＶ_ＯＮ２であればボディ領域１２内に第２の伝導チャネルが存在するようなレベルである。

図６では、Ｖ_ＴＨ２は、第２の駆動電圧Ｖ_Ｇ２Ｓに関する閾値電圧を表す。第２の駆動電圧Ｖ_Ｇ２Ｓが、オフレベルＶ_ＯＦＦ２とオンレベルＶ_ＯＮ２との間にある閾値Ｖ_ＴＨ２に達すると、第２の伝導チャネルが伝導し始める。図６に示されるように、第２の駆動電圧Ｖ_Ｇ２Ｓを閾値Ｖ_ＴＨ２より高いレベルまで上昇させることにより、第２の伝導チャネルの伝導性を高め、従って、オン状態にあるトランジスタ素子のオン抵抗を減らすことが可能である。トランジスタ素子の「オン抵抗」は、オン状態にあるトランジスタ素子のドレインノードＤとソースノードＳとの間の電気抵抗である。図６では、閾値Ｖ_ＴＨ２は正であるように描かれている。これは、ｎ型のノーマリオフ型に当てはまり、一例に過ぎない。例えば、ｎ型のノーマリオン素子の場合、閾値Ｖ_ＴＨ２はゼロ又は負である。

図６を参照すると、第２の伝導チャネルを生成することは、第２の駆動電圧Ｖ_Ｇ２Ｓの電圧レベルをオフレベルＶ_ＯＦＦ２からオンレベルＶ_ＯＮ２まで急速に上昇させることを含んでよい。これは、第２の駆動電圧Ｖ_Ｇ２Ｓが第１の時刻ｔ１でオフレベルＶ_ＯＦＦ２からオンレベルＶ_ＯＮ２まで跳ね上がることで概略的に示されている。例えば、ｔ１は、入力信号Ｓ_ＩＮの信号レベルがオフレベルからオンレベルまで変化する時刻である。単に説明のためであるが、図６では、入力信号Ｓ_ＩＮのオフレベルはローレベルであるように描かれ、オンレベルはハイレベルであるように描かれている。図６に示された第２の駆動電圧Ｖ_Ｇ２Ｓの曲線は、理想的な曲線であり、これは説明用である。実際の回路では、第２の駆動電圧Ｖ_Ｇ２Ｓは、遅延があり、且つ上昇がそれほど急速ではない可能性がある。それでも、第２の駆動電圧Ｖ_Ｇ２Ｓは、可能な限り急速に上昇させてよく、そのような上昇を抑える必要はない。この理由は次のとおりである。従来型のトランジスタ素子の場合、ゲートソース電圧の急速な上昇はクリティカルであり、それは、そのような急速な上昇がドレインソース電圧の急速な変化と、トランジスタ素子を通る電流の急速な変化とをそれぞれ引き起こす可能性があるためである。そのような急速な変化は、好ましくない電磁妨害（ＥＭＩ）を引き起こす可能性がある。図１、図３、及び図４に示されたトランジスタ素子は、第２の伝導チャネルが生成された後もオフ状態のままである。従って、第２の伝導チャネルを生成することは、トランジスタ素子のドレインソース電圧、又はトランジスタ素子を通る電流に影響しない。従って、第２の伝導チャネルを生成するために第２の駆動電圧Ｖ_Ｇ２Ｓを急速に上昇させることは、ＥＭＩに関してクリティカルではない。

図５に示されたタイプの回路では、トランジスタ素子がオフ状態にあるとき、ドレインソース電圧Ｖ_ＤＳは電源電圧Ｖ＋にほぼ等しい。図６を参照すると、ドレインソース電圧Ｖ_ＤＳは、第２の駆動電圧Ｖ_Ｇ２ＳがオンレベルＶ_ＯＮ２に達した後も電源電圧Ｖ＋のレベルにとどまる。これは、第２の伝導チャネルが生成された後もトランジスタ素子がオフ状態にとどまることを示す。

ボディ領域１２内に第１の伝導チャネルを生成することは、第１の駆動電圧Ｖ_Ｇ１Ｓの電圧レベルをオフレベルＶ_ＯＦＦ１からオンレベルＶ_ＯＮ１まで変化させることを含む。オフレベルＶ_ＯＦＦ１は、第１の伝導チャネルがボディ領域１２内に生成されることを阻止するレベルであり、オンレベルＶ_ＯＮ１は、第１の伝導チャネルをボディ領域１２内に生成するレベルである。一実施例によれば、第１の駆動電圧Ｖ_Ｇ１ＳのオンレベルＶ_ＯＮ１は、第２の駆動電圧Ｖ_Ｇ２ＳのオンレベルＶ_ＯＮ２と等しい。即ち、Ｖ_ＯＮ１＝Ｖ_ＯＮ２である。一実施例によれば、これらの電圧レベルは、５Ｖ〜１５Ｖの範囲で選択される。一実施例によれば、第１の駆動電圧Ｖ_Ｇ１ＳのオフレベルＶ_ＯＦＦ１（以下、第１のオフレベルと称する）は、第２の駆動電圧のオフレベルＶ_ＯＦＦ２（以下、第２のオフレベルと称する）と異なる。一実施例によれば、トランジスタ素子はノーマリオフ素子であり、第１のオフレベルＶ_ＯＦＦ１はほぼゼロであり、第２のオフレベルＶ_ＯＦＦ２は負である。別の実施例によれば、トランジスタ素子はノーマリオン素子であり、第１のオフレベルＶ_ＯＦＦ１も負である。一実施例によれば、第２のオフレベルＶ_ＯＦＦ２は、０Ｖ〜−１５Ｖの範囲で選択され、特に−１Ｖ〜−１０Ｖの範囲で選択される。

図６では、Ｖ_ＴＨ１は、第１の駆動電圧Ｖ_Ｇ１Ｓに関する閾値電圧を表す。第１の駆動電圧Ｖ_Ｇ１Ｓが閾値Ｖ_ＴＨ１（以下、第１の閾値Ｖ_ＴＨ１と称する）のレベルに達すると、ボディ領域１２内に第１の伝導チャネルが生成される。図６では、ｔ２は、第１の駆動電圧Ｖ_Ｇ１Ｓが第１の閾値Ｖ_ＴＨ１に達する時刻を表す。第１の駆動電圧Ｖ_Ｇ１Ｓが第１の閾値Ｖ_ＴＨ１に達する前に第２の伝導チャネルが生成されているため、ｔ２は、ダブルゲートトランジスタ素子が伝導し始める（オンになり始める）時刻である。従って、時刻ｔ２から、ドレインソース電圧Ｖ_ＤＳは低下し始め、負荷経路電圧Ｖ_Ｚ（これは、電源電圧Ｖ＋からドレインソース電圧Ｖ_ＤＳを差し引いて与えられる）は上昇し始める。ただし、負荷経路電圧Ｖ_Ｚは図６に示されていない。

ダブルゲートトランジスタ素子では、ドレインソース電圧Ｖ_ＤＳの低下速度及びトランジスタ素子を通る電流Ｉ_ＤＳ（図５を参照）の増加速度は、第１の駆動電圧Ｖ_Ｇ１Ｓが第１の閾値Ｖ_ＴＨ１に達した後の第１の駆動電圧Ｖ_Ｇ１Ｓの上昇によってほぼ決定される。第１の駆動電圧Ｖ_Ｇ１Ｓが速く上昇するほど、ドレインソース電圧Ｖ_ＤＳが速く低下し、ドレインソース電流Ｉ_ＤＳが速く増加する。従って、ドレインソース電圧Ｖ_ＤＳ及びドレインソース電流Ｉ_ＤＳの過渡勾配は、第１のゲートソース電圧Ｖ_Ｇ１Ｓの上昇を制御することにより制御可能である。

従来の電界効果制御型トランジスタ素子と異なり、ダブルゲートトランジスタ素子は、上述の駆動方式に従って駆動された場合、ミラー効果をほとんど示さない。ミラー効果によると、従来型のトランジスタ素子では、ゲートソース電圧が閾値電圧に達した後、ゲートソース電圧の上昇が遅れる。これは、従来の電界効果制御型トランジスタ素子のゲート電極とドレインノードとの間に寄生ゲートドレイン容量が存在するためである。ダブルゲートトランジスタ素子では、対応する寄生容量が第２のゲート電極３１とドレインノードＤとの間に存在する。この寄生容量は、第２のゲートノードＧ２を介した急速充放電が可能である。これについて後に詳述する。第２のゲート電極３１は、第１のゲート電極２１とドレイン領域１４との間に寄生容量が存在するとしても、それが非常に小さくなるように、第１のゲート電極２１をドレイン領域に対して遮蔽している。従って、第１のゲート誘電体２２に沿う第１の伝導チャネルを生成（制御）することに伴うミラー効果がほとんど存在しない。従って、第１のゲートノードＧ１を介して第１のゲート電極２１に供給される電荷は、ボディ領域１２内の第１の伝導チャネルの生成に寄与するのみであり、ゲートドレイン容量のような寄生容量の充放電には使用されない。このため、第１のゲート電極の充放電の精密な制御が可能であり、従って、ダブルゲートトランジスタのオン及びオフ動作の精密な制御が可能である。

図６に示された例では、第１の駆動電圧Ｖ_Ｇ１Ｓと第２の駆動電圧Ｖ_Ｇ２Ｓとは、ほぼ時刻ｔ１から始まる。図７に示される別の例では、第２の駆動電圧Ｖ_Ｇ２Ｓが上昇し始める時刻と、第１の駆動電圧Ｖ_Ｇ１Ｓが上昇し始める時刻との間に遅延時間Δｔ１が存在する。例えば、第２の駆動電圧Ｖ_Ｇ２Ｓが上昇し始める時刻ｔ１−Δｔ１は、入力信号がオフレベルからオンレベルまで変化する時刻である。図６に関して行われた別の説明は、図７に示された例にも同様に当てはまる。

上述の説明を参照すると、第２のゲート電極３１は、ボディ領域１２に隣接し、第２のゲート誘電体３２によってボディ領域１２から離隔され、且つボディ領域１２内の第２の伝導チャネルを制御するように構成される。第２のゲート電極３１は、ドリフト領域１１内へと延びてよい。この場合、第２のゲート電極３１は、誘電体層３３によってドリフト領域１１から誘電的に絶縁される。この誘電体層３３の厚さは、第２のゲート電極３１とドリフト領域１１との間の最小距離を規定するものであり、第２のゲート誘電体の第２の厚さｄ_３２と一致してよく、又は第２の厚さｄ_３２より大きくてよい。即ち、ｄ_３３≧ｄ_３２であり、ｄ_３３は別の誘電体層３３の厚さを表す。図１のｏ_３１は、第２のゲート電極３１とボディ領域１２との間のオーバラップを表す。このオーバラップｏ_３１は、第２のゲート電極３１のうち、ボディ領域１２に隣接する部分の電流方向の長さを規定する。トランジスタ素子がオフ状態にあり、ドレインノードＤとソースノードＳとの間に電圧が印加されると、ドリフト領域１１とボディ領域１２との間のｐｎ接合からドリフト領域１１及びボディ領域１２に空間電荷領域（空乏領域）が広がる。一実施例によれば、ボディ領域１２内の空間電荷領域が第２のゲート電極３１を越えて延びないように、ボディ領域１２のドープ濃度とオーバラップｏ_３１とが設計されている。即ち、空間電荷領域は、第１の表面１０１の方向では、第２のゲート電極３１より先まで延びない。この場合、トランジスタ素子は、第１の駆動電圧Ｖ_Ｇ１Ｓと無関係に、第２のゲート電極３１を適切に駆動することによってオフにすることが可能である。例えば、オーバラップｏ_３１は、０．５μｍ〜５μｍの範囲で選択され、特に１μｍ〜３μｍの範囲で選択される。

図６及び図７に示された例では、第１の駆動電圧Ｖ_Ｇ１Ｓは、時刻ｔ１からほぼ直線的に上昇するように生成される。しかしながら、これは一例に過ぎない。図８に示される別の実施例によれば、第１の駆動電圧Ｖ_Ｇ１Ｓは、非直線的に上昇するように生成される。例えば、第１の駆動電圧Ｖ_Ｇ１ＳのレベルがオンレベルＶ_ＯＮ１に近づくにつれて減速するように上昇する。

図９に示される更に別の実施例によれば、第１の駆動電圧Ｖ_Ｇ１Ｓの上昇は、２つのほぼ直線的な部分を有し、それらは、ｔ１からの第１の部分と、第１の部分の後の第２の部分とである。一実施例によれば、第１の部分の上昇は、第２の部分より低速である。

図１０は、ダブルゲートトランジスタ素子をオンにするように構成された第１のドライバ段５_１の一実施例を示す。この第１のドライバ段５_１は、第１のゲートノードＧ１を駆動する（第１のゲートノードＧ１において第１の駆動電圧Ｖ_Ｇ１Ｓを生成する）ように構成された第１のドライバ５１_１と、第２のゲートノードＧ２を駆動する（第２のゲートノードＧ２において第２の駆動電圧Ｖ_Ｇ２Ｓを生成する）ように構成された第２のドライバ５２_１とを含む。制御回路５３_１が、入力信号Ｓ_ＩＮを受け取り、入力信号Ｓ_ＩＮに基づいて、第１のドライバ５１_１及び第２のドライバ５２_１の動作を制御する。図１０に示された例では、第２のドライバ５２_１は、第２のゲートノードＧ２と、第２のオンレベルＶ_ＯＮ２を有する電圧が利用可能な電源ノードとの間に結合されたスイッチ５２１_１を含む。この電圧は、ソースノードＳを基準とする。第１のドライバ５１_１は、スイッチ５１１_１と、スイッチ５１１_１と直列に接続された電流源５１２_１とを含む。スイッチ５１１_１と電流源５１２_１との直列回路は、第１のゲートノードＧ１と、第１のオンレベルＶ_ＯＮ１を有する電圧が利用可能な電源ノードとの間に接続されている。この電圧もソースノードＳを基準とする。

図１０に示された第１のドライバ段５_１は、図６及び図７に示されたタイミング図に従ってダブルゲートトランジスタ素子を駆動するように構成されている。トランジスタ素子をオンにする場合、入力信号Ｓ_ＩＮに基づく制御回路５３_１が第２のドライバ５２_１のスイッチ５２１_１と、第１のドライバ５１_１のスイッチ５１１_１とを閉じる。第２のドライバ５２_１のスイッチ５２１_１が閉じると、（図６及び図７に示されるように、それぞれ時刻ｔ１及びｔ１−Δｔ１において）第２の駆動電圧Ｖ_Ｇ２Ｓが第２のオンレベルＶ_ＯＮ２まで急速に上昇する。第１のドライバ５１_１のスイッチ５１１_１が閉じると、（図６及び図７に示されるように、それぞれ時刻ｔ１において）第１の駆動電圧Ｖ_Ｇ１Ｓがほぼ直線的に上昇し、上昇の速度は、電流源５１２_１によって与えられる電流Ｉ５１２_１の電流レベルによって決まる。

一実施例によれば、制御回路５３_１は、トランジスタ素子をオンにすることが必要であることを入力信号Ｓ_ＩＮが示した時点で、スイッチ５１１_１、５２１_１を同時に閉じるように構成されている。この場合、トランジスタ素子は、図６に示されたタイミング図に従ってオンになる。別の実施例によれば、制御回路５３_１は、最初に第２のドライバ５２_１のスイッチ５２１_１をオンにし、その後に第１のドライバ５１_１のスイッチ５１１_１をオンにするように構成される。この場合、トランジスタ素子は、図７に示されたタイミング図に従ってオンになる。

第１のドライバ５１_１及び第２のドライバ５２_１は、それぞれ異なる目的のために最適化されてよい。一実施例によれば、第２のドライバ５２_１は、第２のゲートノードＧ２を介して第２のゲート電極３１を急速充電することに最適化されている。このために、第２のドライバ５２_１は、第２のゲートノードＧ２に大電流を投入するように構成されてよい。第１のドライバ５１_１は、所定の方式で第１のゲートノードＧ１を介して第１のゲート電極２１を充電するように構成されてよい。このために、図１０に示されたように、第１のドライバ５１_１は、所定の電流レベルの駆動電流を供給してよい。一実施例によれば、この電流レベルは、第２のドライバ５２_１によって供給される最大駆動電流の電流レベルより低い。一実施例によれば、第１及び第２のドライバ５１_１、５２_１によって供給される電流は、それぞれの駆動電圧Ｖ_Ｇ１Ｓ、Ｖ_Ｇ２Ｓが所定の電圧レベルに達するとゼロになる。これは、図６及び図７では、駆動電圧Ｖ_Ｇ１Ｓ、Ｖ_Ｇ２Ｓがそれぞれ第１のオンレベルＶ_ＯＮ１及び第２のオンレベルＶ_ＯＮ２に達すると、さらに上昇しないことにおいて示されている。

図１１は、第１のドライバ段５_１の別の実施例を示す。この第１のドライバ段５_１は、図１０に示された第１のドライバ段５_１をベースにしており、図１０に示されたドライバ段５_１と異なるのは、第１のドライバ５１_１が電流源５１２_１の代わりに抵抗５１３_１を含むことである。この第１のドライバ段５_１を使用すると、図８に示されたような第１の駆動電圧Ｖ_Ｇ１Ｓの動作を実現することが可能である。制御回路５３_１は、図１０を参照して説明された制御回路５３_１と同様に、同時に又は時間遅延Δｔ１で第２のドライバ５２_１のスイッチ５２１_１、及び第１のドライバ５１_１のスイッチ５１１_１をオンにすることが可能である。

図１２は、第１のドライバ段５_１の別の実施例を示す。このドライバ段５_１は、図１０に示されたドライバ段５_１をベースにしており、図１０に示された第１のドライバ段５_１と異なるのは、第１のドライバ５１_１が、オン及びオフスイッチの代わりにクロスオーバスイッチ５１４_１を含み、１つのみの電流源５１２_１の代わりに２つの電流源５１５_１、５１６_１を含む点である。クロスオーバスイッチ５１４_１は、制御回路５３_１によって制御され、異なる３つのスイッチング位置を有することが可能であり、第１の位置では、クロスオーバスイッチ５１４_１は、第１の電流源５１５_１を電源ノードと第１のゲートノードＧ１との間に接続し、第２の位置では、クロスオーバスイッチ５１４_１は、第２の電流源５１６_１を電源ノードと第１のゲートノードＧ１との間に接続し、第３の位置では、電流源５１５_１、５１６_１のいずれも電源ノードと第１のゲートノードＧ１との間に接続されない。

図１２に示された第１のドライバ段５_１を使用すると、図９に示されたような第１の駆動電圧Ｖ_Ｇ１Ｓの動作を実現することが可能である。トランジスタ素子がオフ状態にある場合、クロスオーバスイッチ５１４_１は、電流源５１５_１、５１６_１のいずれも、第１のゲートノードＧ１と結合させない。トランジスタ素子がオンにされる場合、第１の駆動電圧Ｖ_Ｇ１Ｓの第１の上昇を実現するために、クロスオーバスイッチ５１４_１は、制御回路５３_１に制御されて、時刻ｔ１において第１の電流源５１５_１を第１のゲートノードＧ１に接続する。遅延時間後、第１の駆動電圧Ｖ_Ｇ１Ｓの第２の上昇を実現するために、クロスオーバスイッチ５１４_１は、電流源５１６_１を第１のゲートノードＧ１に接続することに切り替わる。図９に示されたタイミング図を実現するために、第２の電流源５１６_１によって供給される電流は、第１の電流源５１５_１によって供給される電流より大電流であってよい。

クロスオーバスイッチ５１４_１を設ける代わりに、電流源５１５_１、５１６_１のそれぞれに直列にそれぞれのスイッチ（図示せず）を接続してよい。これらのスイッチは、制御回路５３_１によって制御されてよい。この実施例では、第１の駆動電圧Ｖ_Ｇ１Ｓの低速の上昇は、一方のスイッチのみをオンにすることによって実現可能であり、高速の上昇は、両方のスイッチをオンにすることによって実現可能である。

図１３は、ダブルゲートトランジスタ素子をオン状態からオフ状態に切り替える方法の一実施例のタイミング図を示す。具体的には、図１３は、入力信号Ｓ_ＩＮ、第１の駆動電圧Ｖ_Ｇ１Ｓ、第２の駆動電圧Ｖ_Ｇ２Ｓ、及びドレインソース電圧Ｖ_ＤＳのタイミング図を示している。

上述の説明を参照すると、トランジスタ素子は、第１のゲート誘電体２２に沿って第１の伝導チャネルが存在し、第２のゲート誘電体３２に沿って第２の伝導チャネルが存在するときに、オン状態にある。トランジスタ素子をオフにすることは、第２の伝導チャネルを遮断する前に第１の伝導チャネルを遮断することを含む。第１の伝導チャネルを遮断することは、第１の駆動電圧Ｖ_Ｇ１Ｓを第１のオンレベルＶ_ＯＮ１から第１のオフレベルＶ_ＯＦＦ１まで低下させることを含む。図１３に示された例では、トランジスタ素子をオフにする処理手順は、時刻ｔ３から始まり、ここから第１の駆動電圧Ｖ_Ｇ１Ｓが低下し始める。一実施例によれば、この時刻ｔ３は、入力信号Ｓ_ＩＮによって規定されるものであり、入力信号Ｓ_ＩＮの信号レベルがオンレベルからオフレベルに変化する時刻であってよい（ただし、図１３に示された信号図では、説明のために、駆動回路５内の伝搬遅延が無視されている）。

第１の駆動電圧Ｖ_Ｇ１Ｓが低下するにつれて、ドレインソース電圧Ｖ_ＤＳは上昇する。第１の駆動電圧Ｖ_Ｇ１Ｓが低下し始める時刻ｔ３と、ドレインソース電圧Ｖ_ＤＳが上昇し始める時刻との間には、時間遅延がある可能性がある。しかしながら、そのような遅延は、第１のゲート電極２１から過剰な電荷が放出されることに起因しうるものであり、図１３に示されていない。第１の伝導チャネルが遮断され、ドレインソース電圧Ｖ_ＤＳがその最大値に達するのは、第１の駆動電圧Ｖ_Ｇ１Ｓが第１の閾値Ｖ_ＴＨ１を下回ってからであり、これは、図１３の時刻ｔ４において示されている。第１の駆動電圧Ｖ_Ｇ１Ｓが第１の閾値Ｖ_ＴＨ１を下回る時刻ｔ４と、ドレインソース電圧Ｖ_ＤＳがその最大値に達する時刻との間には、時間遅延が存在する可能性がある。しかしながら、そのような時間遅延は、図１３に示されていない。その後の時刻ｔ５において、第１の駆動電圧Ｖ_Ｇ１Ｓは、第１のオフレベルＶ_ＯＦＦ１に達する。図１３に示された例では、第１の駆動電圧Ｖ_Ｇ１Ｓは、ほぼ直線的に低下する。しかしながら、これは一例に過ぎない。図１５に示された別の実施例によれば、第１の駆動電圧Ｖ_Ｇ１Ｓは、非直線的に低下する。具体的には、第１の駆動電圧Ｖ_Ｇ１Ｓは、第１のオフレベルＶ_ＯＦＦ１に近づくにつれて、低下速度が遅くなってよい。図１６に示された別の実施例によれば、第１の駆動電圧Ｖ_Ｇ１Ｓは、時間的に連続する２つの非直線部分において低下する。

第２の伝導チャネルを遮断することは、第２の駆動電圧Ｖ_Ｇ２Ｓを第２のオンレベルＶ_ＯＮ２から第２のオフレベルＶ_ＯＦＦ２まで低下させることを含む。図１３に示された例では、この低下は時刻ｔ５から始まり、時刻ｔ５は、第１の駆動電圧Ｖ_Ｇ１Ｓが第１のオフレベルＶ_ＯＦＦ１に達する時刻である。図１４に示される別の実施例によれば、第１の駆動電圧Ｖ_Ｇ１Ｓが第１のオフレベルＶ_ＯＦＦ１に達する時刻ｔ５と、第２の駆動電圧Ｖ_Ｇ２Ｓが低下し始める時刻との間には、遅延時間Δｔ５が存在する可能性がある。

なお、図１３及び図１４を参照して説明されたようにトランジスタ素子をオフにすることは、第１の伝導チャネル及び第２の伝導チャネルの両方を遮断することを含むが、トランジスタ素子は、第１の伝導チャネルが遮断される時刻ｔ４において既にオフになっている（導通していない）ことに注意されたい。前述されたオンにする処理手順の場合と同様に、ドレインソース電圧Ｖ_ＤＳの電圧レベルが変化する速度は、第１の駆動電圧Ｖ_Ｇ１Ｓの電圧レベルが変化する速度によって制御される。第１の駆動電圧Ｖ_Ｇ１Ｓを変化させること、即ち、第１のゲート電極２１を放電させることは、有意な寄生容量の充放電とは関連しないため、トランジスタ素子をオフにすることに伴うミラー効果は、存在するとしても弱い。

図１７は、トランジスタ素子をオフにするように構成された第２のドライバ段５_２の一実施例を示す。この第２のドライバ段５_２は、第１のゲートノードＧ１を駆動するように構成された第１のドライバ５１_２と、第２のゲートノードＧ２を駆動するように構成された第２のドライバ５２_２とを含む。この例では、第２のドライバ５２_２は、第２のゲートノードＧ２と、第２のオフレベルＶ_ＯＦＦ２を有する電圧が利用可能な電源ノードとの間に接続されたスイッチ５２１_２を含む。第１のドライバ５１_２は、スイッチ５１１_２と電流源５１２_２との直流回路を含み、スイッチ５１１_２と電流源５１２_２とのこの直流回路は、第１のゲートノードＧ１と、第１のオフレベルＶ_ＯＦＦ１を有する電源電圧が利用可能な電源ノードとの間に接続されている。一実施例によれば、第１のオフレベルＶ_ＯＦＦ１はゼロである。この場合、電源ノードはソースノードＳに等しい。これは、図１７において破線で示されている。

第１のドライバ５１_２及び第２のドライバ５２_２は、それぞれ異なる目的のために最適化されてよい。一実施例によれば、第２のドライバ５２_２は、第２のゲートノードＧ２を介して第２のゲート電極３１を急速放電させることに最適化されている。このために、第２のドライバ５２_２は、第２のゲートノードＧ２から大電流を引き出すように構成されてよい。第１のドライバ５１_２は、所定の方式で第１のゲートノードＧ１を介して第１のゲート電極２１を放電させるように構成されてよい。このために、図１７に示されたように、第１のドライバ５１_２は、所定の電流レベルの駆動電流を第１のゲートノードＧ１から引き出してよい。一実施例によれば、この電流レベルは、第２のドライバ５２_２によって引き出される最大駆動電流の電流レベルより低い。一実施例によれば、第１及び第２のドライバ５１_２、５２_２によって供給される電流は、それぞれの駆動電圧Ｖ_Ｇ１Ｓ、Ｖ_Ｇ２Ｓが所定の電圧レベルに達するとゼロになる。これは、図１３及び図１４では、駆動電圧Ｖ_Ｇ１Ｓ、Ｖ_Ｇ２Ｓがそれぞれ第１のオフレベルＶ_ＯＦＦ１及び第２のオフレベルＶ_ＯＦＦ２に達すると、さらに低下しないことにおいて示されている。

図１７に示された第２のドライバ段５_２は、図１３又は図１４に示されたタイミング図に従ってトランジスタ素子をオフにするように構成されている。トランジスタ素子をオフにすることが必要であることを入力信号Ｓ_ＩＮが示すと、第１の駆動電圧Ｖ_Ｇ１Ｓを第１のオフレベルＶ_ＯＦＦ１まで低下させるために、制御回路５３_２が第１のドライバ５１_２のスイッチ５１１_２をオンにする。図１７に示された第１のドライバ５１_２では、第１の駆動電圧Ｖ_Ｇ１Ｓがほぼ直線的に低下するように、電流源５１２_２が第１のゲート電極２１の放電を引き起こす。第１の伝導チャネルが遮断された後、第２の駆動電圧Ｖ_Ｇ２Ｓを第２のオフレベルＶ_ＯＦＦ２まで低下させるために、制御回路５３_２は第２のドライバ５２_２のスイッチ５２１_２をオンにする。制御回路５３_２は、第１の駆動電圧Ｖ_Ｇ１Ｓが第１のオフレベルＶ_ＯＦＦ１に達した時点でスイッチ５２１_２を閉じるように構成されてよい。この場合、トランジスタ素子は、図１３に示されたタイミング図に従ってオフになる。制御回路５３_２は、遅延時間Δｔ５後にスイッチ５２１_２を閉じるように構成されてもよい。この場合、トランジスタ素子は、図１４に示されたタイミング図に従ってオフになる。両例において、制御回路５３_２は、第１の駆動電圧Ｖ_Ｇ１Ｓの電圧レベルを検出し、第１の駆動電圧Ｖ_Ｇ１Ｓが所定の閾値、例えば、第１のオフレベルＶ_ＯＦＦ１に達したことを検出した時点で、又は検出してから特定の遅延時間Δｔ５が経過した時点で、第２のゲート電極３１の放電を開始するように構成されてよい。

別の実施例によれば、制御回路５３_２は、所定の時間スキームに従って第１及び第２のゲート電極２１、３１を放電させる。即ち、スイッチ５１１_２、５２１_２を駆動する。例えば、制御回路５３_２は、ある時刻にスイッチ５１１_２を閉じることによって第１のゲート電極２１を放電させ始め、その後、一定期間が経過してから、スイッチ５２１_２を閉じることによって第２のゲート電極３１を放電させ始める。この期間は、第１の電極２１の放電開始時点では第２のチャネルが遮断されているように選択される。

図１８は、第２のドライバ段５_２の別の実施例を示す。この第２のドライバ段５_２は、図１７に示された第２のドライバ段５_２をベースにしており、図１７に示された第２のドライバ段５_２と異なるのは、第１のドライバ５１_２が電流源５１２_２の代わりに抵抗５１７_２を含むことである。この第２のドライバ段５_２を使用すると、図１５に示されたような第１の駆動電圧Ｖ_Ｇ１Ｓの低下を実現することが可能である。

図１９は、第２のドライバ段５_２の別の実施例を示す。この第２のドライバ段５_２は、図１７に示された第２のドライバ段５_２をベースにしており、図１７に示された第２のドライバ段５_２と異なるのは、第１のドライバ５１_２が、それぞれのスイッチ５１３_２、５１４_２、及びそれぞれの抵抗５１５_２、５１６_２をそれぞれが含む２つの直列回路を含む点である。両スイッチ５１３_２、５１４_２は、制御回路５３_２によって制御される。スイッチ５１３_２及び抵抗５１５_２を有する第１の直列回路は、第１のゲートノードＧ１と、中間電圧Ｖ_ＩＮＴが利用可能な電源ノードとの間に接続されている。この中間電圧Ｖ_ＩＮＴのレベルは、第１のオンレベルＶ_ＯＮ１と第１のオフレベルＶ_ＯＦＦ１との間にある。スイッチ５１４_２及び抵抗５１６_２を有する第２の直列回路は、第１のゲートノードＧ１と、第１のオフレベルＶ_ＯＦＦ１の電圧が利用可能な電源ノードとの間に接続されている。この第２のドライバ段５_２では、制御回路５３_２は、トランジスタ素子をオフにすることが必要であることを入力信号Ｓ_ＩＮが示した時点で、第１の直列回路のスイッチ５１３_２をオンにするように構成されている。これにより、第１の駆動電圧Ｖ_Ｇ１Ｓは、中間レベルＶ_ＩＮＴまで低下する。その後、制御回路５３_２は、スイッチ５１３_２をオフにし、第２の直列回路のスイッチ５１４_２をオンにする。これにより、第１の駆動電圧Ｖ_Ｇ１Ｓの電圧レベルは、第１のオフレベルＶ_ＯＦＦ１まで低下する。これは、図１６に示されたタイミング図のとおりである。

別の実施例（図示せず）によれば、第１のドライバ５１_２は、第１の直列回路において抵抗５１５_２の代わりに第１の電流源を含み、第２の直列回路において抵抗５１６_２の代わりに第２の電流源を含む。この場合、第１の駆動電圧Ｖ_Ｇ１Ｓは、第１のオンレベルＶ_ＯＮ１と中間レベルＶ_ＩＮＴとの間、及び中間レベルＶ_ＩＮＴと第１のオフレベルＶ_ＯＦＦ１との間でほぼ直線的に低下する。

別の実施例（図示せず）によれば、第１のドライバ５１_２は、異なる２つの電流レベルを供給するように構成された回路を含む。例えば、この回路は、２つの電流源、又は調節可能な電流源を含んでよい。これらの電流源を活性化及び不活性化するタイミングを適切に設定することにより、第１のゲート電極２１を所定の方式で放電させることが可能である。

上述の例では、第１のドライバ段５_１及び第２のドライバ段５_２の第２のドライバ５２_１、５２_２は、それぞれ第２のゲートノードＧ２に接続されたスイッチ５２１_１、５２１_２を含むのみのように描かれている。しかしながら、これは一例に過ぎない。第２のドライバ５２_１、５２_２は、電流源及び／又は抵抗を更に含んでよい。それでも、第２のドライバ５２_１、５２_２は、それぞれ第１のドライバ５１_１、５１_２が第１のゲート電極２１を充放電させるよりも高速に第２のゲート電極３１を充放電させるように設計されている。例えば、「より高速」は、充放電過程における第１の駆動電圧Ｖ_Ｇ１Ｓの時間微分ｄＶ_Ｇ１Ｓ／ｄｔの最大絶対値が、充放電過程における第２の駆動電圧Ｖ_Ｇ２Ｓの時間微分ｄＶ_Ｇ２Ｓ／ｄｔの最大絶対値より小さいことを意味する。別の例によれば、「より高速」は、第１のゲート電極２１の平均充放電電流が、第２のゲート電極３１の平均充放電電流より小さいことを意味する。

図２０は、別の実施例による駆動回路５を示す。この駆動回路は、第１のドライバ段５_１及び第２のドライバ段５_２に加えて、検出回路６を含む。第１のドライバ段５_１及び第２のドライバ段５_２は、前述の実施例のいずれかに従って実施されてよい。検出回路６は、第２のゲートノードＧ２に接続されており、第１の伝導チャネルが生成又は遮断されたときにこれを検出するように構成されている。即ち、検出回路６は、第１の駆動電圧Ｖ_Ｇ１Ｓが第１の閾値Ｖ_ＴＨ１を上回るか又は下回ったときにこれを検出するように構成されている。一実施例によれば、検出回路６は、第１の伝導チャネルが生成又は遮断されたときに、これを示すステータス信号Ｓ_{ＳＴＡＴＵＳ}を出力する。例えば、トランジスタ素子がオフになり、検出回路６が、第１の伝導チャネルが遮断されたことを検出した場合、第１の伝導チャネルが遮断されたことをステータス信号Ｓ_{ＳＴＡＴＵＳ}が示すと直ちに、第２のドライバ段５_２の制御回路５３_２は、ステータス信号Ｓ_{ＳＴＡＴＵＳ}に基づいて、第２の伝導チャネルを遮断するように第２のドライバ５２_２を制御することが可能である。

図２１は、第２の伝導チャネルが生成された後、第１の伝導チャネルが生成されたときにこれを検出するように構成された検出回路６の一実施例を示す。この検出回路６は、制御回路７によって活性化及び不活性化されてよい。制御回路７は、入力信号Ｓ_ＩＮを受け取り、第１のドライバ段５_１の第２のドライバ５２_１を活性化又は不活性化するように更に構成されている。第２のドライバ５２_１を不活性化することは、第２のゲートノードＧ２を電源ノードから切り離すことを含んでよい。これについて以下で図２２を参照して説明する。

図２２は、入力信号Ｓ_ＩＮ、第２のドライバ５２_１のスイッチ５２１_１（例えば、図１０〜図１２を参照）の駆動信号Ｓ５２１_１、第２の駆動電圧Ｖ_Ｇ２Ｓ、及び検出回路６のイネーブル信号Ｓ６２（これは活性化信号と称されてもよい）のタイミング図を示す。駆動信号Ｓ５２１_１は、第２のドライバ５２_１を活性化又は不活性化し、第２のドライバ５２_１は、駆動信号Ｓ５２１_１がスイッチ５２１_１をオンにした場合には活性であり、駆動信号Ｓ５２１_１がスイッチ５２１_１をオフにした場合には不活性である。単に説明のためであるが、第２のドライバ５２_１を活性化する駆動信号Ｓ５２１_１の信号レベルは、図２２ではハイレベルとして描かれている。同様に、イネーブル信号Ｓ６２は、検出回路を有効化又は無効化（活性化又は不活性化）する。単に説明のためであるが、検出回路を活性化するイネーブル信号Ｓ６２の信号レベルは、図２２ではハイレベルとして描かれている。第１のドライバ段の第２のドライバ５１_２は、制御回路７から第１のドライバ段５_１に与えられる第１の制御信号Ｓ７_１に基づいて活性化／不活性化される。

図２２に示された信号図を参照すると、制御回路７は、入力信号Ｓ_ＩＮがオフレベルからオンレベルに変化することにより、トランジスタ素子をオンにすることが必要であることを示した場合、第１のドライバ段５_１の第２のドライバ５２_１を、活性化期間Ｔ５２１の間、活性化するように構成されている。一実施例によれば、期間Ｔ５２１の継続時間は、第２の駆動信号Ｖ_Ｇ２Ｓが第２のオンレベルＶ_ＯＮ２に達するのに十分な長さ、即ち、第２の伝導チャネルが生成されるのに十分な長さ、且つこの期間Ｔ５２１の最後の時点でトランジスタ素子が依然としてオフ状態にあるのに十分な短さ（即ち、第１の伝導チャネルが遮断されるのに十分な短さ）であるように選択される。活性化期間後、制御回路７は、第１のドライバ段５_１の第２のドライバ５２_１を不活性化し、検出回路６を活性化する。

図２１を参照すると、検出回路６は、第２の駆動電圧Ｖ_Ｇ２Ｓを、第２のオンレベルＶ_ＯＮ２にとどまるようにレギュレートするように構成された電圧レギュレータ６１を含んでよい。このために、電圧レギュレータは、第２の駆動電圧Ｖ_Ｇ２Ｓ（又は第２の駆動電圧Ｖ_Ｇ２Ｓを示す信号）と、第２のオンレベルＶ_ＯＮ２を有する電圧とを受け取る。検出回路６は、イネーブル信号Ｓ６２によって活性化／不活性化されてよい。検出回路６を活性化／不活性化することは、電圧レギュレータ６１の出力と第２のゲートノードＧ２との間に結合されてイネーブル信号Ｓ６２によって駆動されるスイッチ６２を閉じる／開くことを含んでよい。しかしながら、電圧レギュレータ６１の出力と第２のゲートノードとの間にスイッチを設けることは、イネーブル信号Ｓ６２によってスイッチ６２を活性化／不活性化するための幾つかの可能な手段のうちの１つに過ぎず、他の手段も同様に使用されてよいことに注意されたい。

更に、電圧レギュレータと第２のゲートノードＧ２との間に電流測定及びフィルタ回路６３が接続されている。電流測定及びフィルタ回路６３は、電圧レギュレータ６１と第２のゲートノードＧ２との間を流れる電流を測定して電流測定信号を生成することと、この電流測定信号をフィルタリングすることとを行うように構成されている。電流測定及びフィルタ回路６３の出力信号Ｓ６３は、フィルタリングされた電流測定信号を表す。例えば、電流測定信号をフィルタリングすることは、電流測定信号を積分すること又は電流測定信号を微分することを含む。電流測定信号を積分することにより、第２のゲート電極３１に蓄積された電荷の変化を監視することが可能であり、電流測定信号を微分することにより、第２のゲート電極３１に流入又は流出する電流の急速な増減を監視することが可能である。しかしながら、積分又は微分は、電流測定信号のフィルタリング方法の２つの例に過ぎず、他のフィルタリング方法も同様に使用されてよい。

一実施例によれば、電流測定及びフィルタ回路６３は、イネーブル信号Ｓ６２が検出回路６を無効化してから、イネーブル信号Ｓ６２が検出回路６を再度活性化する間に、イネーブル信号Ｓ６２を受け取り、リセットされる。これにより、電流測定及びフィルタ回路６３の出力信号Ｓ６３は、検出回路６が有効化（活性化）された時点から始まる期間にフィルタリングされた電流を表す。この場合、電流測定信号をフィルタリングすることが電流測定信号を積分することを含むのであれば、出力信号Ｓ６３は、検出回路６が有効化された後、即ち、第１のドライバ段５_１の第２のドライバ５２_１によって第２のゲート電極が既にオンレベルＶ_ＯＮ２まで充電された後の期間に、電圧レギュレータ６１から第２のゲートノードＧ２に供給された（又は電圧レギュレータ６１が第２のゲートノードＧ２から受け取った）電荷の量を表す。

評価回路６４が、電流測定及びフィルタ回路６３の出力信号Ｓ６３を受け取り、その出力信号に基づいてステータス信号Ｓ_{ＳＴＡＴＵＳ}を生成する。一実施例によれば、評価回路６４は、出力信号Ｓ６３と閾値とを比較した結果に基づいてステータス信号を生成する。一実施例によれば、評価回路６４は、（フィルタリングされた電流測定信号を表す）出力信号Ｓ６３が所定の閾値に達した時点で、第１の伝導チャネルが生成されたことを示す信号レベルのステータス信号Ｓ_{ＳＴＡＴＵＳ}を生成する。

電圧レギュレータから第２のゲート電極に供給される電流を測定することが、第１の伝導チャネルが生成されたかどうかを検出することに適することの理由を、以下で図２２及び図２３を参照して説明する。図２３は、ダブルゲートトランジスタ素子の等価回路図を示す。この等価回路図は、ダブルゲートトランジスタ素子の寄生容量及びそれらがどのようにつながっているかを示している。図２３を参照すると、ダブルゲートトランジスタ素子は、第１のゲートノードＧ１とソースノードＳとの間の第１の容量Ｃ_Ｇ１Ｓと、第１のゲートノードＧ１と第２のゲートノードＧ２との間の第２の容量Ｃ_Ｇ１Ｇ２と、第２のゲートノードＧ２とドレインノードＤとの間の第３の容量Ｃ_Ｇ２Ｄと、ドレインノードＤとソースノードＳとの間の第４の容量Ｃ_ＤＳとを含む。以下では、第１の容量Ｃ_Ｇ１Ｓをゲートソース容量とも称し、第２の容量Ｃ_Ｇ１Ｇ２をゲートゲート容量とも称し、第３の容量Ｃ_Ｇ２Ｄをゲートドレイン容量とも称し、第４の容量Ｃ_ＤＳをドレインソース容量とも称する。

以下の説明は、期間Ｔ５２１の最後の時点から始まる。上記を参照すると、この期間の最後の時点では、第２の駆動電圧Ｖ_Ｇ２Ｓは第２のオンレベルＶ_ＯＮ２に達しており、トランジスタ素子は依然としてオフ状態にあり（即ち、第１の駆動電圧Ｖ_Ｇ１Ｓは第１の閾値電圧Ｖ_ＴＨ１を下回っており）、検出回路６は有効化されている。期間Ｔ５２１の最後の時点では、ドレインソース容量Ｃ_ＤＳの両端の電圧は、電源電圧Ｖ＋と一致していると考えられる（図５を参照）。第１の駆動電圧Ｖ_Ｇ１Ｓが第１の閾値電圧Ｖ_ＴＨ１に達すると、トランジスタ素子は導通し始める。このとき、ドレインソース容量Ｃ_ＤＳは放電を開始し、トランジスタを通る電流がその最大電流レベルに達した時点で、ドレインノードＤの電位が低下し始める。ドレインノードＤは、ゲートドレイン容量Ｃ_Ｇ２Ｄを介して第２のゲートノードＧ２と容量結合されているため、ドレインノードＤの電位が低下すると、第２のゲートノードＧ２の電位が（例えば、第２のゲートノードＧ２がＶ_ＯＮ２に接続されている、図１０〜図１２に示された例のように）固定電位に接続されているか、又はレギュレートされていない限り、この第２のゲートノードＧ２の電位も低下することになる。図２１に示された検出回路６では、期間Ｔ５２１後、電圧レギュレータ６１は、駆動電圧Ｖ_Ｇ２ＳがほぼＶ_ＯＮ２のままであるように、第２のゲートノードＧ２の電位をレギュレートする。このようにレギュレートするために、トランジスタ素子がオンになった後にゲートドレイン容量Ｃ_Ｇ２Ｄを放電させることが必要であり、ゲートドレイン容量Ｃ_Ｇ２Ｄを放電させるために、電圧レギュレータ６１が電流Ｉ６を第２のゲートノードＧ２に流入させることが必要である。

これは図２４に示されており、図２４は、入力信号Ｓ_ＩＮ、第２の駆動電圧Ｖ_Ｇ２Ｓ、第１の駆動信号Ｖ_Ｇ１Ｓ、電圧レギュレータから第２のゲートノードＧ２への電流Ｉ６、測定及びフィルタ信号Ｓ６３、及びステータス信号Ｓ_{ＳＴＡＴＵＳ}の信号図を示している。説明のために、電流Ｉ６は、第１の駆動電圧Ｖ_Ｇ１Ｓが第１の閾値Ｖ_ＴＨ１に達した時点で流れ始めるとしている。電流測定及びフィルタ回路６３は、電流Ｉ６を測定して電流測定信号を生成し、この電流測定信号をフィルタリングする。

一実施例によれば、電流測定信号をフィルタリングすることは、電流測定信号を積分することを含むため、測定及びフィルタ信号Ｓ６３は、ゲートドレイン容量Ｃ_Ｇ２Ｄの充電状態の変化を表す。一実施例によれば、測定及びフィルタ信号Ｓ６３は、電流Ｉ６の積分に比例する。第２のゲート電極３１に特定の量の電荷が供給された場合、即ち、測定及びフィルタ信号Ｓ６３が所定の閾値Ｓ６３_ＴＨに達し、評価回路６４が、測定及びフィルタ信号Ｓ６３が所定の閾値Ｓ６３_ＴＨに達してトランジスタ素子がオンになったことを示すために、ステータス信号Ｓ_{ＳＴＡＴＵＳ}の信号レベルを変化させた（ステータス信号Ｓ_{ＳＴＡＴＵＳ}をアサートした）場合、トランジスタ素子の動作状態が変化したと見なしてよい。

一実施例によれば、検出回路６は、トランジスタ素子がオフ状態からオン状態に切り替わったとき（第２の伝導チャネルが生成された後に第１の伝導チャネルが生成されたとき）にこれを検出するように構成されているだけでなく、トランジスタ素子がオン状態からオフ状態に切り替わったとき（第２の伝導チャネルが遮断される前に第１の伝導チャネルが遮断されたとき）にこれを検出してもよい。上記を参照すると、素子がオンになるときには、第１の伝導チャネルが生成された時点で第２のゲート電極３１の充電状態が変化する。この充電状態の変化は、測定及びフィルタ回路で監視可能な充電電流に対応している。図１３及び図１４を参照して説明されたように、最初に第１の伝導チャネルを遮断し、次に第２の伝導チャネルを遮断することによってトランジスタ素子がオフになる場合、第２のゲート電極の充電状態の変化は逆になる。即ち、第２のゲート電極３１及び第２のゲートノードＧ２から、それぞれ電圧レギュレータに電流が流れ、これを測定及びフィルタ回路６３で測定することが可能である。一実施例によれば、検出回路６は、トランジスタ素子のオン状態を通して活性化されたままであり、測定及びフィルタ回路の出力信号Ｓ６３が所定の閾値を下回ったときに、評価回路６４は、ステータス信号Ｓ_{ＳＴＡＴＵＳ}を、第１の伝導チャネルが遮断されたことを示す信号レベルに設定する。これは図２５に示されており、図２５は、オフの間の図２４と同じ信号の信号図を示している。

別の実施例（図示せず）によれば、測定及びフィルタ回路６３は、トランジスタ素子がオンになって測定及びフィルタ信号Ｓ６３がゼロになることをステータス信号Ｓ_{ＳＴＡＴＵＳ}が示した後にリセットされる。この場合、測定及びフィルタ信号Ｓ６３は、オフになる間に第２の閾値と比較され、測定及びフィルタ信号Ｓ６３が第２の閾値を下回ると、ステータス信号Ｓ_{ＳＴＡＴＵＳ}は、トランジスタ素子がオフになったことを示す信号レベルに戻される。

一実施例によれば、第１のゲート電極２１は、このステータス信号に基づいて駆動される。このために、第１のドライバ段５_１及び第２のドライバ段５_２の少なくとも一方が、ステータス信号Ｓ_{ＳＴＡＴＵＳ}を受け取る。一実施例によれば、第１のゲート電極２１を駆動する時間スキームは、ステータス信号Ｓ_{ＳＴＡＴＵＳ}に依存する。例えば、駆動電流が（図１２に示された電流源５１５_１によって規定される）第１の電流レベルから（図１２に示された電流源５１６_１によって規定される）第２の電流レベルに変化する、図９に示された駆動スキームに従って第１のゲート電極２１が駆動される場合、電流レベルが変化する時刻は、ステータス信号に依存してよい。即ち、第１のゲート電極２１は、第１の伝導チャネルが生成されたことをステータス信号Ｓ_{ＳＴＡＴＵＳ}が示すまで第１の電流レベルに基づいて駆動（充電）されてよく、その後、第２の電流レベルに基づいて駆動（充電）されてよい。同様に、トランジスタ素子をオフにする場合、第１のゲート電極は、第１の伝導チャネルが遮断されたことをステータス信号Ｓ_{ＳＴＡＴＵＳ}が示すまで第１の電流レベルに基づいて駆動（充電）されてよく、その後、第２の電流レベルに基づいて駆動（充電）されてよい。なお、第１のゲート電極２１を駆動して第１の伝導チャネルを生成する際の第１の電流レベルは、第１のゲート電極２１を駆動して第１の伝導チャネルを遮断する際の第１の電流レベルと異なってよく、第１のゲート電極２１を駆動して第１の伝導チャネルを生成する際の第２の電流レベルは、第１のゲート電極２１を駆動して第１の伝導チャネルを遮断する際の第２の電流レベルと異なってよい。一般に、第１のゲート電極は、トランジスタ素子の動作状態が変化したことをステータス信号Ｓ_{ＳＴＡＴＵＳ}が示すまで第１の駆動パラメータに基づいて駆動されてよく、その後、第２の駆動パラメータに基づいて駆動されてよい。

トランジスタ素子の動作状態は、第１の伝導チャネルが生成又は遮断されるたびに変化する。上述の実施例では、第１の駆動パラメータは駆動電流の第１の電流レベルであり、第２の駆動パラメータは駆動電流の第２の電流レベルである。しかしながら、第１及び第２の駆動パラメータは、電流レベルであることに限定されない。別の実施例によれば、第１及び第２の駆動パラメータは、第１のゲートノードＧ１と結合される抵抗を含み、動作状態が変化したことをステータス信号Ｓ_{ＳＴＡＴＵＳ}が示すまで、第１のゲートノードＧ１と電源ノードとの間に第１の抵抗が接続されてよく、動作状態が変化したことをステータス信号Ｓ_{ＳＴＡＴＵＳ}が示した後、第１のゲートノードＧ１と電源ノードとの間に第２の抵抗が接続されてよい。更に別の実施例によれば、第１のゲート電極Ｇ１に印加される電源電位は、ステータス信号Ｓ_{ＳＴＡＴＵＳ}に基づいて変化してよい。第１及び第２の駆動パラメータは、上記の組み合わせであってもよい。例えば、第１の電源電位が第１の抵抗を介して第１のゲートノードＧ１に印加されてよく（例えば、図１９に示された第１の駆動回路５１_２における、抵抗５１５_２を介するＶ_ＩＮＴ）、第２の電源電位が第２の抵抗を介して第１のゲートノードＧ１に印加されてよい（例えば、図１９に示された第１の駆動回路５１_２における、抵抗５１６_２を介するＶ_ＯＦＦ１）。

別の実施例によれば、検出回路６は、オンになる前のトランジスタ素子を診断するために使用される。上記を参照すると、第１のゲート電極２１と第２のゲート電極３１は容量結合されている。従って、図５に示された応用回路のような応用回路においてトランジスタ素子が適正に接続されており、トランジスタ素子に問題がなければ、第１のゲートノードＧ１の電位を変化させることにより、第２のゲートノードＧ２の電位が変化するか、又は容量性変位電流が第２のゲートノードから流出するか、若しくは第２のゲートノードに流入することになる。診断中の第２のゲートノードＧ２が浮いている場合、即ち、固定電位にクランプされていない場合、第２のゲートノードＧ２の電位は変化する。診断中に第２のノードの電位が固定電位、例えば、第２のオフレベルにクランプされている場合、容量性変位電流が流れる。従って、素子を診断することは、第１のゲートノードＧ１の電位を、例えば、第１のオフレベルＶ_ＯＦＦ１から第１のオンレベルＶ_ＯＮ１に変化させることと、第２のゲートノードＧ２を監視することとを含んでよい。一実施例によれば、第２のゲートノードＧ２の電位が変化するか、又は容量性変位電流が検出されると、トランジスタ素子は、問題がなく、適正に接続されていると見なされる。追加又は代替として、トランジスタ素子を診断することは、第２のゲートノードＧ２の電位を変化させることと、第１のゲートノードＧ１を監視することとを含んでよい。

トランジスタ素子を初めてオンにする前に潜在的な問題を検出できるように、診断の間、トランジスタ素子はオフ状態にある。

上述の例では、トランジスタ素子は電界効果制御型トランジスタ素子であり、具体的には、ＭＯＳＦＥＴ又はＩＧＢＴなどのＭＯＳトランジスタである。２つのゲート電極及び２つのゲートノードＧ１、Ｇ２を有するトランジスタ素子を駆動する上述の方法は、しかしながら、この特定のタイプのトランジスタ素子には限定されず、他の任意のタイプのトランジスタ素子、例えば、ＨＥＭＴ又はＧＩＴなどを同様に駆動するために使用されてもよい。単に説明のためであるが、２つのゲート電極Ｇ１、Ｇ２を有するＨＥＭＴの回路記号を図２６に示す。前述の各トランジスタ素子の場合と同様に、ＨＥＭＴの第１の駆動電圧Ｖ_Ｇ１Ｓは、第１のゲートノードＧ１とソースノードＳとの間の電圧であり、ＨＥＭＴの第２の駆動電圧Ｖ_Ｇ２Ｓは、第２のゲートノードＧ２とソースノードＳとの間の電圧である。同じことがＧＩＴにも当てはまる。

前述の方法に従ってＨＥＭＴ又はＧＩＴを駆動することは、ＨＥＭＴ又はＧＩＴをオン及びオフにすることの一方を含む。オンにすることは、第１のゲートノードと結合された第１のゲート電極を駆動することによって第１の伝導チャネルを生成することと、第１の伝導チャネルを生成する前に、第２のゲートノードと結合された第２のゲート電極を駆動することによって第２の伝導チャネルを生成することとを含む。第２の伝導チャネルは、第１の伝導チャネルより高速でオンにされてよい。オフにすることは、第１のゲート電極を駆動することによって第１の伝導チャネルを遮断することと、第１の伝導チャネルを遮断した後、第２のゲート電極を駆動することによって第２の伝導チャネルを遮断することとを含む。第２の伝導チャネルは、第１の伝導チャネルより高速で遮断されてよい。第１及び第２の伝導チャネルを生成又は遮断するために必要な第１及び第２の駆動電圧Ｖ_Ｇ１Ｓ、Ｖ_Ｇ２Ｓの電圧レベルは、ＨＥＭＴ又はＧＩＴの具体的なタイプによって異なる。幾つかの例を以下で説明する。

図２７は、一実施例によるＨＥＭＴの垂直断面図を示す。ＨＥＭＴは、第１の半導体層２１０を有する半導体ボディ２００と、第１の半導体層２１０に隣接する第２の半導体層２２０とを含む。一実施例によれば、第１の半導体層２１０は、第１のタイプのＩＩＩ族窒化物を含み、且つ第２の半導体層２２０は、第１のタイプと異なる第２のタイプのＩＩＩ族窒化物を含む。第１及び第２のタイプのＩＩＩ族窒化物は、第１及び第２の半導体層２１０、２２０の間の界面近くの領域にある第１及び第２の半導体層２１０、２２０の少なくとも一方の中に２次元電子ガス（２ＤＥＧ）が存在するように選択される。図２７を参照すると、第１の半導体層２１０及び第２の半導体層２２０にソース電極２１３が接続されている。このソース電極２１３は、トランジスタ素子のソースノードＳに接続されているか、又はソースノードＳを形成している。ドレイン電極２１４がトランジスタ素子のドレインノードＤに接続されているか、又はドレインノードＤを形成している。ドレイン電極２１４は、第１の半導体層２１０及び第２の半導体層２２０と電気的に接続されており、トランジスタ素子の電流方向においてソース電極２１３から離間されている。図２７に示された例では、電流方向は、２ＤＥＧと平行な方向である。図２７に示された例では、この方向は、半導体ボディ２００の横（水平）方向である。

図２７を参照すると、トランジスタ素子は、第１のゲート電極２２１及び第２のゲート電極２３１を更に含む。これらの第１及び第２のゲート電極２２１、２３１は、トランジスタ素子の電流方向に互いに離間されており、第１のゲート電極２２１は、第２のゲート電極２３１よりもソース電極２１３の近くにある。第２のゲート電極２３１は、第１のゲート電極２２１よりもドレイン電極２１４の近くにある。一実施例によれば、図２７に示されるように、第１のゲート電極２２１とソース電極２１３との間の距離は、第２のゲート電極２３１とドレイン電極２１４との間の距離より短い。一実施例によれば、第２のゲート電極２３１とドレイン電極２１４との間の距離は、第１のゲート電極２２１とソース電極２１３との間の距離の３倍超、５倍超、又は１０倍超である。図２７に示された例では、トランジスタ素子は、ＩＩＩ族窒化物の第３の半導体層２３０を更に含む。半導体層２３０は、第２の半導体層２２０に隣接し、且つ第１のゲート電極２２１及び第２のゲート電極２３１を第２の半導体層２２０から隔てており、第１のゲート電極２２１及び第２のゲート電極２３１は両方とも、第３の半導体層２３０に隣接している。任意選択で、第３の半導体層２３０のうち、第１のゲート電極２２１及び第２のゲート電極２３１で覆われていない領域をパッシベーション層２４０が覆う。任意選択で、フィールド電極２２５は、第２のゲート電極２３１に隣接するが、第３の半導体層２３０に隣接しない。即ち、フィールド電極２２５は、第３の半導体層２３０から離間されている。

一実施例によれば、第１の半導体層２１０の第１のタイプのＩＩＩ族窒化物は窒化ガリウム（ＧａＮ）であり、且つ第２の半導体層２２０の第２のタイプのＩＩＩ族窒化物は窒化ガリウム合金であり、例えば、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、アルミニウムインジウム窒化ガリウム（ＡｌＩｎＧａＮ）などである。一実施例によれば、第３の半導体層２３０は、第１のタイプのＩＩＩ族窒化物を含む。第１のゲート電極２２１、第２のゲート電極２３１、ソース電極２１３、ドレイン電極２１４、及び任意選択のフィールド電極２２５のそれぞれは導電材料を含み、この導電材料は、多結晶シリコン、金属シリサイド、金属（例えば、アルミニウム、銅、ニッケル、チタン、タンタル、金など）、導電性セラミック（例えば、窒化チタンなど）などのうちの１つ以上を含んでよい。一実施例によれば、ソース電極２１３及びドレイン電極２１４の材料は、ソース電極２１３と、第１の半導体層２１０及び第２の半導体層２２０のそれぞれとの間にオーム接触が存在するように、且つドレイン電極２１４と、第１の半導体層２１０及び第２の半導体層２２０のそれぞれとの間にオーム接触が存在するように選択される。

一実施例によれば、第１の層２１０及び第３の層２３０は、ｐドープ半導体層である。ドープ濃度は、例えば、１Ｅ１５ｃｍ^−３超、１Ｅ１７ｃｍ^−３超、更には１Ｅ１９ｃｍ^−３超である。一実施例によれば、第１及び第３の層２１０、２３０は、マグネシウム（Ｍｇ）がドープされたＧａＮ層である。第３の層は、例えば、ドーパントがアルミニウム（Ａｌ）であるＡｌＧａＮ層である。これらの層２１０、２２０、２３０は、エピタキシャル成長過程によって形成及びドープされてよい。

図２７に示されたＨＥＭＴ素子は、ノーマリオン素子である。即ち、第１の駆動電圧Ｖ_Ｇ１Ｓ及び第２の駆動電圧Ｖ_Ｇ２Ｓのそれぞれがゼロの場合、トランジスタ素子はオン状態にある。オン状態では、２ＤＥＧは、ソース電極２１３とドレイン電極２１４との間に伝導チャネルを形成する。

図２７に示されたＨＥＭＴ素子は、例えば、図１３及び図１４に示されたタイミング図の１つに従って第１及び第２の駆動電圧Ｖ_Ｇ１Ｓ、Ｖ_Ｇ２Ｓを生成することによってオフにすることが可能である。第１のオンレベルＶ_ＯＮ１及び第２のオンレベルＶ_ＯＮ２はゼロ又は正の電圧レベルである一方、第１及び第２のオフレベルＶ_ＯＦＦ１、Ｖ_ＯＦＦ２のそれぞれは負の電圧レベルである。一実施例によれば、第１のオフレベル及び第２のオフレベルのそれぞれは−１Ｖ〜−３Ｖの範囲で選択される。前述の例の場合と同様に、第１のオンレベルＶ_ＯＮ１と第２のオンレベルＶ_ＯＮ２とは、ほぼ等しいか又は異なっていてもよい。同様に、第１のオフレベルＶ_ＯＦＦ１と第２のオフレベルＶ_ＯＦＦ２とは、ほぼ等しいか又は異なっていてもよい。オフ状態では、第１のゲート電極２２１は、第１のゲート電極２２１の下の２ＤＥＧの一部分である第１の伝導チャネルを遮断し、第２のゲート電極２３１は、第２のゲート電極２３１の下の２ＤＥＧの一部分である第２の伝導チャネルを遮断する。オフ状態にあるトランジスタ素子は、図６〜図９に示されたタイミング図の１つに従って第１及び第２の駆動電圧Ｖ_Ｇ１Ｓ、Ｖ_Ｇ２Ｓを生成することにより、オンにすることが可能である。

図２７に示されたＨＥＭＴ素子をオンにする別の方法を図２８に示す。また、図２７に示されたＨＥＭＴ素子をオフにする別の方法を図２９に示す。これらの図のそれぞれは、入力信号Ｓ_ＩＮ、第１及び第２の駆動電圧Ｖ_Ｇ１Ｓ、Ｖ_Ｇ２Ｓ、及びドレインソース電圧Ｖ_ＤＳのタイミング図を示している。図２８及び図２９に示された方法が前述の方法と異なるのは、トランジスタ素子の動作状態が様々に変化しても第２の駆動電圧Ｖ_Ｇ２Ｓがゼロのままである点である。これは、例えば、第２のゲートノードＧ２をソースノードＳに電気的に接続することによって実現可能である。この例では、ＨＥＭＴ素子の動作状態は、第１の駆動電圧Ｖ_Ｇ１Ｓによってのみ制御される。例えば、ドレインノードＤとソースノードＳとの間に正の電圧が印加されて、第１のゲート電極２２１が２ＤＥＧを遮断するように駆動された場合、第１及び第２の半導体層２１０、２２０内の電位がソース電極２１３に対して上昇し、この電位の上昇は（第２のゲート電極２３１の電位がソース電極２１３の電位にクランプされていることと関連して）第２のゲート電極２３１の下の２ＤＥＧの遮断も引き起こす。このようにして、第１のゲート電極２２１の下の第１の伝導チャネルと、第２のゲート電極２３１の下の第２の伝導チャネルとが遮断される。

図３０は、ノーマリオフＨＥＭＴの一実施例を示す。この例では、第１のゲート電極２２１は、第２の半導体層２２０を貫通して第１の半導体層２１０内へ延び、これらの半導体層２１０、２２０からゲート誘電体２２２によって誘電的に絶縁されている。同様に、第２のゲート電極２３１は、第２の半導体層２２０を貫通して第１の半導体層２１０内へ延び、これらの半導体層２２０、２１０から第２のゲート誘電体２３２によって誘電的に絶縁されている。このトランジスタ素子では、第１のゲート電極２２１とソース電極２１３との間、２つのゲート電極２２１、２３１の間、及び第２のゲート電極２３１とドレイン電極２１４との間に２ＤＥＧが存在する。この２ＤＥＧは、しかしながら、２つのゲート電極２２１、２３１によって遮断される。第１及び第２のゲート誘電体２２２、２３２に沿って第１の半導体層２１０内に伝導チャネルが生成されるように、駆動電圧Ｖ_Ｇ１Ｓ、Ｖ_Ｇ２Ｓが第１及び第２のゲートノードＧ１、Ｇ２に印加されている場合、トランジスタ素子はオン状態にある。図３０に示されたノーマリオフＨＥＭＴは、本明細書において既に説明されたいずれのノーマリオフ素子とも同様に、オン及びオフの切り替えが可能である。一実施例によれば、第１のオンレベルＶ_ＯＮ１及び第２のオンレベルＶ_ＯＮ２のそれぞれは正のレベルであり、且つ第１のオフレベルＶ_ＯＦＦ１及び第２のオフレベルＶ_ＯＦＦ２のそれぞれはゼロ又は負のレベルである。一実施例によれば、第１及び第２のオンレベルのそれぞれは３Ｖ〜１０Ｖの範囲で選択される。適切な駆動電位が印加されたときにゲート電極２２１、２３１によって生成される伝導チャネルは、例えば、反転チャネルである。

図３１は、図２７及び図３０に示されたトランジスタ素子を組み合わせたものを示す。この例では、第１のゲート電極２２１は、図３０に示された第１のゲート電極２２１と同じタイプであり、第２のゲート電極２３１は、図２７を参照して説明された第２のゲート電極２３１と同じタイプである。この例では、第１の駆動電圧Ｖ_Ｇ１ＳのオンレベルＶ_ＯＮ１及びオフレベルＶ_ＯＦＦ１は、図３０に示された素子の第１のゲート電極２２１に関連して説明されたとおりであってよく、第２の駆動電圧Ｖ_Ｇ２ＳのオンレベルＶ_ＯＮ２及びオフレベルＶ_ＯＦＦ２は、図３０に示された素子の第２ゲート電極２３１に関連して説明されたとおりであってよい。

図３２は、一実施例によるＧＩＴ素子の垂直断面図を示す。このトランジスタ素子が前述のＨＥＭＴ素子と異なるのは、第１の半導体層２１０及び第２の半導体層２２０が真性層である点である。一実施例によれば、「真性」は、ドープ濃度が１Ｅ１４ｃｍ^−３未満、１Ｅ１３ｃｍ^−３未満、更には１Ｅ１２ｃｍ^−３未満であることを意味する。第３の半導体層は２つの部分を含み、第１の部分２３０_１は第１のゲート電極２２１と第２の半導体層２２０との間にあり、第２の部分２３０_２は第２のゲート電極２３１と第２の半導体層２２０との間にある。これらの層部分２３０_１、２３０_２は、ドープ半導体層である。一実施例によれば、これらの層部分２３０_１、２３０_２はｐドープされている。一実施例によれば、これらの層部分のドープ濃度は、１Ｅ１４ｃｍ^−３超、１Ｅ１６ｃｍ^−３超、更には１Ｅ１８ｃｍ^−３超である。第１、第２、及び第３の半導体層２１０、２２０、２３０に関して既に説明されている他の全てが、図３２に示されている第１、第２、及び第３の半導体層にも同様に当てはまる。図３２に示されたＧＩＴ素子は、ノーマリオフ素子である。このタイプの素子では、第１の半導体層２１０と第２の半導体層２２０との間に２ＤＥＧが存在し、ゲート電極２２１、２３１の下のドープ層部分２３０_１、２３０_２は、駆動電圧がゼロ以下の場合、層部分２３０_１、２３０_２の下で２ＤＥＧを空乏化させる。層部分２３０_１、２３０_２によって第２の層２２０内に電荷キャリア（正孔）が注入されるように、それぞれのゲートノードＧ１、Ｇ２に駆動電圧（ゲートソース電圧）が印加されると、それぞれの層部分の下に２ＤＥＧが生成される。第２の層２２０内のこれらの電荷キャリアは、第１の層２１０内の電荷キャリア（電子）が第１の層２１０と第２の層２２０との間の界面に移動して２ＤＥＧを形成することを更に引き起こす。この素子は、本明細書において既に説明されたいずれのノーマリオフ素子とも同様に、オン及びオフの切り替えが可能である。一実施例によれば、オンレベルＶ_ＯＮ１、Ｖ_ＯＮ２は０．５Ｖ〜１０Ｖの範囲で選択され、特に＋２Ｖ〜＋５Ｖの範囲で選択され、オフレベルＶ_ＯＦＦ１、Ｖ_ＯＦＦ２は−１５Ｖ〜０Ｖの範囲で選択され、特に−１０Ｖ〜−２Ｖの範囲で選択される。

上述の例では、トランジスタ素子をオン又はオフにするために第１及び第２のゲートノードＧ１、Ｇ２に印加される駆動信号は、ゲートソース電圧などの駆動電圧である。しかしながら、ＧＩＴのように、各ゲートノードＧ１、Ｇ２に流し込まれる電流に応じてオン又はオフにされることも可能なタイプのトランジスタ素子がある。従って、具体的には、ＧＩＴにおいて、駆動信号は、駆動電流であってもよく、又は更なる代替として、素子をオンにする駆動電流及び素子をオフにする駆動電圧であってもよい。駆動電圧に基づいてトランジスタ素子を駆動することに関して既に説明されている全てが、駆動電流に基づいてトランジスタ素子（例えば、ＧＩＴ）を駆動することにも同様に当てはまる。具体的には、駆動電流のタイミング図は、前述の駆動電圧のタイミング図に対応してよい。即ち、例えば、オンにする場合、第２のゲートノードＧ２に流し込まれる駆動電流が、第１のゲートノードＧ１に流し込まれる駆動電流よりも急速に（第１のゲートノードＧ１に流し込まれる電流が増加する前に）増加してよい。また、オフにする場合、第２のゲートノードＧ２に流し込まれる駆動電流が、（第１のゲートノードＧ１に流し込まれる電流が減少するよりも後に）第１のゲートノードＧ１に流し込まれる駆動電流よりも急速に減少してよい。

図３３は、図２７及び図３２に示されたトランジスタ素子を組み合わせたものを示す。この例では、第１のゲート電極２２１は、図３２に示された第１のゲート電極２２１と同じタイプである。このタイプのゲート電極は、ＧＩＴゲートと称されることがある。第２のゲート電極２３１は、この例では第２の半導体層２２０に隣接しており、ＨＥＭＴゲートと称されることがある。この例では、第１のゲート２２１は、オンレベルの駆動信号が印加されると、第１の層２３０_１と関連して、第１のゲート電極２２１の下の第１の層２１０と第２の層２２０との間の界面において２ＤＥＧを生成し、オンレベルは、例えば、図３２を参照して説明されたオンレベルの１つである。第２のゲート２３１は、オンレベルの駆動信号が印加されると、第２の層２３０_２と関連して、第２のゲート電極の下の第１の層２１０と第２の層２２０との間の界面において２ＤＥＧを生成し、オンレベルは、例えば、図２７を参照して説明されたオンレベルの１つである。

図３４は、磁気クロストーク又は容量クロストークをほぼ防ぐための、ドライバとゲートノード及びソースノードＧ１、Ｇ２、Ｓとの間の接続線路の配置方法の一実施例を示す。これらの線路を以下ではゲート線路及びソース線路と称する。この例では、各ゲート線路は、別々の層においてソース線路と何度か交差する。単に説明のためであるが、ジグザグのゲート線路の実線で描かれている部分は、ソース線路の上にある第１の層においてソース線路と交差し、ジグザグのゲート線路の破線で描かれている部分は、ソース線路の下にある第２の層においてソース線路と交差すると見なされてよい。（図３４には示されていないが）ソース線路もジグザグ形状であってよい。この例では、各ゲート線路は、第１の層と第２の層とにおいてソース線路と交互に交差する。１つのゲート線路の層部分は、ビアなどのコネクタで接続されてよい。これらのコネクタは、図３４に示された描画面に垂直な方向に延びており、図示されていない。いずれの場合も、ゲート線路及びソース線路は互いに絶縁されている。

前述の方法例は、トランジスタ素子をオン又はオフにすることに関する。オンにすることは、第１のゲート電極を駆動することによって第１の伝導チャネルを生成することと、第１の伝導チャネルを生成する前に、第２のゲート電極を駆動することによって第２の伝導チャネルを生成することとを含んでよい。オフにすることは、第１のゲート電極を駆動することによって第１の伝導チャネルを遮断することと、第１の伝導チャネルを遮断した後、第２のゲート電極を駆動することによって第２の伝導チャネルを遮断することとを含んでよい。上記を参照すると、第１の伝導チャネルを生成することは、第１のゲート電極に印加されるオンレベルの第１の駆動信号（例えば、駆動電圧）を生成することを含んでよく、且つ伝導チャネルを遮断することは、オフレベルの第１の駆動信号を生成することを含んでよい。同様に、第２の伝導チャネルを生成することは、第２のゲート電極に印加されるオンレベルの第２の駆動信号（例えば、駆動電圧）を生成することを含んでよく、且つ伝導チャネルを遮断することは、オフレベルの第２の駆動信号を生成することを含んでよい。オンレベル及びオフレベルは、トランジスタ素子の個々のタイプによって異なる。

以下の実施例は、本開示の１つ以上の態様を示すものであってよい。

実施例１：第１のゲート電極を駆動することによって第１の伝導チャネルを生成し、且つ第１の伝導チャネルを生成する前に、第２のゲート電極を駆動することによって第２の伝導チャネルを生成することにより、トランジスタ素子をオンにすることを含む方法であって、第２のゲート電極は、トランジスタ素子の電流方向において第１のゲート電極に隣接する、方法。

実施例２：トランジスタ素子は電界効果制御型トランジスタ素子であり、第１の伝導チャネルを生成することは、第１の伝導チャネルをボディ領域内に生成することを含み、第２の伝導チャネルを生成することは、第２の伝導チャネルをボディ領域内に生成することを含み、第１のゲート電極は、第１のゲート誘電体によってボディ領域から誘電的に絶縁されており、第２のゲート電極は、第２のゲート誘電体によってボディ領域から誘電的に絶縁されており、第２のゲート電極は、分離層によって第１のゲート電極から隔てられており、ボディ領域は、ソース領域とドリフト領域との間に配置されており、ドリフト領域は、ボディ領域とドレイン領域との間に配置されている、実施例１に記載の方法。

実施例３：トランジスタ素子はＨＥＭＴ素子である、実施例１に記載の方法。

実施例４：ＨＥＭＴ素子はノーマリオンＨＥＭＴ素子である、実施例３に記載の方法。

実施例５：ＨＥＭＴ素子はノーマリオフＨＥＭＴ素子である、実施例３に記載の方法。

実施例６：トランジスタ素子はＧＩＴ素子である、実施例１に記載の方法。

実施例７：ＧＩＴ素子は、第１のゲート電極に隣接する第１の注入ゲートと、第２のゲート電極に隣接する第２の注入ゲートとを含む、実施例６に記載の方法。

実施例８：ＧＩＴ素子は１つのみの注入ゲートを含む、実施例６に記載の方法。

実施例９：第１のゲート電極を駆動することは、第１の駆動信号を第１のオフレベルから第１のオンレベルまで上昇させることを含み、第２のゲート電極を駆動することは、第２の駆動信号を第２のオフレベルから第２のオンレベルまで上昇させることを含む、実施例１に記載の方法。

実施例１０：第１のゲート電極を駆動することは、第２のゲート電極を第２のオンレベルにクランプすることを含む、実施例９に記載の方法。

実施例１１：第２のオフレベルは第１のオフレベルと異なる、実施例９に記載の方法。

実施例１２：第１のゲート電極及び第２のゲート電極を駆動することは、第２の駆動信号を第１の駆動信号より高速で上昇させることを含む、実施例９に記載の方法。

実施例１３：トランジスタ素子の動作状態の変化を検出することを更に含み、動作状態を検出することは、第２のゲート電極の少なくとも１つの電気的パラメータを監視することを含む、実施例１に記載の方法。

実施例１４：第２のゲート電極の少なくとも１つの電気的パラメータを監視することは、第２のゲート電極の電位、及び第２のゲート電極への又は第２のゲート電極からの電流の少なくとも一方を監視することを含む、実施例１３に記載の方法。

実施例１５：少なくとも１つの電気的パラメータを監視することは、第２のゲート電極への又は、第２のゲート電極からの電流を表す信号をフィルタリングしてフィルタ信号を生成することと、このフィルタ信号を閾値と比較することとを含む、実施例１４に記載の方法。

実施例１６：動作状態の変化を検出することは、フィルタ信号が閾値に達した場合に動作状態の変化を検出することを含む、実施例１３に記載の方法。

実施例１７：第１のゲート電極を駆動することは、検出された動作状態の変化に基づいて第１のゲート電極を駆動することを更に含む、実施例１３に記載の方法。

実施例１８：検出された動作状態の変化に基づいて第１のゲート電極を駆動することは、動作状態の変化が検出される前に、第１の駆動パラメータに従って第１のゲート電極を駆動することと、動作状態の変化が検出された後、第１の駆動パラメータと異なる第２の駆動パラメータに従って第１のゲート電極を駆動することとを含む、実施例１７に記載の方法。

実施例１９：第１の駆動パラメータは、第１のゲート電極への駆動電流の第１の電流レベルを含み、且つ第２の駆動パラメータは、第１の電流レベルより高い駆動電流の第２の電流レベルを含む、実施例１８に記載の方法。

実施例２０：第１のゲート電極を駆動することによって第１の伝導チャネルを遮断することにより、トランジスタ素子をオフにすることと、第１の伝導チャネルを遮断した後、第２のゲート電極を駆動することによって第２の伝導チャネルを遮断することとを含む方法であって、第２のゲート電極は、トランジスタ素子の電流方向において第１のゲート電極に隣接して配置される、方法。

実施例２１：トランジスタ素子は電界効果制御型トランジスタ素子であり、第１の伝導チャネルを遮断することは、第１の伝導チャネルをボディ領域内で遮断することを含み、第２の伝導チャネルを遮断することは、第２の伝導チャネルをボディ領域内で遮断することを含み、第１のゲート電極は、第１のゲート誘電体によってボディ領域から誘電的に絶縁されており、第２のゲート電極は、第２のゲート誘電体によってボディ領域から誘電的に絶縁されており、第２のゲート電極は、分離層によって第１のゲート電極から隔てられており、ボディ領域は、ソース領域とドリフト領域との間に配置されており、ドリフト領域は、ボディ領域とドレイン領域との間に配置されている、実施例２０に記載の方法。

実施例２２：トランジスタ素子はＨＥＭＴ素子である、実施例２０に記載の方法。

実施例２３：ＨＥＭＴ素子はノーマリオンＨＥＭＴ素子である、実施例２２に記載の方法。

実施例２４：ＨＥＭＴ素子はノーマリオフＨＥＭＴ素子である、実施例２２に記載の方法。

実施例２５：トランジスタ素子はＧＩＴ素子である、実施例２０に記載の方法。

実施例２６：ＧＩＴ素子は、第１のゲート電極に隣接する第１の注入ゲートと、第２のゲート電極に隣接する第２の注入ゲートとを含む、実施例２５に記載の方法。

実施例２７：ＧＩＴ素子は１つのみの注入ゲートを含む、実施例２５に記載の方法。

実施例２８：第１のゲート電極を駆動することは、第１の駆動信号を第１のオンレベルから第１のオフレベルまで低下させることを含み、第２のゲート電極を駆動することは、第２のゲート電極とソース領域との間の第２の駆動信号を第２のオンレベルから第２のオフレベルまで低下させることを含む、実施例２０に記載の方法。

実施例２９：第１のゲート電極を駆動することは、第２のゲート電極を第２のオンレベルにクランプすることを含む、実施例２８に記載の方法。

実施例３０：第２のオフレベルは第１のオフレベルと異なる、実施例２８に記載の方法。

実施例３１：第１のゲート電極及び第２のゲート電極を駆動することは、第２の駆動信号を第１の駆動信号より高速で低下させることを含む、実施例２８に記載の方法。

実施例３２：トランジスタ素子の動作状態の変化を検出することを更に含み、動作状態を検出することは、第２のゲート電極の少なくとも１つの電気的パラメータを監視することを含む、実施例２０に記載の方法。

実施例３３：第２のゲート電極の少なくとも１つの電気的パラメータを監視することは、第２のゲート電極の電位、及び第２のゲート電極への又は第２のゲート電極からの電流の少なくとも一方を監視することを含む、実施例３２に記載の方法。

実施例３４：少なくとも１つの電気的パラメータを監視することは、第２のゲート電極への又は第２のゲート電極からの電流を表す信号をフィルタリングしてフィルタ信号を取得することと、このフィルタ信号を閾値と比較することとを含む、実施例３３に記載の方法。

実施例３５：動作状態の変化を検出することは、フィルタ信号が閾値に達した場合に動作状態の変化を検出することを含む、実施例３４に記載の方法。

実施例３６：第１のゲート電極を駆動することは、検出された動作状態の変化に基づいて第１のゲート電極を駆動することを更に含む、実施例３２に記載の方法。

実施例３７：検出された動作状態の変化に基づいて第１のゲート電極を駆動することは、動作状態の変化が検出される前に、第１の駆動パラメータに従って第１のゲート電極を駆動することと、動作状態の変化が検出された後、第１の駆動パラメータと異なる第２の駆動パラメータに従って第１のゲート電極を駆動することとを含む、実施例３６に記載の方法。

実施例３８：第１の駆動パラメータは、第１のゲート電極への駆動電流の第１の電流レベルを含み、且つ第２の駆動パラメータは、第１の電流レベルより高い駆動電流の第２の電流レベルを含む、実施例３７に記載の方法。

実施例３９：トランジスタ素子の第１のゲート電極を駆動することと、トランジスタ素子の第２のゲート電極の少なくとも１つの電気的パラメータを監視することとを含む、方法。

実施例４０：トランジスタ素子は電界効果制御型トランジスタ素子であり、第１のゲート電極は、第１のゲート誘電体によってボディ領域から誘電的に絶縁されており、第２のゲート電極は、第２のゲート誘電体によってボディ領域から誘電的に絶縁されており、第１のゲート電極に隣接して配置されており、且つ分離層によって第１のゲート電極から隔てられており、ボディ領域は、ソース領域とドリフト領域との間に配置されており、ドリフト領域は、ボディ領域とドレイン領域との間に配置されている、実施例３９に記載の方法。

実施例４１：トランジスタ素子は、ＨＥＭＴ素子及びＧＩＴ素子のうちの一方である、実施例３９に記載の方法。

実施例４２：第２のゲート電極の少なくとも１つの電気的パラメータを監視することは、第２のゲート電極の電位、及び第２のゲート電極への又は第２のゲート電極からの電流の少なくとも一方を監視することを含む、実施例３９に記載の方法。

実施例４３：少なくとも１つのトランジスタセルを含むトランジスタ素子であって、少なくとも１つのトランジスタセルは、ドリフト領域、ボディ領域、ソース領域、及びドレイン領域であって、ボディ領域はソース領域とドリフト領域との間に配置されており、ドリフト領域はボディ領域とドレイン領域との間に配置されている、ドリフト領域、ボディ領域、ソース領域、及びドレイン領域と、第１のゲート誘電体によってボディ領域から誘電的に絶縁されている第１のゲート電極と、第２のゲート電極とを含み、第２のゲート電極は、第２のゲート誘電体によってボディ領域から誘電的に絶縁されており、第１のゲート電極に隣接して配置されており、且つ分離層によって第１のゲート電極から隔てられている、トランジスタ素子。

実施例４４：分離層は誘電体層を含む、実施例４３に記載のトランジスタ素子。

実施例４５：複数のトランジスタセルを含み、複数のトランジスタセルのそれぞれは、複数のトランジスタセルに共通のソースノードに接続されたそのそれぞれのソース領域を有し、複数のトランジスタセルのそれぞれは、複数のトランジスタセルに共通の第１のゲートノードに接続されたそのそれぞれの第１のゲート電極を有し、複数のトランジスタセルのそれぞれは、複数のトランジスタセルに共通の第２のゲートノードに接続されたそのそれぞれの第２のゲート電極を有する、実施例４３に記載のトランジスタ素子。

実施例４６：ドレイン領域は、ドープ濃度がドリフト領域のドープ濃度より高い、実施例４３に記載のトランジスタ素子。

実施例４７：ドレイン領域のドープ濃度は、ドリフト領域のドープ濃度の少なくとも１Ｅ３倍〜１Ｅ４倍である、実施例４６に記載のトランジスタ素子。

実施例４８：ドレイン領域のドープ型は、ドリフト領域のドープ型と同じである、実施例４６に記載のトランジスタ素子。

実施例４９：ドレイン領域のドープ型は、ドリフト領域のドープ型に対して相補的である、実施例４６に記載のトランジスタ素子。

実施例５０：ボディ領域のドープ濃度は、ドリフト領域とボディ領域との間の接合部分から始まり、第２のゲート電極に沿って延びる経路に沿ったボディ領域のドープ濃度の積分値が、ボディ領域の半導体材料のブレークスルー電荷より高くなるようなドープ濃度である、実施例４３に記載のトランジスタ素子。

実施例５１：トランジスタ素子には電流方向があり、第２のゲート電極は、電流方向において第１のゲート電極に隣接する、実施例４３に記載のトランジスタ素子。

実施例５２：トランジスタ素子であって、第１のタイプのＩＩＩ族窒化物を含む第１の半導体層と、第１の半導体層に隣接し、且つ第２のタイプのＩＩＩ族窒化物を含む第２の半導体層とを有する半導体ボディと、第１の半導体層及び第２の半導体層に接続されたソース電極と、ソース電極から離間され、且つ第１の半導体層及び第２の半導体層に接続されたドレイン電極と、トランジスタ素子の電流方向に離間されている第１のゲート電極及び第２のゲート電極とを含む、トランジスタ素子。

実施例５３：半導体ボディは、第２の半導体層に隣接し、且つＩＩＩ族窒化物を含む第３の半導体層を更に含み、第１のゲート電極及び第２のゲート電極の少なくとも一方は、第３の半導体層に隣接し、且つ第３の半導体層によって第２の半導体層から隔てられている、実施例５２に記載のトランジスタ素子。

実施例５４：第１のゲート電極及び第２のゲート電極の少なくとも一方は、第２の半導体層を貫通して第１の半導体層内へ延び、且つゲート誘電体によって第２の半導体層及び第１の半導体層から誘電的に絶縁されている、実施例５２に記載のトランジスタ素子。

実施例５５：第１の半導体層及び第２の半導体層のそれぞれはドープ半導体層である、実施例５２に記載のトランジスタ素子。

実施例５６：第１の半導体層及び第２の半導体層のそれぞれは真性半導体層である、実施例５２に記載のトランジスタ素子。

実施例５７：半導体ボディは、第２の半導体層に隣接し、且つドープＩＩＩ族窒化物を含む少なくとも１つの第３の半導体層を更に含み、第１のゲート電極及び第２のゲート電極の少なくとも一方は、少なくとも１つの第３の半導体層に隣接し、且つ第３の半導体層によって第２の半導体層から隔てられている、実施例５６に記載のトランジスタ素子。

実施例５８：第１のゲート電極は少なくとも１つの第３の半導体層に隣接し、第２のゲート電極は第２の半導体層に隣接する、実施例５７に記載のトランジスタ素子。

実施例５９：第２のゲート電極に隣接するフィールド電極を更に含む、実施例５２に記載のトランジスタ素子。

実施例６０：第２のゲート電極はソース電極に電気的に接続されている、実施例５２に記載のトランジスタ素子。

実施例６１：第１のタイプのＩＩＩ族窒化物は窒化ガリウム（ＧａＮ）を含み、第２のタイプのＩＩＩ族窒化物はアルミニウム窒化ガリウム（ＡｌＧａＮ）を含む、実施例５２に記載のトランジスタ素子。

実施例６２：入力信号を受け取るように構成された入力と、トランジスタ素子の第１のゲートノードと結合されるように構成された第１の出力と、トランジスタ素子の第２のゲートノードと結合されるように構成された第２の出力とを含む駆動回路であって、入力信号に基づいて第１のゲートノード及び第２のゲートノードを駆動するように構成されており、第２の出力における少なくとも１つの電気的パラメータを監視することに基づいてトランジスタ素子の動作状態を検出するように構成されている、駆動回路。

実施例６３：動作状態を検出することに基づいて第１のゲートノードを駆動する時間スキームを調節するように構成されている、実施例６２に記載の駆動回路。

実施例６４：入力信号を受け取るように構成された入力と、トランジスタ素子の第１のゲートノードと結合されるように構成された第１の出力と、トランジスタ素子の第２のゲートノードと結合されるように構成された第２の出力とを含む駆動回路であって、診断モードで動作するように構成されており、診断モードでは、第１の出力を介して第１のゲートノードを駆動し、且つ第２の出力において少なくとも１つの電気的パラメータを監視することに基づいてトランジスタ素子を診断するように構成されている、駆動回路。

実施例６５：駆動モードで動作するように更に構成されており、駆動モードでは、入力信号に基づいて第１のゲートノード及び第２のゲートノードを駆動するように構成されている、実施例６４に記載の駆動回路。

本発明の様々な例示的実施形態を開示してきたが、当業者であれば明らかなように、本発明の趣旨及び範囲から逸脱しない限り、本発明の利点の幾つかを達成する様々な変更形態及び修正形態がなされうる。当業者であれば明らかなように、同じ機能を実施する他の構成要素が適切に代用されてよい。なお、特定の図面を参照して説明された特徴を他の図面の特徴と組み合わせてよく、これが明示的に言及されていない場合でも組み合わされうる。更に、本発明の方法は、適切なプロセッサ命令を使用する、全てがソフトウェアである実装形態で実現されてよく、又はハードウェアロジックとソフトウェアロジックとの組み合わせを利用して同じ結果を達成する混成実装形態で実現されてもよい。本発明の概念に対するそのような修正形態は、添付の特許請求の範囲に包含されるものとする。

「下の」、「下方の」、「下側の」、「上方の」、「上側の」などの空間的相対的な語句は、ある要素と別の要素との相対的な位置関係を説明する場合に説明を簡単にするために使用される。これらの語句は、図面で描かれる向きと異なる向きに加えて、素子の様々な向きを包含するものとする。更に、「第１の」、「第２の」などの語句は、様々な構成要素、領域、部分などを示すためにも使用され、これらはまた限定を意図するものではない。本明細書を通して、類似の語句は類似の構成要素を指す。

本明細書で使用される「有する」、「含有する」、「包含する」、「含む」などの語句は、述べられた構成要素又は特徴の存在を示すとともに、追加的な構成要素又は特徴を排除しないオープンエンドの語句である。冠詞「１つの（ａ）」、「１つの（ａｎ）」、及び「その」は、文脈上明らかに矛盾する場合を除き、単数形だけでなく複数形も包含するものとする。

上記の変形形態及び適用形態の範囲を念頭に置くと、当然のことながら、本発明は、前述の説明によって限定されるものではなく、添付図面によって限定されるものでもない。むしろ、本発明は、以下の特許請求の範囲及びその法的均等物によってのみ限定される。

５ 駆動回路
５_１ 第１のドライバ段
５_２ 第２のドライバ段
６ 検出回路
７ 制御回路
１１ ドリフト領域
１２ ボディ領域
１３ ソース領域
１４ ドレイン領域
１５ 電界ストップ領域
１６ 接触領域
１７ チャネル領域
２１ 第１のゲート電極
２２ 第１のゲート誘電体
２３ 分離層
２４ 追加分離層
３１ 第２のゲート電極
３２ 第２のゲート誘電体
３３ 誘電体層
５１_１ 第１のドライバ
５１_２ 第１のドライバ
５２_１ 第２のドライバ
５２_２ 第２のドライバ
５３_１ 制御回路
５３_２ 制御回路
６１ 電圧レギュレータ
６２ スイッチ
６３ 電流測定及びフィルタ回路
６４ 評価回路
１００ 半導体ボディ
１０１ 第１の表面
２００ 半導体ボディ
２１０ 第１の半導体層
２１３ ソース電極
２１４ ドレイン電極
２２０ 第２の半導体層
２２１ 第１のゲート電極
２２２ ゲート誘電体
２２５ フィールド電極
２３０ 第３の半導体層
２３０_１ 第１の部分
２３０_２ 第２の部分
２３１ 第２のゲート電極
２３２ 第２のゲート誘電体
２４０ パッシベーション層
５１１_１ スイッチ
５１１_２ スイッチ
５１２_１ 電流源
５１２_２ 電流源
５１３_１ 抵抗
５１３_２ スイッチ
５１４_１ クロスオーバスイッチ
５１４_２ スイッチ
５１５_１ 電流源
５１５_２ 抵抗
５１６_１ 電流源
５１６_２ 抵抗
５１７_２ 抵抗
５２１_１ スイッチ
５２１_２ スイッチ

Claims (30)

1. 第１のゲート電極を駆動することによって第１の伝導チャネルを生成し、且つ前記第１の伝導チャネルを生成する前に、第２のゲート電極を駆動することによって第２の伝導チャネルを生成することにより、トランジスタ素子をオンにすることを含む方法であって、
   前記第２のゲート電極は、前記トランジスタ素子の電流方向において前記第１のゲート電極に隣接する、方法。
2. 前記トランジスタ素子は電界効果制御型トランジスタ素子であり、
   前記第１の伝導チャネルを生成することは、前記第１の伝導チャネルをボディ領域内に生成することを含み、
   前記第２の伝導チャネルを生成することは、前記第２の伝導チャネルを前記ボディ領域内に生成することを含み、
   前記第１のゲート電極は、第１のゲート誘電体によって前記ボディ領域から誘電的に絶縁されており、
   前記第２のゲート電極は、第２のゲート誘電体によって前記ボディ領域から誘電的に絶縁されており、
   前記第２のゲート電極は、分離層によって前記第１のゲート電極から隔てられており、
   前記ボディ領域は、ソース領域とドリフト領域との間に配置されており、前記ドリフト領域は、前記ボディ領域とドレイン領域との間に配置されている、請求項１に記載の方法。
3. 前記トランジスタ素子はＨＥＭＴ素子である、請求項１に記載の方法。
4. 前記トランジスタ素子はＧＩＴ素子である、請求項１に記載の方法。
5. 前記ＧＩＴ素子は、前記第１のゲート電極に隣接する第１の注入ゲートと、前記第２のゲート電極に隣接する第２の注入ゲートとを含む、請求項４に記載の方法。
6. 前記ＧＩＴ素子は１つのみの注入ゲートを含む、請求項４に記載の方法。
7. 前記第１のゲート電極を駆動することは、第１の駆動信号を第１のオフレベルから第１のオンレベルまで上昇させることを含み、
   前記第２のゲート電極を駆動することは、第２の駆動信号を第２のオフレベルから第２のオンレベルまで上昇させることを含む、請求項１に記載の方法。
8. 前記第１のゲート電極を駆動することは、前記第２のゲート電極を前記第２のオンレベルにクランプすることを含む、請求項７に記載の方法。
9. 前記第２のオフレベルは前記第１のオフレベルと異なる、請求項７に記載の方法。
10. 前記第１のゲート電極及び前記第２のゲート電極を駆動することは、前記第２の駆動信号を前記第１の駆動信号より高速で上昇させることを含む、請求項７に記載の方法。
11. 前記トランジスタ素子の動作状態の変化を検出することを更に含み、
    前記動作状態を検出することは、前記第２のゲート電極の少なくとも１つの電気的パラメータを監視することを含む、請求項１に記載の方法。
12. 第１のゲート電極を駆動することによって第１の伝導チャネルを遮断することにより、トランジスタ素子をオフにすることと、
    前記第１の伝導チャネルを遮断した後、第２のゲート電極を駆動することによって第２の伝導チャネルを遮断することと
    を含む方法であって、
    前記第２のゲート電極は、前記トランジスタ素子の電流方向において前記第１のゲート電極に隣接して配置される、方法。
13. 前記トランジスタ素子は電界効果制御型トランジスタ素子であり、
    前記第１の伝導チャネルを遮断することは、前記第１の伝導チャネルをボディ領域内で遮断することを含み、
    前記第２の伝導チャネルを遮断することは、前記第２の伝導チャネルを前記ボディ領域内で遮断することを含み、
    前記第１のゲート電極は、第１のゲート誘電体によって前記ボディ領域から誘電的に絶縁されており、
    前記第２のゲート電極は、第２のゲート誘電体によって前記ボディ領域から誘電的に絶縁されており、
    前記第２のゲート電極は、分離層によって前記第１のゲート電極から隔てられており、
    前記ボディ領域は、ソース領域とドリフト領域との間に配置されており、前記ドリフト領域は、前記ボディ領域とドレイン領域との間に配置されている、請求項１２に記載の方法。
14. 前記トランジスタ素子はＨＥＭＴ素子である、請求項１２に記載の方法。
15. 前記トランジスタ素子はＧＩＴ素子である、請求項１２に記載の方法。
16. 前記ＧＩＴ素子は、前記第１のゲート電極に隣接する第１の注入ゲートと、前記第２のゲート電極に隣接する第２の注入ゲートとを含む、請求項１５に記載の方法。
17. 前記ＧＩＴ素子は１つのみの注入ゲートを含む、請求項１５に記載の方法。
18. 前記第１のゲート電極を駆動することは、第１の駆動信号を第１のオンレベルから第１のオフレベルまで低下させることを含み、
    前記第２のゲート電極を駆動することは、前記第２のゲート電極と前記ソース領域との間の第２の駆動信号を第２のオンレベルから第２のオフレベルまで低下させることを含む、請求項１３に記載の方法。
19. 前記第１のゲート電極を駆動することは、前記第２のゲート電極を前記第２のオンレベルにクランプすることを含む、請求項１８に記載の方法。
20. 前記第２のオフレベルは前記第１のオフレベルと異なる、請求項１８に記載の方法。
21. 前記第１のゲート電極及び前記第２のゲート電極を駆動することは、前記第２の駆動信号を前記第１の駆動信号より高速で低下させることを含む、請求項１８に記載の方法。
22. 前記トランジスタ素子の動作状態の変化を検出することを更に含み、
    前記動作状態を検出することは、前記第２のゲート電極の少なくとも１つの電気的パラメータを監視することを含む、請求項２０に記載の方法。
23. 少なくとも１つのトランジスタセルを含むトランジスタ素子であって、前記少なくとも１つのトランジスタセルは、
    ドリフト領域、ボディ領域、ソース領域、及びドレイン領域であって、前記ボディ領域は前記ソース領域と前記ドリフト領域との間に配置されており、前記ドリフト領域は前記ボディ領域と前記ドレイン領域との間に配置されている、ドリフト領域、ボディ領域、ソース領域、及びドレイン領域と、
    第１のゲート誘電体によって前記ボディ領域から誘電的に絶縁されている第１のゲート電極と、
    第２のゲート電極と
    を含み、
    前記第２のゲート電極は、第２のゲート誘電体によって前記ボディ領域から誘電的に絶縁されており、前記第１のゲート電極に隣接して配置されており、且つ分離層によって前記第１のゲート電極から隔てられている、トランジスタ素子。
24. 複数のトランジスタセルを更に含み、
    前記複数のトランジスタセルのそれぞれは、前記複数のトランジスタセルに共通のソースノードに接続されたそのそれぞれのソース領域を有し、
    前記複数のトランジスタセルのそれぞれは、前記複数のトランジスタセルに共通の第１のゲートノードに接続されたそのそれぞれの第１のゲート電極を有し、
    前記複数のトランジスタセルのそれぞれは、前記複数のトランジスタセルに共通の第２のゲートノードに接続されたそのそれぞれの第２のゲート電極を有する、請求項２３に記載のトランジスタ素子。
25. トランジスタ素子であって、
    第１のタイプのＩＩＩ族窒化物を含む第１の半導体層と、前記第１の半導体層に隣接し、且つ第２のタイプのＩＩＩ族窒化物を含む第２の半導体層とを有する半導体ボディと、
    前記第１の半導体層及び前記第２の半導体層に接続されたソース電極と、
    前記ソース電極から離間され、且つ前記第１の半導体層及び前記第２の半導体層に接続されたドレイン電極と、
    前記トランジスタ素子の電流方向に離間されている第１のゲート電極及び第２のゲート電極と
    を含む、トランジスタ素子。
26. 前記半導体ボディは、前記第２の半導体層に隣接し、且つＩＩＩ族窒化物を含む第３の半導体層を更に含み、
    前記第１のゲート電極及び前記第２のゲート電極の少なくとも一方は、前記第３の半導体層に隣接し、且つ前記第３の半導体層によって前記第２の半導体層から隔てられている、請求項２５に記載のトランジスタ素子。
27. 前記第１のゲート電極及び前記第２のゲート電極の少なくとも一方は、前記第２の半導体層を貫通して前記第１の半導体層内へ延び、且つゲート誘電体によって前記第２の半導体層及び前記第１の半導体層から誘電的に絶縁されている、請求項２５に記載のトランジスタ素子。
28. 前記第１の半導体層及び前記第２の半導体層のそれぞれはドープ半導体層である、請求項２５に記載のトランジスタ素子。
29. 前記第１の半導体層及び前記第２の半導体層のそれぞれは真性半導体層である、請求項２５に記載のトランジスタ素子。
30. 前記第２のゲート電極は前記ソース電極と電気的に接続されている、請求項２５に記載のトランジスタ素子。

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