JP2021150565A - 半導体装置 - Google Patents

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Abstract

【課題】短絡電流に対する高い破壊耐量を有する半導体装置を提供する。【解決手段】半導体装置は、半導体部の裏面上の第１電極と、表面側の第２電極と、前記第２電極と前記半導体部との間において、前記半導体部に設けられたトレンチの内部に配置された第１および第２制御電極と、を備える。前記第１制御電極は、前記半導体部から第１絶縁部により電気的に絶縁される。前記第２制御電極は、前記半導体部の前記表面に沿った方向に、前記第１制御電極と並び、前記半導体部から第２絶縁部により電気的に絶縁される。前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、前記第２導電形の第４層と、を含む。前記第２層は、前記第１層と前記第２電極との間に設けられる。前記第３層および前記第４層は、前記第２層と前記第２電極との間に選択的に設けられる。前記第３層と前記第１層との間隔は、前記第４層と前記第１層との間隔よりも狭い。【選択図】図１

Description

実施形態は、半導体装置に関する。
電力変換用半導体装置には、高い破壊耐量を有することが求められる。
特開２０１７−１６３１３６号公報
実施形態は、短絡電流に対する高い破壊耐量を有する半導体装置を提供する。
実施形態に係る半導体装置は、半導体部と、前記半導体部の裏面上に設けられ第１電極と、前記半導体部の表面側に設けられた第２電極と、前記第２電極と前記半導体部との間において、前記半導体部に設けられたトレンチの内部に配置された第１制御電極および第２制御電極と、を備える。前記第１制御電極は、前記半導体部から第１絶縁部により電気的に絶縁される。前記第２制御電極は、前記トレンチの内部に前記第１制御電極と共に配置され、前記半導体部の前記表面に沿った方向に、前記第１制御電極と並び、前記半導体部から第２絶縁部により電気的に絶縁され、前記第１制御電極から第３絶縁部により電気的に絶縁される。前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、前記第２導電形の第４層と、前記第２導電形の第５層と、を含む。前記第１層は、前記第１電極と前記第２電極との間に延在し、前記トレンチは、前記半導体部の前記表面から前記第１層中に延在する。前記第２層は、前記第１層と前記第２電極との間に設けられ、前記第１絶縁部を介して前記第１制御電極に向き合い、前記第２絶縁部を介して前記第２制御電極に向き合う。前記第３層は、前記第２層と前記第２電極との間に選択的に設けられ、前記第１絶縁部に接し、前記第２電極に電気的に接続される。前記第４層は、前記第２層と前記第２電極との間に選択的に設けられ、前記第２層の第２導電形不純物よりも高濃度の第２導電形不純物を含み、前記第２電極に電気的に接続される。前記第５層は、前記第１層と前記第１電極との間に設けられ、前記第１電極に電気的に接続される。前記第３層と前記第１層との間隔は、前記第４層と前記第１層との間隔よりも狭い。
第１実施形態に係る半導体装置を模式的に示す斜視図である。 第１実施形態に係る半導体装置を例示する模式断面図である。 第１実施形態に係る半導体装置を例示する別の模式断面図である。 第１実施形態に係る半導体装置の特性を示す模式図である。 第１実施形態に係る半導体装置を用いた電力変換回路の特性を示す模式図である。 第１実施形態の第１変形例に係る半導体装置を例示する模式断面図である。 第１実施形態の第２変形例に係る半導体装置を例示する模式断面図である。 第１実施形態の第３変形例に係る半導体装置を例示する模式断面図である。 第２実施形態に係る半導体装置を例示する模式断面図である。 第２実施形態の変形例に係る半導体装置を例示する模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１を模式的に例示する斜視図である。
図２（ａ）〜（ｃ）は、第１実施形態に係る半導体装置１を例示する模式断面図である。図２（ｂ）は、図２（ａ）中に示すＡ−Ａ線に沿った断面図である。図２（ｃ）は、図２（ａ）中に示すＢ−Ｂ線に沿った断面図である。半導体装置１は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
半導体装置１は、半導体部１０と、第１電極（以下、コレクタ電極２０）と、第２電極（以下、エミッタ電極３０）と、第１制御電極（以下、ゲート電極４０）と、を備える。
半導体部１０は、例えば、シリコンである。コレクタ電極２０およびエミッタ電極３０は、例えば、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、ポリシリコン等の群から選ばれる少なくとも１つを含む金属層である。ゲート電極４０は、例えば、導電性を有するポリシリコンである。
半導体部１０は、コレクタ電極２０とエミッタ電極３０との間に設けられる。コレクタ電極２０は、半導体部１０の裏面上に設けられる。エミッタ電極３０は、半導体部１０の表面側に設けられる。
ゲート電極４０は、半導体部１０に設けられたゲートトレンチＧＴの内部に配置される。ゲートトレンチＧＴは、複数設けられ、例えば、半導体部１０の表面に沿った方向に並ぶ。ゲート電極４０は、複数のゲートトレンチＧＴの内部にそれぞれ配置される。ゲートトレンチＧＴは、例えば、１〜１０μｍの深さを有する。隣り合うゲートトレンチＧＴの間隔は、例えば、０．１〜数μｍである。
ゲート電極４０は、例えば、第１絶縁部（以下、ゲート絶縁膜４３）により半導体層１０から電気的に絶縁される。ゲート絶縁膜４３は、例えば、シリコン酸化膜である。また、ゲート電極４０は、層間絶縁膜３５によりエミッタ電極３０から電気的に絶縁される。
さらに、ゲート電極４０は、第１配線（以下、ゲート配線４５）に電気的に接続される。ゲート配線４５は、例えば、層間絶縁膜３５中に設けられ、半導体部１０とエミッタ電極３０との間に位置する。ゲート配線４５は、例えば、ゲート端子Ｇ１（図１参照）に接続される。
例えば、層間絶縁膜３５は、絶縁膜３５ａおよび絶縁膜３５ｂを含む。ゲート配線４５は、絶縁膜３５ａおよび絶縁膜３５ｂの間に設けられる。絶縁膜３５ａおよび絶縁膜３５ｂは、例えば、シリコン酸化膜である。
ゲート配線４５は、絶縁膜３５ａを貫いて、ゲート電極４０に達する接続部４７を有する。ゲート配線４５は、半導体部１０の表面に沿った方向（例えば、Ｘ方向）に延在し、接続部４７を介して、複数のゲート電極４０に電気的に接続される。
半導体部１０は、第１導電形の第１層（以下、ｎ形ベース層１１）と、第２導電形の第２層（以下、ｐ形ベース層１３）と、第３層（以下、ｎ形エミッタ層１５）と、ｎ形バリア層１７と、を含む。
ｎ形ベース層１１は、コレクタ電極２０とエミッタ電極３０との間に延在する。ゲートトレンチＧＴは、半導体部１０の表面からｎ形ベース層１１中に延伸するように設けられる。ｎ形ベース層１１は、例えば、１×１０１２〜１×１０１５ｃｍ−３の濃度を有するｎ形不純物を含む。また、ｎ形ベース層１１のＺ方向の厚さは、例えば、１〜１０００μｍである。ｎ形ベース層１１のｎ形不純物濃度およびＺ方向の厚さは、例えば、所望の耐圧が得られるように設定される。
ｐ形ベース層１３は、ｎ形ベース層１１とエミッタ電極３０との間に設けられる。ｐ形ベース層１３は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合うように設けられる。ｐ形ベース層１３は、例えば、面密度１×１０１２〜１×１０１４ｃｍ−２のｐ形不純物を含み、Ｚ方向の厚さは、例えば、０．１〜数μｍ程度である。
ｎ形エミッタ層１５は、ｐ形ベース層１３とエミッタ電極３０との間に選択的に設けられる（図３（ｂ）参照）。ｎ形エミッタ層１５は、ゲート絶縁膜４３に接する位置に設けられる。ｎ形エミッタ層１５は、ｎ形ベース層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ｎ形エミッタ層１５は、例えば、面密度１×１０１４〜１×１０１６ｃｍ−２のｎ形不純物を含む。ｎ形エミッタ層１５のＺ方向の厚さは、例えば、０．１〜数μｍ程度である。
ｎ形バリア層１７は、ｎ形ベース層１１とｐ形ベース層１３との間に設けられる。ｎ形バリア層１７は、ｎ形ベース層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ｎ形バリア層１７は、例えば、面密度１×１０１２〜１×１０１４ｃｍ−２のｎ形不純物を含む。また、ｎ形バリア層１７のＺ方向の厚さは、例えば、０．１〜数μｍである。なお、実施形態は、ｎ形バリア層１７を設けない構造も含む。
図２（ｂ）に示すように、半導体部１０は、第４層（以下、ｐ形コンタクト層１９）と、第５層（以下、ｐ形コレクタ層２１）と、ｎ形バッファ層２３と、をさらに含む。
ｐ形コンタクト層１９は、ｐ形ベース層１３とエミッタ電極３０との間に選択的に設けられる（図３（ｂ）参照）。ｐ形コンタクト層１９は、ｐ形ベース層１３のｐ形不純物濃度よりも高濃度のｐ形不純物を含む。ｐ形コンタクト層１９は、例えば、面密度１×１０１４〜１×１０１６ｃｍ−２のｐ形不純物を含む。ｐ形コンタクト層１９のＺ方向の厚さは、例えば、０．１〜数μｍ程度である。
ｐ形コレクタ層２１は、ｎ形ベース層１１とコレクタ電極２０との間に設けられ、コレクタ電極２０に電気的に接続される。ｐ形コレクタ層２１は、例えば、１×１０１３〜１×１０１５ｃｍ−２の面密度を有するｐ形不純物を含み、Ｚ方向の厚さは、例えば、０．１〜１０μｍ程度である。ｐ形コレクタ層２１は、例えば、ｐ形ベース層１３のｐ形不純物濃度よりも高いｐ形不純物濃度を有する。また、ｐ形コレクタ層２１のｐ形不純物濃度を高く設定する場合には、ｐ形ベース層１３のｐ形不純物濃度の方が低くなる場合もある。
ｎ形バッファ層２３は、ｎ形ベース層１１とｐ形コレクタ層２１との間に設けられ、ｎ形ベース層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
図２（ｂ）に示すように、エミッタ電極３０は、層間絶縁膜３５を貫いて、ｎ形エミッタ層１５およびｐ形コンタクト層１９に接する接続部３７を含む。ｎ形エミッタ層１５およびｐ形コンタクト層１９は、接続部３７を介して、エミッタ電極３０に電気的に接続される。また、ｐ形ベース層１３は、ｐ形コンタクト層１９および接続部３７を介して、エミッタ電極３０に電気的に接続される。
この例では、ｎ形エミッタ層１５は、半導体部１０の表面からの深さ方向に、下面１５Ｂを有する。ｐ形コンタクト層１９は、半導体部１０の表面からの深さ方向に、下面１９Ｂを有し、下面１５Ｂは、下面１９Ｂよりも深い位置に設けられる。すなわち、ｎ形エミッタ層１５とｎ形ベース層１１との間隔Ｄ１は、ｐ形コンタクト層１９とｎ形ベース層１１との間隔Ｄ２よりも狭い。ここでは、エミッタ電極３０からコレクタ電極２０に向かう方向を深さ方向とし、例えば、半導体部１０の表面からの距離が長くなるほど「深い」と説明する。以下、同様。
図２（ｃ）に示すように、半導体装置１は、第２制御電極（以下、ゲート電極５０）をさらに備える。ゲート電極５０は、ゲート電極４０と共に、ゲートトレンチＧＴの内部に配置される。ゲート電極４０およびゲート電極５０は、半導体部１０の表面に沿った方向（例えば、Ｙ方向）に並べて配置される。
ゲート電極５０は、例えば、第２絶縁部（以下、ゲート絶縁膜５３）により半導体部から電気的に絶縁される。また、ゲート電極５０は、ゲート電極４０から絶縁膜６３により電気的に絶縁される。
ゲート電極５０は、エミッタ電極３０から層間絶縁膜３５により電気的に絶縁される。また、ゲート電極５０は、第２配線（以下、ゲート配線５５）に電気的に接続される。ゲート配線５５は、例えば、層間絶縁膜３５中に設けられ、半導体部１０とエミッタ電極３０との間に位置する。ゲート配線５５は、ゲート配線４５から離間して配置され、ゲート配線４５から電気的に分離される。ゲート配線５５は、絶縁膜３５ａを貫いて、ゲート電極５０に達する接続部５７を有する。ゲート配線５５は、例えば、ゲート端子Ｇ２（図１参照）に接続される。
図３（ａ）および（ｂ）は、第１実施形態に係る半導体装置１を例示する別の模式断面図である。図３（ａ）は、図３（ｂ）中に示すＤ−Ｄ線に沿った断面図である。図３（ｂ）は、図３（ａ）中に示すＣ−Ｃ線に沿った断面図である。なお、図２（ａ）は、図３（ｂ）中に示すＥ−Ｅ線に沿った断面図である。
図３（ａ）に示すように、ゲート電極５０は、ゲート絶縁膜５３により半導体層１０から電気的に絶縁される。ｐ形ベース層１３は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う。
ゲート配線５５は、半導体部１０とエミッタ電極との間において、半導体部１０の表面に沿った方向（例えば、Ｘ方向）に延在する。ゲート配線５５は、接続部４７を介して、複数のゲート電極５０に電気的に接続される。
図３（ｂ）に示すように、ゲートトレンチＧＴは、例えば、Ｙ方向に延在する。ゲート電極４０および５０は、ゲートトレンチＧＴの延在方向に交互に並べて配置される。ｎ形エミッタ層１５およびｐ形コンタクト層１９は、隣り合う２つのゲートトレンチＧＴの間において、例えば、ゲートトレンチＧＴの延在方向に交互に並べて配置される。
この例では、ｎ形エミッタ層１５は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う。また、ｐ形コンタクト層１９は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う。
図４（ａ）および（ｂ）は、第１実施形態に係る半導体装置の特性を示す模式図である。図４（ａ）および（ｂ）は、図２（ｂ）に示す断面を示している。この例では、コレクタ電極２０とエミッタ電極３０との間に電圧ＶＣＥが印加される。コレクタ電極２０の電位は、エミッタ電極３０の電位よりも高電位になり、ゲート電極４０およびゲート電極５０の制御により、コレクタ電極２０からエミッタ電極３０へコレクタ電流ＩＣ１およびＩＣ２が流れる。
図４（ａ）に示す例では、エミッタ電極３０とゲート電極４０との間、および、エミッタ電極３０とゲート電極５０との間に、それぞれの閾値電圧よりも高いオン電圧が印加される。これにより、ｐ形ベース層１３とゲート絶縁膜４３との間（図２（ａ）参照）およびｐ形ベース層１３とゲート絶縁膜５３との間（図３（ａ）参照）に、ｎ形反転層が誘起される。これにより、ｎ形ベース層１１からｎ形バリア層１７およびｎ形反転層を介してｎ形エミッタ層１５にコレクタ電流ＩＣ１およびＩＣ２が流れる。
コレクタ電流ＩＣ１は、ｐ形ベース層１３とゲート絶縁膜４３との界面に誘起されたｎ形反転層を介して流れる。一方、コレクタ電流ＩＣ２は、ｐ形ベース層１３とゲート絶縁膜５３の界面に誘起されるｎ形反転層を介して流れる。
半導体装置１では、ｎ形エミッタ層１５は、ｐ形コンタクト層１９の下面のレベルからｎ形ベース層１１の方向に突き出るように設けられる。このため、コレクタ電流ＩＣ２が流れ易くなり、その値が大きくなる。
図４（ｂ）に示す例では、エミッタ電極３０とゲート電極４０との間に、ゲート電極４０の閾値電圧よりも高いオン電圧が印加される。一方、エミッタ電極３０とゲート電極５０との間には、ゲート電極５０の閾値電圧よりも低いオフ電圧が印加される。このため、ｐ形ベース層１３とゲート絶縁膜５３との界面にはｎ形反転層が誘起されず、コレクタ電流ＩＣ２は流れない。
このように、半導体装置１では、ゲート電極４０および５０に印加されるゲート電圧を制御することにより、コレクタ電流ＩＣＥに対するチャネル抵抗を変化させることができる。また、ｎ形エミッタ層１５を、ｐ形コンタクト層１９の下面のレベルからｎ形ベース層１１に向けて突き出すように設けることにより、ゲート電極５０のオン／オフによるチャネル抵抗の変化を大きくすることができる。
図５（ａ）および（ｂ）は、第１実施形態に係る半導体装置１を用いた電力変換回路２の特性を示す模式図である。図５（ａ）は、電力変換回路２を示す回路図である。図５（ｂ）は、電力変換回路２の制御方法を例示するタイムチャートである。
図５（ａ）に示す電力変換回路２は、例えば、４つの半導体装置１Ａ〜１Ｄを用いたインバータ回路である。電力変換回路２では、電源ライン間に直列接続された半導体装置１Ａと半導体装置１Ｂとは、例えば、交互にオンオフを繰り返すように制御される。
図５（ｂ）は、例えば、半導体装置１Ａにおける、コレクタ・エミッタ間電圧ＶＣＥと、コレクタ電流ＩＣＥと、ゲート電圧ＶＧ１およびＶＧ２の時間変化を示している。
半導体装置１Ａは、例えば、時間ｔ１までオフ状態であり、時間ｔ１においてオン状態になる。一方、半導体装置１Ｂは、時間ｔ１の直前までオン状態であり、時間ｔ１にはオフ状態になっている。
半導体装置１Ｂのゲート電極４０および５０には、時間ｔ１の直前において、例えば、プラス１５Ｖのゲート電圧ＶＧが印加される。これに伴い、コレクタ・エミッタ間電圧ＶＣＥは下降し、例えば、時間ｔ１において導通状態になる。コレクタ電流ＩＣＥは、徐々に増加し、時間ｔ１においてオンレベルになる。
例えば、時間ｔ２において、半導体装置１Ｂが短絡すると、上下の電源線間が短絡状態となり、半導体装置１Ａに流れるコレクタ電流ＩＣＥが増加し始める。これに伴い、コレクタ・エミッタ間電圧ＶＣＥも上昇し始める。
電力変換回路２では、時間ｔ２の直後の時間ｔ３において、例えば、コレクタ・エミッタ間電圧ＶＣＥの上昇を検知すると、ゲート電極５０に印加されたゲート電圧ＶＧ２をマイナス１５Ｖに下げる。これにより、ｐ形ベース層１３とゲート絶縁膜５３との間に誘起されていたｎ形反転層が消え（図４（ａ）および（ｂ）参照）、コレクタ・エミッタ間のチャネル幅が狭くなり、抵抗が大きくなり、ピンチオフもしやすくなるため、コレクタ電流ＩＣＥの増加が抑制される。
例えば、図５（ｂ）中に破線で示すように、コレクタ電流ＩＣＥが増加し続けると、半導体部１０の温度が上昇し、コレクタ電流ＩＣＥが加速的に増加し、所謂、熱暴走が生じる。その結果、半導体装置１Ａの破壊に至る場合がある。
本実施形態では、ゲート電極５０を適宜制御することにより、このような熱暴走を防ぎ、半導体装置１Ａの破壊を回避できる。すなわち、半導体装置１では、短絡電流に対する破壊耐量を向上させることが可能となる。
図６（ａ）〜（ｅ）は、第１実施形態の第１変形例に係る半導体装置１を例示する模式断面図である。図６（ａ）〜（ｅ）は、図３（ｂ）に示す断面に対応する部分断面図である。
図６（ａ）に示す例では、ｎ形エミッタ層１５およびｐ形コンタクト層１９は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う。また、別のｎ形エミッタ層１５および別のｐ形コンタクト層１９は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う。
図６（ｂ）に示す例では、ｎ形エミッタ層１５は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う。また、ｐ形コンタクト層１９は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合うと共に、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う部分１９ａを含む。
図６（ｃ）に示す例では、ｎ形エミッタ層１５は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合うと共に、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う部分１５ａを含む。ｐ形コンタクト層１９は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う。
図６（ｄ）に示す例では、ｎ形エミッタ層１５は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合うと共に、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う部分１５ａを含む。ｐ形コンタクト層１９は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う。また、ｐ形コンタクト層１９は、例えば、隣合うゲート電極４０の間に延在する部分１９ｂを含む。ｎ形エミッタ層１５は、ゲート電極４０とｐ形コンタクト層１９の一部分１９ｂの間に位置する。
図６（ｅ）に示す例では、ｎ形エミッタ層１５は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う。ｐ形コンタクト層１９は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合うと共に、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う部分１９ａを含む。また、ｐ形コンタクト層１９は、例えば、隣合うゲート電極４０の間に延在する部分１９ｂを含み、ｎ形エミッタ層１５は、ゲート電極４０とｐ形コンタクト層１９の一部分１９ｂの間に位置する。
図７（ａ）〜（ｅ）は、第１実施形態の第２変形例に係る半導体装置１を例示する模式断面図である。図７（ａ）〜（ｅ）は、図３（ｂ）に示す断面に対応する部分断面図である。図７（ａ）〜（ｅ）に示す例では、ｎ形エミッタ層１５およびｐ形コンタクト層１９に加えて、ｐ形ベース層１３も配置される。
図７（ａ）に示す例では、ｐ形ベース層１３およびｎ形エミッタ層１５は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う。また、ｐ形ベース層１３および別のｎ形エミッタ層１５は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う。
さらに、ｐ形ベース層１３は、ｐ形コンタクト層１９とゲート電極４０との間に配置される。また、ｐ形ベース層１３は、別のｐ形コンタクト層１９とゲート電極５０との間に配置される。
図７（ｂ）に示す例では、ｎ形エミッタ層１５は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う。ｐ形ベース層１３は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う。ｐ形ベース層１３は、ｐ形コンタクト層１９とゲート電極５０との間に配置される。
図７（ｃ）に示す例では、ｎ形エミッタ層１５は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合うと共に、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う部分１５ａを含む。ｐ形ベース層１３は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う。ｐ形ベース層１３は、ｐ形コンタクト層１９とゲート電極５０との間に配置される。
図７（ｄ）に示す例では、ｎ形エミッタ層１５は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う。ｐ形ベース層１３は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合うと共に、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う部分１３ａを含む。ｐ形ベース層１３は、ｐ形コンタクト層１９とゲート電極５０との間に配置される。また、ｐ形ベース層１３の一部分１３ａは、ｐ形コンタクト層１９とゲート電極４０との間に配置される。
図７（ｅ）に示す例では、ｎ形エミッタ層１５は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う。ｐ形ベース層１３は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う。ｐ形ベース層１３は、ｐ形コンタクト層１９とゲート電極５０との間に配置される。また、ｐ形コンタクト層１９は、ゲート絶縁膜５３に接し、ゲート電極５０に向き合う部分１９ｃを含む。
図８（ａ）〜（ｄ）は、第１実施形態の第３変形例に係る半導体装置１を例示する模式断面図である。図８（ａ）〜（ｄ）は、図３（ｂ）に示す断面に対応する部分断面図である。図８（ａ）〜（ｄ）に示す例でも、ｎ形エミッタ層１５およびｐ形コンタクト層１９に加えて、ｐ形ベース層１３が配置される。
図８（ａ）に示す例では、ｎ形エミッタ層１５は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う。ｐ形ベース層１３は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う。ｎ形エミッタ層１５は、ｐ形コンタクト層１９とゲート電極４０との間に配置される。ｐ形ベース層１３は、ｐ形コンタクト層１９とゲート電極５０との間に配置される。
図８（ｂ）に示す例では、ｎ形エミッタ層１５は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う。ｐ形ベース層１３は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う。ｎ形エミッタ層１５は、ｐ形コンタクト層１９とゲート電極４０との間に配置される。ｐ形ベース層１３は、ｐ形コンタクト層１９とゲート電極５０との間に配置される。さらに、ｐ形ベース層１３は、ｎ形エミッタ層１５とｐ形コンタクト層１９との間に延在する部分１３ｂを含む。
図８（ｃ）に示す例では、ｎ形エミッタ層１５は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う。ｐ形ベース層１３は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合う。ｎ形エミッタ層１５は、ｐ形コンタクト層１９とゲート電極４０との間に配置される。ｐ形ベース層１３は、ｐ形コンタクト層１９とゲート電極５０との間に配置される。さらに、ｐ形コンタクト層１９は、ゲート絶縁膜５３に接し、ゲート電極５０に向き合う部分１９ｃを含む。
図８（ｄ）に示す例では、ｎ形エミッタ層１５は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う。ｐ形ベース層１３は、ゲート絶縁膜５３を介して、ゲート電極５０に向き合うと共に、ゲート絶縁膜４３を介して、ゲート電極４０に向き合う部分１３ａを含む。ｎ形エミッタ層１５は、ｐ形コンタクト層１９とゲート電極４０との間に配置される。ｐ形ベース層１３は、ｐ形コンタクト層１９とゲート電極５０との間に配置される。また、ｐ形ベース層１３の一部分１３ａは、ｐ形コンタクト層１９とゲート電極４０との間に配置される。さらに、ｐ形コンタクト層１９は、ゲート絶縁膜５３に接し、ゲート電極５０に向き合う部分１９ｃを含む。
（第２実施形態）
図９（ａ）および（ｂ）は、第２実施形態に係る半導体装置３を例示する模式断面図である。図９（ａ）は、図２（ａ）に示す断面に対応する断面図である。図９（ｂ）は、図９（ａ）中に示すＦ−Ｆ線に沿った断面図である。
図９（ａ）に示すようにように、この例では、ゲート電極５０は、コレクタ電極２０とゲート電極４０との間に位置する第１部分５０ａを有する。第１部分５０ａは、ｐ形ベース層１３よりも深いレベルに設けられる。第１部分５０ａは、ｎ形ベース層１１中に位置し、ゲート絶縁膜５３を介して、ｎ形ベース層１１に向き合う。
ゲート電極４０は、ゲート絶縁膜４３を介して、ｐ形ベース層１３に向き合う。また、ゲート電極４０の下端は、ｐ形ベース層１３の下面よりも深いレベルに位置する。
図９（ｂ）に示すように、ゲート電極４０は、１つのゲートトレンチＧＴの内部に複数設けられ、ゲートトレンチＧＴの延在方向（例えば、Ｙ方向）に並ぶ。ゲート電極４０は、絶縁膜６３によりゲート電極５０から電気的に絶縁される。
ゲート電極５０は、第１部分５０ａと、第２部分５０ｂと、を有する。第２部分５０ｂは、複数のゲート電極４０のうちのＹ方向において隣合う２つのゲート電極４０の間にそれぞれ位置する。また、ゲート電極５０の第１部分５０ａは、Ｙ方向に延在し、複数の第２部分５０ｂを電気的に接続する。これにより、例えば、ゲート配線５５の数を減らすことが可能となり、ｎ形エミッタ層１５およびｐ形コンタクト層１９へのエミッタ電極３０の接続が容易になる。
この例でも、半導体装置３がオン状態にある時、エミッタ電極３０とゲート電極５０との間にオフ電圧、例えば、マイナス１５Ｖを印加すると、ｐ形ベース層１３とゲート絶縁膜５３との界面に誘起されたｎ形反転層が消え、コレクタ電流ＩＣ２が流れなくなる（図４（ａ）および（ｂ）参照）。
さらに、ｎ形ベース層１１とゲート絶縁膜５３との界面に、ｐ形反転層が誘起される。このため、隣合うゲート電極５０の第１部分５０ａの間の電流経路が狭められ、オン抵抗が上昇する。このため、図４（ｂ）に示すコレクタ電流ＩＣ１をさらに抑制することができる。すなわち、ｎ形ベース層１１とゲート絶縁膜５３との界面にｐ形反転層を誘起することにより、短絡電流の増加をさらに抑制することができる。
なお、本実施形態では、ｎ形エミッタ層１５の下端は、ｐ形コンタクト層１９の下端と同じレベル、もしくは、ｐ形コンタクト層１９の下端よりも浅いレベルに位置しても良い。
図１０は、第２実施形態の変形例に係る半導体装置４を例示する模式断面図である。
図１０に示す半導体部１０は、ｎ形ベース層１１とｐ形ベース層１３との間に設けられたｎ形バリア層１７をさらに含む。
ｎ形バリア層１７は、ｎ形ベース層１１からｐ形ベース層１３へ移動する正孔に対するポテンシャルバリアを高くし、ｎ形ベース層１１からｐ形ベース層１３への正孔の排出を抑制する。これにより、ｎ形ベース層１１中のキャリア密度を増加させ、オン抵抗を低減する。なお、図１に示す半導体装置１のｎ形バリア層１７も同様の効果を奏する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、３、４…半導体装置、 ２…電力変換回路、 １０…半導体部、 １１…ｎ形ベース層、 １３…ｐ形ベース層、 １５…ｎ形エミッタ層、 １５Ｂ、１９Ｂ…下面、 １７…ｎ形バリア層、 １９…ｐ形コンタクト層、 ２０…コレクタ電極、 ２１…ｐ形コレクタ層、 ２３…ｎ形バッファ層、 ３０…エミッタ電極、 ３５…層間絶縁膜、 ３５ａ、３５ｂ、６３…絶縁膜、 ３７、４７、５７…接続部、 ４０、５０…ゲート電極、 ４３、５３…ゲート絶縁膜、 ４５、５５…ゲート配線、 ５０ａ…第１部分、 ５０ｂ…第２部分、 ＧＴ…ゲートトレンチ、 ＩＣ１、ＩＣ２、ＩＣＥ…コレクタ電流、 ＶＧ、ＶＧ１、ＶＧ２…ゲート電圧

Claims (8)

  1. 半導体部と、
    前記半導体部の裏面上に設けられ第１電極と、
    前記半導体部の表面側に設けられた第２電極と、
    前記第２電極と前記半導体部との間において、前記半導体部に設けられたトレンチの内部に配置され、前記半導体部から第１絶縁部により電気的に絶縁された第１制御電極と、
    前記トレンチの内部に前記第１制御電極と共に配置され、前記半導体部の前記表面に沿った方向に、前記第１制御電極と並び、前記半導体部から第２絶縁部により電気的に絶縁され、前記第１制御電極から第３絶縁部により電気的に絶縁された第２制御電極と、
    を備え、
    前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、前記第２導電形の第４層と、前記第２導電形の第５層と、を含み、
    前記第１層は、前記第１電極と前記第２電極との間に延在し、前記トレンチは、前記半導体部の前記表面から前記第１層中に延在し、
    前記第２層は、前記第１層と前記第２電極との間に設けられ、前記第１絶縁部を介して前記第１制御電極に向き合い、前記第２絶縁部を介して前記第２制御電極に向き合い、
    前記第３層は、前記第２層と前記第２電極との間に選択的に設けられ、前記第１絶縁部に接し、前記第２電極に電気的に接続され、
    前記第４層は、前記第２層と前記第２電極との間に選択的に設けられ、前記第２層の第２導電形不純物よりも高濃度の第２導電形不純物を含み、前記第２電極に電気的に接続され、
    前記第５層は、前記第１層と前記第１電極との間に設けられ、前記第１電極に電気的に接続され、
    前記第３層と前記第１層との間隔は、前記第４層と前記第１層との間隔よりも狭い半導体装置。
  2. 前記第１制御電極および前記第２制御電極を前記第２電極から電気的に絶縁した層間絶縁膜と、
    前記層間絶縁膜中に設けられ、前記第１制御電極に電気的に接続された第１配線と、
    前記層間絶縁膜中に設けられ、前記第２制御電極に電気的に接続された第２配線と、 をさらに備え、
    前記第２電極は、前記層間絶縁膜を貫いて、前記半導体部の前記第３層および前記第４層に接した接続部を有する請求項１記載の半導体装置。
  3. 前記第３層は、前記第２絶縁部に接した部分を含む請求項１または２に記載の半導体装置。
  4. 前記第３層は複数設けられ、
    前記複数の第３層のうちの１つは、前記第１絶縁部に接し、別の１つは、前記第２絶縁部に接する請求項１または２のいずれか１つに記載の半導体装置。
  5. 前記第４層は、前記第２絶縁部に接する請求項１〜４のいずれか１つに記載の半導体装置。
  6. 半導体部と、
    前記半導体部の裏面上に設けられ第１電極と、
    前記半導体部の表面側に設けられた第２電極と、
    前記第２電極と前記半導体部との間において、前記半導体部に設けられたトレンチの内部に配置され、前記半導体部から第１絶縁部により電気的に絶縁された第１制御電極と、
    前記トレンチの内部に前記第１制御電極と共に配置され、前記半導体部の前記表面に沿った方向に、前記第１制御電極と並んだ第１部分と、前記第１制御電極と前記第１電極との間に位置する第２部分とを含み、前記半導体部から第２絶縁部により電気的に絶縁され、前記第１制御電極から第３絶縁部により電気的に絶縁された第２制御電極と、
    を備え、
    前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、前記第２導電形の第４層と、前記第２導電形の第５層と、を含み、
    前記第１層は、前記第１電極と前記第２電極との間に延在し、前記トレンチは、前記半導体部の前記表面から前記第１層中に延在し、
    前記第２層は、前記第１層と前記第２電極との間に設けられ、前記第１絶縁膜を介して前記第１制御電極に向き合い、前記第２絶縁膜を介して前記第２制御電極に向き合い、
    前記第３層は、前記第２層と前記第２電極との間に選択的に設けられ、前記第１絶縁膜に接し、前記第２電極に電気的に接続され、
    前記第４層は、前記第２層と前記第２電極との間に選択的に設けられ、前記第２電極に電気的に接続され、
    前記第５層は、前記第１層と前記第１電極との間に設けられ、前記第１電極に電気的に接続さた半導体装置。
  7. 前記半導体部は、前記第１層と前記第５層との間に設けられ、前記第１層の第１導電形不純物よりも高濃度の第１導電形不純物を含む第１導電形の第６層をさらに含む請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記半導体部は、前記第１層と前記第２層との間に設けられ、前記第１層の第１導電形不純物よりも高濃度の第１導電形不純物を含む第１導電形の第７層をさらに含む請求項１〜７のいずれか１つに記載の半導体装置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0541515A (ja) * 1990-09-17 1993-02-19 Toshiba Corp 絶縁ゲート型サイリスタ
JP2012049499A (ja) * 2010-07-27 2012-03-08 Denso Corp 半導体装置およびその制御方法
US20170170823A1 (en) * 2015-12-14 2017-06-15 Infineon Technologies Ag Current Measurement in a Power Semiconductor Device
JP2017163136A (ja) * 2016-02-29 2017-09-14 インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト ダブルゲートトランジスタ素子及び動作方法
JP2018182240A (ja) * 2017-04-21 2018-11-15 三菱電機株式会社 半導体スイッチング素子及びその製造方法
WO2019159391A1 (ja) * 2018-02-14 2019-08-22 富士電機株式会社 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
DE102011079747A1 (de) 2010-07-27 2012-02-02 Denso Corporation Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür
JP5831598B2 (ja) 2010-12-08 2015-12-09 株式会社デンソー 絶縁ゲート型半導体装置
JP5594276B2 (ja) 2010-12-08 2014-09-24 株式会社デンソー 絶縁ゲート型半導体装置
US9385188B2 (en) * 2012-01-12 2016-07-05 Toyota Jidosha Kabushiki Kaisha Semiconductor device with termination region having floating electrodes in an insulating layer
JP2013251467A (ja) * 2012-06-01 2013-12-12 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
JP6302767B2 (ja) * 2014-06-27 2018-03-28 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置
WO2016027721A1 (ja) * 2014-08-20 2016-02-25 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6414090B2 (ja) 2016-01-27 2018-10-31 株式会社デンソー 半導体装置
US10276681B2 (en) 2016-02-29 2019-04-30 Infineon Technologies Austria Ag Double gate transistor device and method of operating
JP6280148B2 (ja) * 2016-03-23 2018-02-14 三菱電機株式会社 半導体装置
DE102018104581B4 (de) 2017-03-24 2021-11-04 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren
US10439054B2 (en) 2017-06-29 2019-10-08 Kabushiki Kaisha Toshiba Insulated gate bipolar transistor
JP2019012813A (ja) 2017-06-29 2019-01-24 株式会社東芝 絶縁ゲート型バイポーラトランジスタ
US10636898B2 (en) * 2018-08-15 2020-04-28 Kabushiki Kaisha Toshiba Semiconductor device
JP6952667B2 (ja) 2018-09-19 2021-10-20 株式会社東芝 半導体装置
JP6652173B2 (ja) 2018-09-27 2020-02-19 株式会社デンソー 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0541515A (ja) * 1990-09-17 1993-02-19 Toshiba Corp 絶縁ゲート型サイリスタ
JP2012049499A (ja) * 2010-07-27 2012-03-08 Denso Corp 半導体装置およびその制御方法
US20170170823A1 (en) * 2015-12-14 2017-06-15 Infineon Technologies Ag Current Measurement in a Power Semiconductor Device
JP2017163136A (ja) * 2016-02-29 2017-09-14 インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト ダブルゲートトランジスタ素子及び動作方法
JP2018182240A (ja) * 2017-04-21 2018-11-15 三菱電機株式会社 半導体スイッチング素子及びその製造方法
WO2019159391A1 (ja) * 2018-02-14 2019-08-22 富士電機株式会社 半導体装置

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