JPH0541515A - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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- JPH0541515A JPH0541515A JP3213226A JP21322691A JPH0541515A JP H0541515 A JPH0541515 A JP H0541515A JP 3213226 A JP3213226 A JP 3213226A JP 21322691 A JP21322691 A JP 21322691A JP H0541515 A JPH0541515 A JP H0541515A
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Abstract
(57)【要約】
【目的】優れたオン特性を維持しながら、ターンオフ能
力の向上を図った絶縁ゲート型サイリスタを提供するこ
とを目的とする。 【構成】ｎ- 型ベース層１の一方の面に少なくとも一対
の溝４が形成され、この溝４内に絶縁ゲート電極５が埋
込まれ、溝４に挟まれた領域の表面部にｎ+ 型カソード
層７が形成され、ｎ- 型ベース層１の他方の面にはｎ型
バッファ層２を介してｐ+ 型アノード層３が形成され
て、絶縁ゲート型サイリスタが構成されている。絶縁ゲ
ート電極５の端部側面に接して、ｐ+ 型ソース層８，ｎ
型チャネル層９およびｐ+ 型ドレイン層１０がｎ- 型ベ
ース層１に連続して形成されて、ターンオフ時にホール
を排出するための縦型ＭＯＳトランジスタが構成されて
いる。
力の向上を図った絶縁ゲート型サイリスタを提供するこ
とを目的とする。 【構成】ｎ- 型ベース層１の一方の面に少なくとも一対
の溝４が形成され、この溝４内に絶縁ゲート電極５が埋
込まれ、溝４に挟まれた領域の表面部にｎ+ 型カソード
層７が形成され、ｎ- 型ベース層１の他方の面にはｎ型
バッファ層２を介してｐ+ 型アノード層３が形成され
て、絶縁ゲート型サイリスタが構成されている。絶縁ゲ
ート電極５の端部側面に接して、ｐ+ 型ソース層８，ｎ
型チャネル層９およびｐ+ 型ドレイン層１０がｎ- 型ベ
ース層１に連続して形成されて、ターンオフ時にホール
を排出するための縦型ＭＯＳトランジスタが構成されて
いる。
Description
【発明の詳細な説明】［発明の目的］
【０００１】
【産業上の利用分野】本発明は、小さいゲート電力で大
きい主電流を制御することができる絶縁ゲート型サイリ
スタに関する。
きい主電流を制御することができる絶縁ゲート型サイリ
スタに関する。
【０００２】
【従来の技術】ゲート電力低減のために絶縁ゲート構造
を採用した各種サイリスタが提案されている。
を採用した各種サイリスタが提案されている。
【０００３】図１３９は、その様な絶縁ゲート型サイリ
スタの一種である。このサイリスタは、ｐ型アノード
層，ｎ型ベース層、ｐ型ベース層およびｎ型エミッタ層
のｐｎｐｎ４層構造を持つ。ｐ型ベース層内にはｎ型エ
ミッタ層に隣接してｎ型ソース層が形成され、これをエ
ミッタとする寄生サイリスタがラッチアップするのを防
止するためにこれとオーバーラップして高濃度ｐ型層が
形成されている。ｎ型エミッタ層とｎ型ソース層の間の
ｐ型ベース層上にゲート絶縁膜を介してゲート電極が形
成されている。カソード電極は、ｎ型エミッタ層ではな
く、ｎ型ソース層と高濃度ｐ型層に同時にコンタクトし
て配設されている。ｐ型エミッタ層にはアノード電極が
形成されている。
スタの一種である。このサイリスタは、ｐ型アノード
層，ｎ型ベース層、ｐ型ベース層およびｎ型エミッタ層
のｐｎｐｎ４層構造を持つ。ｐ型ベース層内にはｎ型エ
ミッタ層に隣接してｎ型ソース層が形成され、これをエ
ミッタとする寄生サイリスタがラッチアップするのを防
止するためにこれとオーバーラップして高濃度ｐ型層が
形成されている。ｎ型エミッタ層とｎ型ソース層の間の
ｐ型ベース層上にゲート絶縁膜を介してゲート電極が形
成されている。カソード電極は、ｎ型エミッタ層ではな
く、ｎ型ソース層と高濃度ｐ型層に同時にコンタクトし
て配設されている。ｐ型エミッタ層にはアノード電極が
形成されている。
【０００４】この絶縁ゲート型サイリスタは、ゲート電
極に印加する電圧によってｎ型ソース層とｎ型エミッタ
層の間のチャネルをオン，オフすることにより、ターン
オン，ターンオフ制御がなされる。
極に印加する電圧によってｎ型ソース層とｎ型エミッタ
層の間のチャネルをオン，オフすることにより、ターン
オン，ターンオフ制御がなされる。
【０００５】この絶縁ゲート型サイリスタでは、ｐ型ベ
ース層が高濃度ｐ型層を介してカソード電極と常にコン
タクトしているため、所謂カソードショートとなり、電
子の注入効率が低く、サイリスタのオン電圧が高いとい
う問題があった。
ース層が高濃度ｐ型層を介してカソード電極と常にコン
タクトしているため、所謂カソードショートとなり、電
子の注入効率が低く、サイリスタのオン電圧が高いとい
う問題があった。
【０００６】また、この絶縁ゲート型サイリスタでは、
ｐ型エミッタ層，ｎ型ベース層，ｐ型ベース層およびｎ
型ソース層からなるｐｎｐｎ構造が寄生サイリスタとな
り、またｎ型エミッタ層，ｐ型ベース層およびｎ型ソー
ス層からなるｎｐｎ構造が寄生バイポーラトランジスタ
となる。これらの寄生素子が動作するとゲートによる制
御が不能になるため、ターンオフ能力が著しく低いとい
う問題があった。
ｐ型エミッタ層，ｎ型ベース層，ｐ型ベース層およびｎ
型ソース層からなるｐｎｐｎ構造が寄生サイリスタとな
り、またｎ型エミッタ層，ｐ型ベース層およびｎ型ソー
ス層からなるｎｐｎ構造が寄生バイポーラトランジスタ
となる。これらの寄生素子が動作するとゲートによる制
御が不能になるため、ターンオフ能力が著しく低いとい
う問題があった。
【０００７】図１４０および図１４１は、埋込み絶縁ゲ
ート構造を用いた絶縁ゲートサイリスタの例である
（Ｈ．Ｒ．Ｃhang，ＩＥＤＭ，1989）。これらは、いゆ
わる静電誘導サイリスタ（ＳＩサイリスタ）の一種であ
る。
ート構造を用いた絶縁ゲートサイリスタの例である
（Ｈ．Ｒ．Ｃhang，ＩＥＤＭ，1989）。これらは、いゆ
わる静電誘導サイリスタ（ＳＩサイリスタ）の一種であ
る。
【０００８】図１４０(a) のものは、高抵抗のｎ型ベー
ス層の一方の面にｎ型バッファ層を介してｐ型アノード
層（ドレイン層）が形成されている。ｎ型ベース層の他
方の面には所定間隔をもって一対の溝が形成されて、こ
こに絶縁ゲートが埋込み形成されている。溝の間がチャ
ネル領域であって、その表面部にｎ型カソード層（ソー
ス層）が形成されている。溝の外側には、ホール排出の
ための高濃度ｐ型層が形成されている。カソード電極は
ｎ型エミッタ層および溝の外側の高濃度ｐ型層に同時に
コンタクトして設けられている。ｐ型アノード層にはア
ノード電極が設けられている。
ス層の一方の面にｎ型バッファ層を介してｐ型アノード
層（ドレイン層）が形成されている。ｎ型ベース層の他
方の面には所定間隔をもって一対の溝が形成されて、こ
こに絶縁ゲートが埋込み形成されている。溝の間がチャ
ネル領域であって、その表面部にｎ型カソード層（ソー
ス層）が形成されている。溝の外側には、ホール排出の
ための高濃度ｐ型層が形成されている。カソード電極は
ｎ型エミッタ層および溝の外側の高濃度ｐ型層に同時に
コンタクトして設けられている。ｐ型アノード層にはア
ノード電極が設けられている。
【０００９】この素子は、ゲート電極にバイアスを印加
しなければオンしているノーマリオン型である。ターン
オフするには、ゲート電極にカソード電極に対して負の
電圧を印加する。これにより、溝の間のｎ型ベース層領
域が空乏化し、ｎ型カソード層からの電子注入が止ま
る。ｎ型ベース層内に蓄積しているホールは、ｐ型ウェ
ルを介してカソード電極に排出される。このホール排出
部分は、ｐｎｐトランジスタになっている。
しなければオンしているノーマリオン型である。ターン
オフするには、ゲート電極にカソード電極に対して負の
電圧を印加する。これにより、溝の間のｎ型ベース層領
域が空乏化し、ｎ型カソード層からの電子注入が止ま
る。ｎ型ベース層内に蓄積しているホールは、ｐ型ウェ
ルを介してカソード電極に排出される。このホール排出
部分は、ｐｎｐトランジスタになっている。
【００１０】図１４０(b) は、図１４０(a) と各部の導
電型を逆にしただけである。
電型を逆にしただけである。
【００１１】図１４１の素子は、図１４０(b) の素子を
３次元的に展開した構造である。すなわち、オン状態で
電流通路となるダイオード領域は、ストライプ状のアノ
ード領域とゲート領域が交互に配列された状態として、
これらダイオード領域のストライプ端部にキャリア（図
の場合電子）排出用のトランジスタ領域が形成されてい
る。
３次元的に展開した構造である。すなわち、オン状態で
電流通路となるダイオード領域は、ストライプ状のアノ
ード領域とゲート領域が交互に配列された状態として、
これらダイオード領域のストライプ端部にキャリア（図
の場合電子）排出用のトランジスタ領域が形成されてい
る。
【００１２】これらの埋込み絶縁ゲートを持つＳＩサイ
リスタでは、ターンオフ時のキャリア排出用バイポーラ
トランジスタ領域がダイオード領域に並列に寄生トラン
ジスタとして設けられている。ＳＩサイリスタがオン状
態ではこのバイポーラトランジスタもオンであって、そ
のベースにはキャリア蓄積が生じる。このため、ターン
オフ時のキャリア排出に時間がかかる。また、ターンオ
フ時に絶縁ゲートにより制御されるのは、電子，ホール
のうち一方の注入のみであり、これもキャリア排出に時
間がかかる原因となっている。したがって、ターンオフ
能力が低い。
リスタでは、ターンオフ時のキャリア排出用バイポーラ
トランジスタ領域がダイオード領域に並列に寄生トラン
ジスタとして設けられている。ＳＩサイリスタがオン状
態ではこのバイポーラトランジスタもオンであって、そ
のベースにはキャリア蓄積が生じる。このため、ターン
オフ時のキャリア排出に時間がかかる。また、ターンオ
フ時に絶縁ゲートにより制御されるのは、電子，ホール
のうち一方の注入のみであり、これもキャリア排出に時
間がかかる原因となっている。したがって、ターンオフ
能力が低い。
【００１３】また上述した従来のＳＩサイリスタは、ノ
ーマリオン型であるため、何等かの原因でゲートバイア
スが印加できなくなると、ターンオフできずにオン状態
のままになるため、フェールセーフの観点からも問題で
あった。
ーマリオン型であるため、何等かの原因でゲートバイア
スが印加できなくなると、ターンオフできずにオン状態
のままになるため、フェールセーフの観点からも問題で
あった。
【００１４】
【発明が解決しようとする課題】以上のように従来の絶
縁ゲート型サイリスタは、一般にターンオフ能力が低
く、特に優れたオン特性を維持しながら高速のターンオ
フを行なわせることが難しい、という問題があった。
縁ゲート型サイリスタは、一般にターンオフ能力が低
く、特に優れたオン特性を維持しながら高速のターンオ
フを行なわせることが難しい、という問題があった。
【００１５】本発明は、第１に、優れたオン特性を維持
しながら、高速のターンオフを行うことのできる絶縁ゲ
ート型サイリスタを提供することを目的とする。
しながら、高速のターンオフを行うことのできる絶縁ゲ
ート型サイリスタを提供することを目的とする。
【００１６】本発明は、第２に、寄生バイポーラトラン
ジスタや寄生サイリスタ動作を抑制して、ターンオフ能
力の向上を図った絶縁ゲート型サイリスタを提供するこ
とを目的とする。
ジスタや寄生サイリスタ動作を抑制して、ターンオフ能
力の向上を図った絶縁ゲート型サイリスタを提供するこ
とを目的とする。
【００１７】本発明は、第３に、ゲートバイアスが零で
はオフ状態に保たれるノーマリオフ型とした絶縁ゲート
型サイリスタを提供することを目的とする。
はオフ状態に保たれるノーマリオフ型とした絶縁ゲート
型サイリスタを提供することを目的とする。
【００１８】本発明は、第４に、素子の有効導通面積を
確保しながら、ターンオフ能力の向上を図った絶縁ゲー
ト型サイリスタを提供することを目的とする。
確保しながら、ターンオフ能力の向上を図った絶縁ゲー
ト型サイリスタを提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明に係る絶縁ゲート
型サイリスタは、ターンオフ時のキャリア排出部に絶縁
ゲート型トランジスタ構造を導入したことを特徴とす
る。
型サイリスタは、ターンオフ時のキャリア排出部に絶縁
ゲート型トランジスタ構造を導入したことを特徴とす
る。
【００２０】
【作用】本発明によれば、キャリア排出部に絶縁ゲート
型トランジスタ構造を導入することによって、優れたオ
ン特性を維持しながら、高速でターンオフできる絶縁ゲ
ート型サイリスタが得られる。また、寄生バイポーラト
ランジスタや寄生サイリスタ動作を抑制し、高いターン
オフ能力を実現することができる。
型トランジスタ構造を導入することによって、優れたオ
ン特性を維持しながら、高速でターンオフできる絶縁ゲ
ート型サイリスタが得られる。また、寄生バイポーラト
ランジスタや寄生サイリスタ動作を抑制し、高いターン
オフ能力を実現することができる。
【００２１】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。なお以下の各実施例では原則として、通常種
々の繰り返しパターンで一つの基板上にレイアウトされ
るサイリスタの単位セル部分のみ構造を示す。
説明する。なお以下の各実施例では原則として、通常種
々の繰り返しパターンで一つの基板上にレイアウトされ
るサイリスタの単位セル部分のみ構造を示す。
【００２２】図１は、本発明の一実施例に係る絶縁ゲー
ト型サイリスタである。高抵抗のｎ- 型ベース層１の一
方の面に所定間隔をもってストライプ状に一対の溝４が
形成されている。溝４には、内壁にゲート絶縁膜が形成
されてゲート電極材料が平坦に埋め込まれた絶縁ゲート
電極５が設けられている。溝４に挟まれた領域のｎ- 型
ベース層１の表面には、ｎ+ 型カソード層（ソース層）
７が形成されている。ｎ- 型ベース層１の他方の面に
は、ｎ型バッファ層２を介してｐ+ 型アノード層（ドレ
イン層）３が形成されている。これにより、カソード層
７下の溝４で挟まれた領域がチャネル領域６となるＳＩ
サイリスタが構成されている。
ト型サイリスタである。高抵抗のｎ- 型ベース層１の一
方の面に所定間隔をもってストライプ状に一対の溝４が
形成されている。溝４には、内壁にゲート絶縁膜が形成
されてゲート電極材料が平坦に埋め込まれた絶縁ゲート
電極５が設けられている。溝４に挟まれた領域のｎ- 型
ベース層１の表面には、ｎ+ 型カソード層（ソース層）
７が形成されている。ｎ- 型ベース層１の他方の面に
は、ｎ型バッファ層２を介してｐ+ 型アノード層（ドレ
イン層）３が形成されている。これにより、カソード層
７下の溝４で挟まれた領域がチャネル領域６となるＳＩ
サイリスタが構成されている。
【００２３】絶縁ゲート電極５とカソード層７が形成さ
れた領域がダイオード領域であって、その端部，すなわ
ちストライプ状のゲート電極５の端部に接する領域が、
ターンオフ時にｎ- 型ベース層１内のホールをカソード
側に排出するホールバイパス領域である。絶縁ゲート電
極５の側面部に接する状態で縦方向に、ｐ+ 型ソース層
８，ｎ型チャネル層９およびｐ+型ドレイン層１０が形
成されて、絶縁ゲート電極５をＳＩサイリスタ部と共有
するホール排出用の縦型のｐチャネルＭＯＳトランジス
タが構成されている。
れた領域がダイオード領域であって、その端部，すなわ
ちストライプ状のゲート電極５の端部に接する領域が、
ターンオフ時にｎ- 型ベース層１内のホールをカソード
側に排出するホールバイパス領域である。絶縁ゲート電
極５の側面部に接する状態で縦方向に、ｐ+ 型ソース層
８，ｎ型チャネル層９およびｐ+型ドレイン層１０が形
成されて、絶縁ゲート電極５をＳＩサイリスタ部と共有
するホール排出用の縦型のｐチャネルＭＯＳトランジス
タが構成されている。
【００２４】素子裏面のｐ+ 型アノード層３にはアノー
ド電極１１が形成され、素子表面には、仮想的に破線で
示したが、ｎ+ 型カソード層７およびｐ+ 型ドレイン層
１０に同時にコンタクトするカソード電極１２が形成さ
れる。
ド電極１１が形成され、素子表面には、仮想的に破線で
示したが、ｎ+ 型カソード層７およびｐ+ 型ドレイン層
１０に同時にコンタクトするカソード電極１２が形成さ
れる。
【００２５】この絶縁ゲート型サイリスタの動作を説明
する。絶縁ゲート電極５にカソードに対して正の電圧を
印加すると、チャネル領域６には空乏層が形成されない
ので、ｎ+ 型カソード層７から電子が注入されてターン
オンする。
する。絶縁ゲート電極５にカソードに対して正の電圧を
印加すると、チャネル領域６には空乏層が形成されない
ので、ｎ+ 型カソード層７から電子が注入されてターン
オンする。
【００２６】絶縁ゲート電極５にカソードに対して負の
電圧を印加すると、チャネル領域６に空乏層が拡がり、
ｎ+ 型カソード層７からの電子注入が抑制される。この
とき同時に、ゲート電極５の端部に形成された縦型ｐチ
ャネルＭＯＳトランジスタがオンとなり、ｎ- 型ベース
層１内に蓄積しているホールがこのＭＯＳトランジスタ
を通してカソード電極に排出される。これにより、サイ
リスタはターンオフする。
電圧を印加すると、チャネル領域６に空乏層が拡がり、
ｎ+ 型カソード層７からの電子注入が抑制される。この
とき同時に、ゲート電極５の端部に形成された縦型ｐチ
ャネルＭＯＳトランジスタがオンとなり、ｎ- 型ベース
層１内に蓄積しているホールがこのＭＯＳトランジスタ
を通してカソード電極に排出される。これにより、サイ
リスタはターンオフする。
【００２７】この実施例によれば、従来のようなサイリ
スタと同時にオンする寄生バイポーラトランジスタがな
い。すなわちホール排出領域にはホールの蓄積は少な
く、ターンオフ時のｎ- 型ベース層１のホール排出が縦
型ＭＯＳトランジスタによって速やかに行われる。これ
によりターンオフ時間の短縮が図られる。
スタと同時にオンする寄生バイポーラトランジスタがな
い。すなわちホール排出領域にはホールの蓄積は少な
く、ターンオフ時のｎ- 型ベース層１のホール排出が縦
型ＭＯＳトランジスタによって速やかに行われる。これ
によりターンオフ時間の短縮が図られる。
【００２８】図２は、図１の実施例の各部の導電型を逆
にした実施例である。高抵抗のｐ- 型ベース層２１の一
方の面にストライプ状に一対の溝２４が形成され、溝２
４には絶縁ゲート電極２５が埋込み形成されている。溝
２４に挟まれた領域のｐ- 型ベース層２１の表面に、ｐ
+ 型アノード層２７が形成されている。ｐ- 型ベース層
２１の他方の面にはｐ型バッファ層２２を介してｎ+ 型
カソード層２３が形成されている。アノード層２７下の
溝２４で挟まれた領域がチャネル領域２６となる。
にした実施例である。高抵抗のｐ- 型ベース層２１の一
方の面にストライプ状に一対の溝２４が形成され、溝２
４には絶縁ゲート電極２５が埋込み形成されている。溝
２４に挟まれた領域のｐ- 型ベース層２１の表面に、ｐ
+ 型アノード層２７が形成されている。ｐ- 型ベース層
２１の他方の面にはｐ型バッファ層２２を介してｎ+ 型
カソード層２３が形成されている。アノード層２７下の
溝２４で挟まれた領域がチャネル領域２６となる。
【００２９】絶縁ゲート電極２５とアノード層２７が形
成された領域がダイオード領域であって、その端部に接
する領域が、ターンオフ時にｐ- 型ベース層２１内の電
子をアノード側に排出する電子バイパス領域である。す
なわち絶縁ゲート電極２５の側面部に接する状態で縦方
向に、ｎ+ 型ソース層２８，ｐ型チャネル層２９および
ｎ+ 型ドレイン層３０が形成されて、絶縁ゲート電極２
５をＳＩサイリスタ部と共有する、電子排出用の縦型の
ｎチャネルＭＯＳトランジスタが構成されている。
成された領域がダイオード領域であって、その端部に接
する領域が、ターンオフ時にｐ- 型ベース層２１内の電
子をアノード側に排出する電子バイパス領域である。す
なわち絶縁ゲート電極２５の側面部に接する状態で縦方
向に、ｎ+ 型ソース層２８，ｐ型チャネル層２９および
ｎ+ 型ドレイン層３０が形成されて、絶縁ゲート電極２
５をＳＩサイリスタ部と共有する、電子排出用の縦型の
ｎチャネルＭＯＳトランジスタが構成されている。
【００３０】素子裏面のｎ+ 型カソード層２３にはカソ
ード電極１２が形成されている。素子表面には、ｐ+ 型
アノード層２７およびｎ+ 型ドレイン層３０に同時にコ
ンタクトするアノード電極１１が形成される。
ード電極１２が形成されている。素子表面には、ｐ+ 型
アノード層２７およびｎ+ 型ドレイン層３０に同時にコ
ンタクトするアノード電極１１が形成される。
【００３１】この実施例によっても、先の実施例と同様
に短いターンオフ時間が得られる。
に短いターンオフ時間が得られる。
【００３２】図３は、カソード側とアノード側に共に埋
込み絶縁ゲート電極を設けた実施例の絶縁ゲートサイリ
スタである。ｎ- 型ベース層１のカソード側には、図１
の実施例と同様の構造で第１の埋込み絶縁ゲート電極５
およびｎ+ 型カソード層７が形成される。ｎ- 型ベース
層１の他方の面にはｐ- 型チャネル層３２を介してｐ+
型アノード層３が形成されている。そしてこのアノード
側にも、ｎ- 型ベース層１に達する溝３５がカソード側
と同様にストライプ状をなして形成され、この溝３５に
第２の絶縁ゲート電極３６が埋込み形成されている。
込み絶縁ゲート電極を設けた実施例の絶縁ゲートサイリ
スタである。ｎ- 型ベース層１のカソード側には、図１
の実施例と同様の構造で第１の埋込み絶縁ゲート電極５
およびｎ+ 型カソード層７が形成される。ｎ- 型ベース
層１の他方の面にはｐ- 型チャネル層３２を介してｐ+
型アノード層３が形成されている。そしてこのアノード
側にも、ｎ- 型ベース層１に達する溝３５がカソード側
と同様にストライプ状をなして形成され、この溝３５に
第２の絶縁ゲート電極３６が埋込み形成されている。
【００３３】この様に構成されたダイオード領域の端部
には、ｎ- 型ベース層１のカソード側にｐ+ 型層３３、
アノード側にｎ+ 型層３４が形成されて、逆並列ダイオ
ードが構成されている。
には、ｎ- 型ベース層１のカソード側にｐ+ 型層３３、
アノード側にｎ+ 型層３４が形成されて、逆並列ダイオ
ードが構成されている。
【００３４】サイリスタのｐ+ 型アノード層３および逆
並列ダイオードのカソード層であるｎ+ 型層３４に同時
にコンタクトするアノード電極１１が形成され、サイリ
スタのｎ+ 型カソード層７および逆並列ダイオードのア
ノード層であるｐ+ 型層３３に同時にコンタクトするカ
ソード電極（図示せず）が形成されている。
並列ダイオードのカソード層であるｎ+ 型層３４に同時
にコンタクトするアノード電極１１が形成され、サイリ
スタのｎ+ 型カソード層７および逆並列ダイオードのア
ノード層であるｐ+ 型層３３に同時にコンタクトするカ
ソード電極（図示せず）が形成されている。
【００３５】この素子をターンオンするには、第１のゲ
ート電極５にカソード電極に対して正の電圧を印加す
る。第２のゲート電極３６は零バイアスのままでよい。
これにより、ｎ+ 型カソード層７から電子注入がなされ
て、ターンオンする。
ート電極５にカソード電極に対して正の電圧を印加す
る。第２のゲート電極３６は零バイアスのままでよい。
これにより、ｎ+ 型カソード層７から電子注入がなされ
て、ターンオンする。
【００３６】ターンオフ時は、第１のゲート電極５にカ
ソードに対して負の電圧を印加し、同時に第２のゲート
電極３６にアノードに対して正の電圧を印加する。これ
により、ｎ+ 型カソード層７からの電子注入が抑制され
ると同時に、アノード側ではｐ- 型チャネル層３３の電
位が上昇して空乏化し、ｐ+ 型アノード層３からのホー
ル注入が抑制される。また、ｎ- 型ベース層１内の蓄積
キャリアは、ホールがｐ+ 型層３３を介してカソード電
極へ、電子がｎ+ 型層３４を介してアノード電極１１へ
それぞれ排出される。
ソードに対して負の電圧を印加し、同時に第２のゲート
電極３６にアノードに対して正の電圧を印加する。これ
により、ｎ+ 型カソード層７からの電子注入が抑制され
ると同時に、アノード側ではｐ- 型チャネル層３３の電
位が上昇して空乏化し、ｐ+ 型アノード層３からのホー
ル注入が抑制される。また、ｎ- 型ベース層１内の蓄積
キャリアは、ホールがｐ+ 型層３３を介してカソード電
極へ、電子がｎ+ 型層３４を介してアノード電極１１へ
それぞれ排出される。
【００３７】こうしてこの実施例によれば、ターンオフ
時には、カソード側，アノード側で共にキャリア注入が
抑えられ、さらに逆並列ダイオードによって蓄積キャリ
アの排出がなされるため、高速のターンオフができる。
時には、カソード側，アノード側で共にキャリア注入が
抑えられ、さらに逆並列ダイオードによって蓄積キャリ
アの排出がなされるため、高速のターンオフができる。
【００３８】図４は、図３の実施例のキャリア排出を行
う逆並列ダイオードの部分を、縦型ＭＯＳトランジスタ
構造とした実施例である。カソード側には、図１の実施
例と同様に、第１の絶縁ゲート電極５の端部に接してｐ
+ 型ソース層８，ｎ型チャネル層９およびｐ+ 型ドレイ
ン層１０が形成されて縦型のｐチャネルＭＯＳトランジ
スタが構成されている。アノード側には、第２の絶縁ゲ
ート電極３６の端部にに接してｎ+ 型ソース層３７，ｐ
型チャネル層３８およびｎ+ 型ドレイン層３９が形成さ
れて、縦型のｎチャネルＭＯＳトランジスタが構成され
ている。
う逆並列ダイオードの部分を、縦型ＭＯＳトランジスタ
構造とした実施例である。カソード側には、図１の実施
例と同様に、第１の絶縁ゲート電極５の端部に接してｐ
+ 型ソース層８，ｎ型チャネル層９およびｐ+ 型ドレイ
ン層１０が形成されて縦型のｐチャネルＭＯＳトランジ
スタが構成されている。アノード側には、第２の絶縁ゲ
ート電極３６の端部にに接してｎ+ 型ソース層３７，ｐ
型チャネル層３８およびｎ+ 型ドレイン層３９が形成さ
れて、縦型のｎチャネルＭＯＳトランジスタが構成され
ている。
【００３９】この実施例の素子は、ターンオフ時、第１
の絶縁ゲート電極５に負の電圧を印加することによって
カソード側のｐチャネルＭＯＳトランジスタがオンし、
第２の絶縁ゲート電極３６に正の電圧を印加することに
よってアノード側のｎチャネルＭＯＳトランジスタがオ
ンする。これらの縦型ＭＯＳトランジスタによって、ｎ
- 型ベース層のキャリア排出が行われる。サイリスタが
オン状態では、これらの縦型ＭＯＳトランジスタはオフ
に保たれる。
の絶縁ゲート電極５に負の電圧を印加することによって
カソード側のｐチャネルＭＯＳトランジスタがオンし、
第２の絶縁ゲート電極３６に正の電圧を印加することに
よってアノード側のｎチャネルＭＯＳトランジスタがオ
ンする。これらの縦型ＭＯＳトランジスタによって、ｎ
- 型ベース層のキャリア排出が行われる。サイリスタが
オン状態では、これらの縦型ＭＯＳトランジスタはオフ
に保たれる。
【００４０】したがってこの実施例によれば、優れたオ
ン特性を維持しながら、高速のターンオフが可能にな
る。
ン特性を維持しながら、高速のターンオフが可能にな
る。
【００４１】図５は、カソード側からの溝４をｐ+ 型ア
ノード層３に達するまで深く形成した実施例である。キ
ャリア排出領域は、ｎ- 型ベース層１の表面にｐ+ 型層
１０が形成されて、ｐｎｐトランジスタが構成されてい
る。このキャリア排出領域の構造は、従来の図１４１の
それと同様である。
ノード層３に達するまで深く形成した実施例である。キ
ャリア排出領域は、ｎ- 型ベース層１の表面にｐ+ 型層
１０が形成されて、ｐｎｐトランジスタが構成されてい
る。このキャリア排出領域の構造は、従来の図１４１の
それと同様である。
【００４２】この実施例の素子は、ターンオン時、絶縁
ゲート電極５に正の電圧を印加すると、溝４の側壁にｎ
+ 型カソード層７からｎ型バッファ層２にまで達する電
子蓄積層が形成され、ｎ+ 型カソード層７がこの蓄積層
を介してｎ型バッファ層２につながるため、速やかに定
常オン状態にまで素子電圧が降下する。ターンオフ時
は、絶縁ゲート電極５に負の電圧を印加すると、溝４の
側壁にｐ型チャネルが形成される。ｎ- 型ベース層１内
のホールはこのｐ型チャネル層を介し、ｐ+ 型層１０を
介してカソード電極に排出される。
ゲート電極５に正の電圧を印加すると、溝４の側壁にｎ
+ 型カソード層７からｎ型バッファ層２にまで達する電
子蓄積層が形成され、ｎ+ 型カソード層７がこの蓄積層
を介してｎ型バッファ層２につながるため、速やかに定
常オン状態にまで素子電圧が降下する。ターンオフ時
は、絶縁ゲート電極５に負の電圧を印加すると、溝４の
側壁にｐ型チャネルが形成される。ｎ- 型ベース層１内
のホールはこのｐ型チャネル層を介し、ｐ+ 型層１０を
介してカソード電極に排出される。
【００４３】従ってこの実施例の素子は、ターンオン，
ターンオフともに高速になる。
ターンオフともに高速になる。
【００４４】図６は、図５の実施例の素子の各部の導電
型を逆にした実施例である。詳細な説明は省略するが、
この実施例の素子でも高速のターンオン，ターンオフが
可能である。
型を逆にした実施例である。詳細な説明は省略するが、
この実施例の素子でも高速のターンオン，ターンオフが
可能である。
【００４５】図７は、図５の実施例の素子を変形した実
施例である。この実施例では、溝４がウェハのカソード
側表面からアノード側表面にまで貫通する状態で形成さ
れて、この中に絶縁ゲート電極５が埋込み形成されてい
る。
施例である。この実施例では、溝４がウェハのカソード
側表面からアノード側表面にまで貫通する状態で形成さ
れて、この中に絶縁ゲート電極５が埋込み形成されてい
る。
【００４６】この実施例の素子は、製造する際に溝４が
基板を貫通して設けられるので、ゲート絶縁膜の形成
時、溝４内に酸素が十分に供給されて、均一な膜厚のゲ
ート絶縁膜が得られる。埋込みゲート電極５をＣＶＤ法
による多結晶シリコンで形成する場合にも同様に、原料
ガスが溝４内に十分に供給されるので、均一に電極埋込
みが行われる。
基板を貫通して設けられるので、ゲート絶縁膜の形成
時、溝４内に酸素が十分に供給されて、均一な膜厚のゲ
ート絶縁膜が得られる。埋込みゲート電極５をＣＶＤ法
による多結晶シリコンで形成する場合にも同様に、原料
ガスが溝４内に十分に供給されるので、均一に電極埋込
みが行われる。
【００４７】以上の図１から図７の実施例において、溝
間のチャネル領域となる部分が低いバイアス状態で完全
空乏化する素子を得るためには、その幅と不純物濃度を
最適設計する必要がある。具体的に例えば、チャネル領
域の不純物濃度を５×１０13／cm3 とする。このとき、
ゲート電極側から伸びる空乏層の飽和値は５μm 以上と
なるから、溝を反応性イオンエッチングによって間隔５
μm 以下の狭い状態で加工すれば、しきい値の浅い素子
が容易に得られる。
間のチャネル領域となる部分が低いバイアス状態で完全
空乏化する素子を得るためには、その幅と不純物濃度を
最適設計する必要がある。具体的に例えば、チャネル領
域の不純物濃度を５×１０13／cm3 とする。このとき、
ゲート電極側から伸びる空乏層の飽和値は５μm 以上と
なるから、溝を反応性イオンエッチングによって間隔５
μm 以下の狭い状態で加工すれば、しきい値の浅い素子
が容易に得られる。
【００４８】図８は、溝間隔を更に微小値に設定した実
施例の素子である。図８(a) に示すように、半導体基板
中央部に高抵抗のｎ- 型ベース層１が設けられている。
基板の一方の面にはｎ- 型ベース層１に達する深さの第
１の溝４が、例えば１μm 以下の微小間隔をもって形成
されて、この中に第１の絶縁ゲート電極５が埋込み形成
されている。基板の他方の面にも同様に微少間隔の第２
の溝３５がｎ- 型ベース層１に達する深さに形成され
て、ここに第２の絶縁ゲート電極３６が埋込み形成され
ている。
施例の素子である。図８(a) に示すように、半導体基板
中央部に高抵抗のｎ- 型ベース層１が設けられている。
基板の一方の面にはｎ- 型ベース層１に達する深さの第
１の溝４が、例えば１μm 以下の微小間隔をもって形成
されて、この中に第１の絶縁ゲート電極５が埋込み形成
されている。基板の他方の面にも同様に微少間隔の第２
の溝３５がｎ- 型ベース層１に達する深さに形成され
て、ここに第２の絶縁ゲート電極３６が埋込み形成され
ている。
【００４９】第１の溝４の間にはｎ- 型ベース層１に接
するｎ型チャネル層４２が形成され、その表面部にｎ+
型カソード層７が形成されている。第２の溝３５の間に
も、ｎ- 型ベース層１に接するｎ型チャネル層４３が形
成され、その表面部にｐ+ 型アノード層３が形成されて
いる。アノード層３にはアノード電極１１が形成され、
カソード層７にはカソード電極１２が形成されている。
するｎ型チャネル層４２が形成され、その表面部にｎ+
型カソード層７が形成されている。第２の溝３５の間に
も、ｎ- 型ベース層１に接するｎ型チャネル層４３が形
成され、その表面部にｐ+ 型アノード層３が形成されて
いる。アノード層３にはアノード電極１１が形成され、
カソード層７にはカソード電極１２が形成されている。
【００５０】この素子をオン電圧の小さい十分なオン状
態にするには、図８(b) に示すように、第１の絶縁ゲー
ト電極５にカソードに対して正の電圧を印加し、第２の
ゲート電極３６にアノードに対して負の電圧を印加す
る。このとき、第１の絶縁ゲート電極５に挟まれた領域
のｎ型チャネル層４２は高濃度の電子蓄積層４２ａとな
り、ここまで実質的なカソード層となる。第２の絶縁ゲ
ート電極３６に挟まれた領域のｎ型チャネル層４３は逆
にｐ型反転層４３ａとなり、低濃度のアノード層３は高
濃度のホール蓄積層となって、これら全体が実質的なア
ノード層となる。この結果、カソード・アノード間距離
が実質的に小さいものとなり、順バイアス時のカソード
からの電子注入，アノードからホール注入の効率が大き
く向上し、低いオン電圧が得られる。
態にするには、図８(b) に示すように、第１の絶縁ゲー
ト電極５にカソードに対して正の電圧を印加し、第２の
ゲート電極３６にアノードに対して負の電圧を印加す
る。このとき、第１の絶縁ゲート電極５に挟まれた領域
のｎ型チャネル層４２は高濃度の電子蓄積層４２ａとな
り、ここまで実質的なカソード層となる。第２の絶縁ゲ
ート電極３６に挟まれた領域のｎ型チャネル層４３は逆
にｐ型反転層４３ａとなり、低濃度のアノード層３は高
濃度のホール蓄積層となって、これら全体が実質的なア
ノード層となる。この結果、カソード・アノード間距離
が実質的に小さいものとなり、順バイアス時のカソード
からの電子注入，アノードからホール注入の効率が大き
く向上し、低いオン電圧が得られる。
【００５１】この素子をオフにするには、図８(c) に示
すように、第１の絶縁ゲート電極５にカソードに対して
負の電圧を印加し、第２のゲート電極３６にアノードに
対して正の電圧を印加する。このとき、第１の絶縁ゲー
ト電極５に挟まれた領域のｎ型チャネル層４２はｐ型反
転層４２ｂとなり、第２の絶縁ゲート電極３６に挟まれ
た領域のｎ型チャネル層４３は逆に高濃度の電子蓄積層
４３ｂとなる。これにより、カソード・アノード間はｐ
ｎｐｎ構造となって、カソードからの電子注入、アノー
ドからのホール注入が止り、素子はターンオフする。
すように、第１の絶縁ゲート電極５にカソードに対して
負の電圧を印加し、第２のゲート電極３６にアノードに
対して正の電圧を印加する。このとき、第１の絶縁ゲー
ト電極５に挟まれた領域のｎ型チャネル層４２はｐ型反
転層４２ｂとなり、第２の絶縁ゲート電極３６に挟まれ
た領域のｎ型チャネル層４３は逆に高濃度の電子蓄積層
４３ｂとなる。これにより、カソード・アノード間はｐ
ｎｐｎ構造となって、カソードからの電子注入、アノー
ドからのホール注入が止り、素子はターンオフする。
【００５２】この実施例によれば、ターンオン時のキャ
リア注入効率の向上およびターンオフ時のキャリア注入
の抑制が効果的に行われる。なおこの実施例において、
ターンオフ時のｎ- 型ベース層１内のキャリア排出のた
めの構造として、先の各実施例で用いたものを利用する
ことができる。
リア注入効率の向上およびターンオフ時のキャリア注入
の抑制が効果的に行われる。なおこの実施例において、
ターンオフ時のｎ- 型ベース層１内のキャリア排出のた
めの構造として、先の各実施例で用いたものを利用する
ことができる。
【００５３】図９は、図８の実施例を変形した実施例で
ある。この実施例では、図８のアノード側のｎ型チャネ
ル層４３に代ってｐ型チャネル層４４を用いている。
ある。この実施例では、図８のアノード側のｎ型チャネ
ル層４３に代ってｐ型チャネル層４４を用いている。
【００５４】この素子をオン状態にするには、図８の実
施例と同様、図９(b) に示すように、第１の絶縁ゲート
電極５にカソードに対して正の電圧を印加し、第２のゲ
ート電極３６にアノードに対して負の電圧を印加する。
このとき、第１の絶縁ゲート電極５に挟まれた領域のｎ
型チャネル層４２は高濃度の電子蓄積層４２ａとなり、
第２の絶縁ゲート電極３６に挟まれた領域のｐ型チャネ
ル層４４は高濃度のホール蓄積層４４ａとなる。従って
先の実施例と同様に、順バイアス時のカソードからの電
子注入，アノードからホール注入の効率が大きく向上
し、低いオン電圧が得られる。
施例と同様、図９(b) に示すように、第１の絶縁ゲート
電極５にカソードに対して正の電圧を印加し、第２のゲ
ート電極３６にアノードに対して負の電圧を印加する。
このとき、第１の絶縁ゲート電極５に挟まれた領域のｎ
型チャネル層４２は高濃度の電子蓄積層４２ａとなり、
第２の絶縁ゲート電極３６に挟まれた領域のｐ型チャネ
ル層４４は高濃度のホール蓄積層４４ａとなる。従って
先の実施例と同様に、順バイアス時のカソードからの電
子注入，アノードからホール注入の効率が大きく向上
し、低いオン電圧が得られる。
【００５５】この素子をオフにするには、図９(c) に示
すように、第１の絶縁ゲート電極５にカソードに対して
負の電圧を印加し、第２のゲート電極３６にアノードに
対して正の電圧を印加する。このとき、第１の絶縁ゲー
ト電極５に挟まれた領域のｎ型チャネル層４２はｐ型反
転層４２ｂとなり、第２の絶縁ゲート電極３６に挟まれ
た領域のｐ型チャネル層４４はｎ型反転層４４ｂとな
る。これにより、カソード・アノード間はｐｎｐｎ構造
となって、カソードからの電子注入、アノードからのホ
ール注入が止り、素子はターンオフする。
すように、第１の絶縁ゲート電極５にカソードに対して
負の電圧を印加し、第２のゲート電極３６にアノードに
対して正の電圧を印加する。このとき、第１の絶縁ゲー
ト電極５に挟まれた領域のｎ型チャネル層４２はｐ型反
転層４２ｂとなり、第２の絶縁ゲート電極３６に挟まれ
た領域のｐ型チャネル層４４はｎ型反転層４４ｂとな
る。これにより、カソード・アノード間はｐｎｐｎ構造
となって、カソードからの電子注入、アノードからのホ
ール注入が止り、素子はターンオフする。
【００５６】なお以上において、図１の実施例に対して
図２の実施例を示したように、他の実施例についても各
部の導電型を逆にして構成することができる。またオン
時のエミッタ注入効率を高くするために、エミッタ接合
部にヘテロ接合を用いることも有用である。
図２の実施例を示したように、他の実施例についても各
部の導電型を逆にして構成することができる。またオン
時のエミッタ注入効率を高くするために、エミッタ接合
部にヘテロ接合を用いることも有用である。
【００５７】次に、埋込み絶縁ゲート構造であって、溝
間隔が大きいものであってもノーマリオフ型となる絶縁
ゲート型のＳＩサイリスタの実施例を説明する。
間隔が大きいものであってもノーマリオフ型となる絶縁
ゲート型のＳＩサイリスタの実施例を説明する。
【００５８】図１０は、その様な実施例のＳＩサイリス
タの断面図である。高抵抗のｎ- 型ベース層１の一方の
面にｐ型ベース層４５が形成され、このｐ型ベース層４
５の表面にｎ+ 型カソード層（ソース層）７が形成され
ている。ｎ- 型ベース層１の裏面にはｐ+ 型アノード層
（ドレイン層）３が形成されている。カソード側には、
ｎ- 型ベース層１に達する深さの溝４が少なくとも一対
形成され、この溝４に絶縁ゲート電極５が埋込み形成さ
れている。
タの断面図である。高抵抗のｎ- 型ベース層１の一方の
面にｐ型ベース層４５が形成され、このｐ型ベース層４
５の表面にｎ+ 型カソード層（ソース層）７が形成され
ている。ｎ- 型ベース層１の裏面にはｐ+ 型アノード層
（ドレイン層）３が形成されている。カソード側には、
ｎ- 型ベース層１に達する深さの溝４が少なくとも一対
形成され、この溝４に絶縁ゲート電極５が埋込み形成さ
れている。
【００５９】ｎ+ 型カソード層７にはカソード電極１２
が形成され、ｐ+ 型アノード層３にはアノード電極１１
が形成されている。またｐ型ベース層４５には直接接続
されたゲート電極４６が設けられている。
が形成され、ｐ+ 型アノード層３にはアノード電極１１
が形成されている。またｐ型ベース層４５には直接接続
されたゲート電極４６が設けられている。
【００６０】この実施例の素子は、ｐｎｐｎ構造を有す
るから、ゲートバイアス零のときはオフであり、ノーマ
リオフ型となる。絶縁ゲート電極５にカソードに対して
正の電圧を印加すると、ｐ型ベース層４５の溝４側壁部
にｎ型チャネルが形成されて、ｎ+ 型カソード層７から
の電子がｎ- 型ベース層１に注入される。注入された電
子がｐ+ 型アノード層に達すると、ｐ+ 型アノード層３
からはホールが注入され、サイリスタはターンオンす
る。
るから、ゲートバイアス零のときはオフであり、ノーマ
リオフ型となる。絶縁ゲート電極５にカソードに対して
正の電圧を印加すると、ｐ型ベース層４５の溝４側壁部
にｎ型チャネルが形成されて、ｎ+ 型カソード層７から
の電子がｎ- 型ベース層１に注入される。注入された電
子がｐ+ 型アノード層に達すると、ｐ+ 型アノード層３
からはホールが注入され、サイリスタはターンオンす
る。
【００６１】絶縁ゲート電極５をカソードに対して負ま
たは零とすることにより、カソード層７からの電子注入
が止まり、素子はターンオフする。このとき、ｎ- 型ベ
ース層１内に蓄積されたホールはこのｎ- 型ベース層１
に直接接続されたゲート電極４６を介して外部に排出さ
れ、高速のターンオフができる。
たは零とすることにより、カソード層７からの電子注入
が止まり、素子はターンオフする。このとき、ｎ- 型ベ
ース層１内に蓄積されたホールはこのｎ- 型ベース層１
に直接接続されたゲート電極４６を介して外部に排出さ
れ、高速のターンオフができる。
【００６２】なお、ゲート電極４６は独立に端子として
取り出してもよいし、カソード電極と短絡してもよい
が、ツェナーダイオードかまたは、ターンオフ時に導通
するように制御されるＭＯＳトランジスタを設けておく
ことが好ましい。
取り出してもよいし、カソード電極と短絡してもよい
が、ツェナーダイオードかまたは、ターンオフ時に導通
するように制御されるＭＯＳトランジスタを設けておく
ことが好ましい。
【００６３】この実施例によれば、ノーマリオフ型であ
って、高速のターンオン，ターンオフができるＳＩサイ
リスタが得られる。またオフ時には、ｎ-型ベース層１
とｐ型ベース層４５のｐｎ接合部でｎ- 型ベース層側に
空乏層が伸びることによって、高耐圧特性が保証され
る。
って、高速のターンオン，ターンオフができるＳＩサイ
リスタが得られる。またオフ時には、ｎ-型ベース層１
とｐ型ベース層４５のｐｎ接合部でｎ- 型ベース層側に
空乏層が伸びることによって、高耐圧特性が保証され
る。
【００６４】ｐ+ 型アノード層３の部分を、図に示すよ
うにｎ+ 型層とすれば、サイリスタではなく、絶縁ゲー
ト型のＳＩトランジスタとなる。このことは、図１１以
下の実施例でも同様である。
うにｎ+ 型層とすれば、サイリスタではなく、絶縁ゲー
ト型のＳＩトランジスタとなる。このことは、図１１以
下の実施例でも同様である。
【００６５】図１１は、図１０の実施例を変形して、溝
４をアノード層３に達する深さに形成した実施例であ
る。この実施例では、ターンオン時、ｎ- 型ベース層１
の溝４の側壁部に沿って電子蓄積層が形成されるため、
速やかにカソード・アノード間が導通する。したがって
より高速のターンオンができる。
４をアノード層３に達する深さに形成した実施例であ
る。この実施例では、ターンオン時、ｎ- 型ベース層１
の溝４の側壁部に沿って電子蓄積層が形成されるため、
速やかにカソード・アノード間が導通する。したがって
より高速のターンオンができる。
【００６６】また、ターンオフ時、絶縁ゲート電極５に
カソードに対して負の電圧を印加すれば、ｎ- ベース層
１の溝４側壁部にはｐ型反転層が形成される。そしてｎ
- 型ベース層１内の蓄積ホールはこのｐ型反転層を介
し、ｐ型ベース層４５を介して外部に速やかに排出され
る。従って、ターンオフ動作も高速に行われる。
カソードに対して負の電圧を印加すれば、ｎ- ベース層
１の溝４側壁部にはｐ型反転層が形成される。そしてｎ
- 型ベース層１内の蓄積ホールはこのｐ型反転層を介
し、ｐ型ベース層４５を介して外部に速やかに排出され
る。従って、ターンオフ動作も高速に行われる。
【００６７】図１２〜図１５はやはり図１０の実施例を
変形した実施例であり、ｐ型ベース層４５とｎ+ 型カソ
ード層７の間に低濃度のｎ-型チャネル層４７が設けら
れている。溝４は、図１２ではｎ- 型チャネル層４７の
途中まで、図１３ではｐ型ベース層４５の途中まで、図
１４ではｎ- 型ベース層１の途中まで、図１５ではアノ
ード層３に達する深さまで形成されている。これら図１
２〜図１５の実施例でも、絶縁ゲート電極５にカソード
に対して負の電圧を印加して、ｎ- 型チャネル層４７の
電位を下げてカソード層７からの電子注入を抑制するこ
とにより、ターンオフすることができる。
変形した実施例であり、ｐ型ベース層４５とｎ+ 型カソ
ード層７の間に低濃度のｎ-型チャネル層４７が設けら
れている。溝４は、図１２ではｎ- 型チャネル層４７の
途中まで、図１３ではｐ型ベース層４５の途中まで、図
１４ではｎ- 型ベース層１の途中まで、図１５ではアノ
ード層３に達する深さまで形成されている。これら図１
２〜図１５の実施例でも、絶縁ゲート電極５にカソード
に対して負の電圧を印加して、ｎ- 型チャネル層４７の
電位を下げてカソード層７からの電子注入を抑制するこ
とにより、ターンオフすることができる。
【００６８】なお図１２の実施例では、絶縁ゲート電極
５によってｐ型ベース層４５の電位は制御されないか
ら、ターンオン時にはｐ型ベース層４５に接続されたゲ
ート電極４６にカソードに対して正の電圧を印加する。
５によってｐ型ベース層４５の電位は制御されないか
ら、ターンオン時にはｐ型ベース層４５に接続されたゲ
ート電極４６にカソードに対して正の電圧を印加する。
【００６９】図１４の実施例では、ターンオン時、絶縁
ゲート電極５に印加する正電圧によってｐ型ベース層４
５の溝４側壁にｎ型チャネルが形成されて、高速ターン
オンができる。
ゲート電極５に印加する正電圧によってｐ型ベース層４
５の溝４側壁にｎ型チャネルが形成されて、高速ターン
オンができる。
【００７０】図１５の実施例では、図１１の実施例と同
様に、溝４の側壁に形成される蓄積層または反転層によ
って、高速のターンオン，ターンオフが可能である。
様に、溝４の側壁に形成される蓄積層または反転層によ
って、高速のターンオン，ターンオフが可能である。
【００７１】図１６(a) は、図１０の実施例について、
ｐ型ベース層４５からのゲート電極４６の取り出し方の
具体的構造を示している。図に示すように、ストライプ
状にパターン形成されるカソード層７の長手方向端部に
ｐ型ベース層４５が露出しており、ここにゲート電極４
６が形成されている。
ｐ型ベース層４５からのゲート電極４６の取り出し方の
具体的構造を示している。図に示すように、ストライプ
状にパターン形成されるカソード層７の長手方向端部に
ｐ型ベース層４５が露出しており、ここにゲート電極４
６が形成されている。
【００７２】図１６(b) は、この実施例の素子構造を等
価回路で示したものである。ただしこの等価回路は、基
本素子がｐｎｐｎ構造を持つＳＩサイリスタではなく、
ｎｐｎ構造のＳＩトランジスタの場合である。トランジ
スタＴのドレイン・ソース間にＥタイプＭＯＳトランジ
スタＱ1 が接続され、ドレインに直列にＤタイプＭＯＳ
トランジスタＱ2 が接続された形になる。ＥタイプＭＯ
ＳトランジスタＱ1 は、ｐ型ベース層４５をチャネル領
域とするトランジスタであり、ＤタイプＭＯＳトランジ
スタＱ2 は、絶縁ゲート電極５がｎ- 型ベース層１中に
埋め込まれた部分のｎ- 型ベース層１をチャネル領域と
するトランジスタである。
価回路で示したものである。ただしこの等価回路は、基
本素子がｐｎｐｎ構造を持つＳＩサイリスタではなく、
ｎｐｎ構造のＳＩトランジスタの場合である。トランジ
スタＴのドレイン・ソース間にＥタイプＭＯＳトランジ
スタＱ1 が接続され、ドレインに直列にＤタイプＭＯＳ
トランジスタＱ2 が接続された形になる。ＥタイプＭＯ
ＳトランジスタＱ1 は、ｐ型ベース層４５をチャネル領
域とするトランジスタであり、ＤタイプＭＯＳトランジ
スタＱ2 は、絶縁ゲート電極５がｎ- 型ベース層１中に
埋め込まれた部分のｎ- 型ベース層１をチャネル領域と
するトランジスタである。
【００７３】図１７(a) は、図１４の実施例について、
ｐ型ベース層４５からのゲート電極４６の取り出し方の
具体的構造を示している。図１６と同様に、ストライプ
状にパターン形成されるカソード層７およびｎ- 型チャ
ネル層４７の長手方向端部にｐ型ベース層４５が露出し
ており、ここにゲート電極４６が形成されている。
ｐ型ベース層４５からのゲート電極４６の取り出し方の
具体的構造を示している。図１６と同様に、ストライプ
状にパターン形成されるカソード層７およびｎ- 型チャ
ネル層４７の長手方向端部にｐ型ベース層４５が露出し
ており、ここにゲート電極４６が形成されている。
【００７４】図１７(b) は、この実施例の素子構造を、
基本素子がＳＩトランジスタの場合について等価回路で
示したものである。トランジスタＴのドレイン・ソース
間にＥタイプＭＯＳトランジスタＱ1 が接続され、ドレ
インおよびソースにそれぞれ直列にＤタイプＭＯＳトラ
ンジスタＱ2 およびＱ3 が接続された形になる。Ｅタイ
プＭＯＳトランジスタＱ1 は、ｐ型ベース層４５をチャ
ネル領域とするトランジスタであり、ドレイン側のＤタ
イプＭＯＳトランジスタＱ2 は、絶縁ゲート電極５がｎ
- 型ベース層１中に埋め込まれた部分のｎ- 型ベース層
１をチャネル領域とするトランジスタであり、ソース側
のＤタイプＭＯＳトランジスタＱ3 は、ｎ- 型チャネル
層４７をチャネル領域とするトランジスタである。
基本素子がＳＩトランジスタの場合について等価回路で
示したものである。トランジスタＴのドレイン・ソース
間にＥタイプＭＯＳトランジスタＱ1 が接続され、ドレ
インおよびソースにそれぞれ直列にＤタイプＭＯＳトラ
ンジスタＱ2 およびＱ3 が接続された形になる。Ｅタイ
プＭＯＳトランジスタＱ1 は、ｐ型ベース層４５をチャ
ネル領域とするトランジスタであり、ドレイン側のＤタ
イプＭＯＳトランジスタＱ2 は、絶縁ゲート電極５がｎ
- 型ベース層１中に埋め込まれた部分のｎ- 型ベース層
１をチャネル領域とするトランジスタであり、ソース側
のＤタイプＭＯＳトランジスタＱ3 は、ｎ- 型チャネル
層４７をチャネル領域とするトランジスタである。
【００７５】図１８(a) (b) は、図１０および図１６の
実施例を変形して、ターンオフ時のホール排出用の縦型
ＭＯＳトランジスタを導入した実施例である。図１８
(a) に示すように、ストライプ状の絶縁ゲート電極５の
端部に、図１の実施例と同様にして、ｐ型ソース層８、
ｎ型チャネル層９およびｐ型ドレイン層１０が形成され
て、ゲート電極５を共有する縦型のｐチャネルＭＯＳト
ランジスタが構成されている。
実施例を変形して、ターンオフ時のホール排出用の縦型
ＭＯＳトランジスタを導入した実施例である。図１８
(a) に示すように、ストライプ状の絶縁ゲート電極５の
端部に、図１の実施例と同様にして、ｐ型ソース層８、
ｎ型チャネル層９およびｐ型ドレイン層１０が形成され
て、ゲート電極５を共有する縦型のｐチャネルＭＯＳト
ランジスタが構成されている。
【００７６】縦型ＭＯＳトランジスタのドレイン電極４
１は、実際にはカソード電極１２と一体に連続的に形成
される。カソード層７の端部には、図１６或いは図１７
の実施例と同様にｐ型ベース層４５が露出していて、こ
こにもゲート電極４６が形成されている。ただし、この
ゲート電極４６は必ずしも必要ではない。このゲート電
極４６を設けなければ、カソード側はドレイン電極４１
を兼ねてカソード電極１２を全面に形成してた単層電極
構造とすることができる。
１は、実際にはカソード電極１２と一体に連続的に形成
される。カソード層７の端部には、図１６或いは図１７
の実施例と同様にｐ型ベース層４５が露出していて、こ
こにもゲート電極４６が形成されている。ただし、この
ゲート電極４６は必ずしも必要ではない。このゲート電
極４６を設けなければ、カソード側はドレイン電極４１
を兼ねてカソード電極１２を全面に形成してた単層電極
構造とすることができる。
【００７７】この様な単層電極構造は、大電力用素子と
して、圧接電極構造を採用する場合に有利である。
して、圧接電極構造を採用する場合に有利である。
【００７８】図１８(b) は、基本素子がやはりＳＩトラ
ンジスタである場合についての等価回路を示している。
トランジスタＴに並列に接続されるＭＯＳトランジスタ
Ｑ1、ドレインに直列接続されるＭＯＳトランジスタＱ2
は、先の実施例と同様である。この実施例で導入された
ホール排出用の縦型ＭＯＳトランジスタは、Ｑ4 とし
て、ｐ型ベース層とソース間に挿入された形になる。
ンジスタである場合についての等価回路を示している。
トランジスタＴに並列に接続されるＭＯＳトランジスタ
Ｑ1、ドレインに直列接続されるＭＯＳトランジスタＱ2
は、先の実施例と同様である。この実施例で導入された
ホール排出用の縦型ＭＯＳトランジスタは、Ｑ4 とし
て、ｐ型ベース層とソース間に挿入された形になる。
【００７９】図１９(a) (b) は、図１４および図１７の
実施例を変形して、図１８と同様に、ターンオフ時のホ
ール排出用の縦型ＭＯＳトランジスタを導入した実施例
である。等価回路は、図１７(b) に対して、ＭＯＳトラ
ンジスタＱ4 が付加された形になっている。
実施例を変形して、図１８と同様に、ターンオフ時のホ
ール排出用の縦型ＭＯＳトランジスタを導入した実施例
である。等価回路は、図１７(b) に対して、ＭＯＳトラ
ンジスタＱ4 が付加された形になっている。
【００８０】図２０は、図１８の実施例を変形した実施
例である。この実施例では、素子のメイン・チャネルと
ｐ型ベース層４５の露出部、およびターンオフ時のホー
ル排出用縦型ＭＯＳトランジスタのチャネル領域を一列
に並べて、埋込み絶縁ゲート電極５を、メイン・チャネ
ルを制御するゲート電極（Ｇ1 ）５1 とホール排出用縦
型ＭＯＳトランジスタのチャネルを制御するゲート電極
（Ｇ2 ）５2 とに分離して別々に形成した実施例であ
る。
例である。この実施例では、素子のメイン・チャネルと
ｐ型ベース層４５の露出部、およびターンオフ時のホー
ル排出用縦型ＭＯＳトランジスタのチャネル領域を一列
に並べて、埋込み絶縁ゲート電極５を、メイン・チャネ
ルを制御するゲート電極（Ｇ1 ）５1 とホール排出用縦
型ＭＯＳトランジスタのチャネルを制御するゲート電極
（Ｇ2 ）５2 とに分離して別々に形成した実施例であ
る。
【００８１】この実施例の素子でのターンオフ時の二つ
のゲートＧ1 ，Ｇ2 の駆動例を図２０(b) に示した。図
に示すように先ず、ゲートＧ1 に負の電圧を印加してホ
ール排出用ＭＯＳトランジスタを導通状態とし、これに
遅れてゲートＧ2 に負の電圧を印加してメイン・チャネ
ルでの電子注入を止める。
のゲートＧ1 ，Ｇ2 の駆動例を図２０(b) に示した。図
に示すように先ず、ゲートＧ1 に負の電圧を印加してホ
ール排出用ＭＯＳトランジスタを導通状態とし、これに
遅れてゲートＧ2 に負の電圧を印加してメイン・チャネ
ルでの電子注入を止める。
【００８２】この実施例のようなゲート駆動によって、
ターンオフ時のメイン・チャネルでの電子注入の抑制が
効率的になり、高いターンオフ能力が得られる。
ターンオフ時のメイン・チャネルでの電子注入の抑制が
効率的になり、高いターンオフ能力が得られる。
【００８３】図２１は、図１９の実施例の素子について
同様に、埋込み絶縁ゲート電極５を、メイン・チャネル
を制御するゲート電極５1 とホール排出用縦型ＭＯＳト
ランジスタのチャネルを制御するゲート電極５2 とに分
離して別々に形成した実施例である。図２１(b) は、図
２０(b) と同様のゲート駆動法を示している。
同様に、埋込み絶縁ゲート電極５を、メイン・チャネル
を制御するゲート電極５1 とホール排出用縦型ＭＯＳト
ランジスタのチャネルを制御するゲート電極５2 とに分
離して別々に形成した実施例である。図２１(b) は、図
２０(b) と同様のゲート駆動法を示している。
【００８４】この実施例によっても、高いターンオフ能
力が得られる。
力が得られる。
【００８５】図２２は、図１３の実施例の素子におい
て、溝４の間隔を十分に小さく、例えば１μm 以下に設
定した実施例である。図２２(a) に示すように、ｎ+ 型
カソード層７とｐ型ベース層４５の間にはｎ型ウェル層
５１（図１３のｎ- 型チャネル層４７に相当する）が設
けられている。
て、溝４の間隔を十分に小さく、例えば１μm 以下に設
定した実施例である。図２２(a) に示すように、ｎ+ 型
カソード層７とｐ型ベース層４５の間にはｎ型ウェル層
５１（図１３のｎ- 型チャネル層４７に相当する）が設
けられている。
【００８６】この実施例の素子をターンオンするには、
図２２(b) に示すように、絶縁ゲート電極５にカソード
に対して正の電圧を印加する。このとき、ｎ型ウェル層
５１は全体が高濃度ｎ+ の電子蓄積層５１ａとなり、実
質的にカソード層がｐ型ベース層４５に接する状態とな
る。この結果カソードの電子注入効率が向上する。
図２２(b) に示すように、絶縁ゲート電極５にカソード
に対して正の電圧を印加する。このとき、ｎ型ウェル層
５１は全体が高濃度ｎ+ の電子蓄積層５１ａとなり、実
質的にカソード層がｐ型ベース層４５に接する状態とな
る。この結果カソードの電子注入効率が向上する。
【００８７】この実施例の素子をターンオフするには、
図２２(c) に示すように、絶縁ゲート電極５にカソード
に対して負の電圧を印加する。この時、ｎ型ウェル層５
１は全体が高濃度ｐ+ の反転層５１ｃとなる。これによ
り、カソードからの電子注入が効果的に抑制される。
図２２(c) に示すように、絶縁ゲート電極５にカソード
に対して負の電圧を印加する。この時、ｎ型ウェル層５
１は全体が高濃度ｐ+ の反転層５１ｃとなる。これによ
り、カソードからの電子注入が効果的に抑制される。
【００８８】図２３は、図２２の実施例の溝４をｎ- 型
ベース層１に達する深さまで掘り下げた実施例である。
図２２の実施例と同様に、ターンオン時は図２３(b) に
示すようにゲート電極に正の電圧を与え、ターンオフ時
は図２３(c) に示すようにゲート電極５に負の電圧を与
える。この実施例では、ターンオン時、ｐ型ベース層４
５の側壁にｎ型チャネルが形成されるために、より高速
のターンオン動作が可能になる。
ベース層１に達する深さまで掘り下げた実施例である。
図２２の実施例と同様に、ターンオン時は図２３(b) に
示すようにゲート電極に正の電圧を与え、ターンオフ時
は図２３(c) に示すようにゲート電極５に負の電圧を与
える。この実施例では、ターンオン時、ｐ型ベース層４
５の側壁にｎ型チャネルが形成されるために、より高速
のターンオン動作が可能になる。
【００８９】なお図２３の実施例に於いて、溝４の深さ
は、ｎ- 型ベース層１内に食い込まないように、ｐ型ベ
ース層４５とｎ- 型ベース層１の接合部ぎりぎりの位置
までとすることが特性上好ましい。それ以上深くする
と、溝４に挟まれた領域でｎ- 型ベース層１の電位が制
御されて、サイリスタ特性が悪化する可能性があるから
である。
は、ｎ- 型ベース層１内に食い込まないように、ｐ型ベ
ース層４５とｎ- 型ベース層１の接合部ぎりぎりの位置
までとすることが特性上好ましい。それ以上深くする
と、溝４に挟まれた領域でｎ- 型ベース層１の電位が制
御されて、サイリスタ特性が悪化する可能性があるから
である。
【００９０】図２４は、図２２の実施例のｎ型ウェル５
１の部分をｐ型ウェル５２に置き換えた実施例である。
この場合、ターンオン時にはゲート電極５に負の電圧を
印加して、図２４(b) に示すようにｐ型ウェル５２をｎ
型反転層５２ａとする。ターンオフ時はゲート電極５に
正の電圧を印加して、図２４(c) に示すようにｐ型ウェ
ル５２の部分をｐ型の電子蓄積層５２ｃとする。
１の部分をｐ型ウェル５２に置き換えた実施例である。
この場合、ターンオン時にはゲート電極５に負の電圧を
印加して、図２４(b) に示すようにｐ型ウェル５２をｎ
型反転層５２ａとする。ターンオフ時はゲート電極５に
正の電圧を印加して、図２４(c) に示すようにｐ型ウェ
ル５２の部分をｐ型の電子蓄積層５２ｃとする。
【００９１】図２５は、図２３の実施例のｎ型ウェル５
１の部分をｐ型ウェル５２に置き換えた実施例である。
この場合、ターンオン時にはゲート電極５に負の電圧を
印加して、図２５(b) に示すようにｐ型ウェル５２をｎ
型反転層５２ａとする。ターンオフ時はゲート電極５に
正の電圧を印加して、図２５(c) に示すようにｐ型ウェ
ル５２の部分をｐ型の電子蓄積層５２ｃとする。
１の部分をｐ型ウェル５２に置き換えた実施例である。
この場合、ターンオン時にはゲート電極５に負の電圧を
印加して、図２５(b) に示すようにｐ型ウェル５２をｎ
型反転層５２ａとする。ターンオフ時はゲート電極５に
正の電圧を印加して、図２５(c) に示すようにｐ型ウェ
ル５２の部分をｐ型の電子蓄積層５２ｃとする。
【００９２】なおこれら図２２〜図２５の実施例におい
ても、先の実施例と同様に、ｎ- 型ベース層１内のホー
ル排出用の縦型ＭＯＳトランジスタを組み込むことは有
効である。
ても、先の実施例と同様に、ｎ- 型ベース層１内のホー
ル排出用の縦型ＭＯＳトランジスタを組み込むことは有
効である。
【００９３】図２６(a) (b) は、図１４の実施例のサイ
リスタ構造の場合の断面図と等価回路図を示している。
図２６(b) に示すように、サイリスタＴh のｎｐｎトラ
ンジスタ部分に対して並列にＥタイプＭＯＳトランジス
タＱ1 が入り、カソード側に直列にＤタイプＭＯＳトラ
ンジスタＱ3 が入る。トランジスタＱ1 は、ｐ型ベース
層４５をチャネルとするｎチャネルＭＯＳトランジスタ
であり、Ｑ3 はｎ- 型チャネル層４７をチャネルとする
ｎチャネルＭＯＳトランジスタである。
リスタ構造の場合の断面図と等価回路図を示している。
図２６(b) に示すように、サイリスタＴh のｎｐｎトラ
ンジスタ部分に対して並列にＥタイプＭＯＳトランジス
タＱ1 が入り、カソード側に直列にＤタイプＭＯＳトラ
ンジスタＱ3 が入る。トランジスタＱ1 は、ｐ型ベース
層４５をチャネルとするｎチャネルＭＯＳトランジスタ
であり、Ｑ3 はｎ- 型チャネル層４７をチャネルとする
ｎチャネルＭＯＳトランジスタである。
【００９４】図２７(a) (b) は、図２６(a) (b) の実施
例に対して、ｎ- 型ベース層１内のホール排出のための
高濃度ｐ+ 型層３３を設けた実施例の断面構造と等価回
路である。ストライプ状にパターン形成されるｎ+ 型カ
ソード層７の端部に、ｐ型ベース層４５に繋がる深さの
ｐ+ 型層３３が形成されている。図ではカソード電極を
省略しているが、カソード電極はｎ+ 型カソード層７と
同時にｐ+ 型層３３にもコンタクトするように全面に配
設される。
例に対して、ｎ- 型ベース層１内のホール排出のための
高濃度ｐ+ 型層３３を設けた実施例の断面構造と等価回
路である。ストライプ状にパターン形成されるｎ+ 型カ
ソード層７の端部に、ｐ型ベース層４５に繋がる深さの
ｐ+ 型層３３が形成されている。図ではカソード電極を
省略しているが、カソード電極はｎ+ 型カソード層７と
同時にｐ+ 型層３３にもコンタクトするように全面に配
設される。
【００９５】ｐ型ベース層４５の横方向抵抗Ｒが、図２
７(b) に示すように、サイリスタのｐ型ベース層をカソ
ードに短絡する抵抗Ｒとなる。
７(b) に示すように、サイリスタのｐ型ベース層をカソ
ードに短絡する抵抗Ｒとなる。
【００９６】図２８(a) 〜(c) は、アノード側に埋込み
絶縁ゲート電極３６を有する絶縁ゲートサイリスタにお
いて、ｐ+ 型エミッタ層３とｎ- 型ベース層１の間に低
濃度のｐ- 型チャネル層５４が設けられた実施例であ
る。図２８(a) では、絶縁ゲート電極３６の埋込み溝３
５がｐ+ 型エミッタ層３からｐ- 型チャネル層５４の途
中まで達する深さに形成されている。図２８(b) では、
埋込み溝３５がｎ- 型ベース層１に達する深さに形成さ
れ、図２８(c) では埋込み溝３５がｐ型ベース層４５に
達する深さに形成されている。
絶縁ゲート電極３６を有する絶縁ゲートサイリスタにお
いて、ｐ+ 型エミッタ層３とｎ- 型ベース層１の間に低
濃度のｐ- 型チャネル層５４が設けられた実施例であ
る。図２８(a) では、絶縁ゲート電極３６の埋込み溝３
５がｐ+ 型エミッタ層３からｐ- 型チャネル層５４の途
中まで達する深さに形成されている。図２８(b) では、
埋込み溝３５がｎ- 型ベース層１に達する深さに形成さ
れ、図２８(c) では埋込み溝３５がｐ型ベース層４５に
達する深さに形成されている。
【００９７】これらの実施例によっても、ゲートバイア
スは逆になるが、先の図１２〜図１４の実施例で説明し
たと同様の原理で高速のターンオン，ターンオフが可能
である。
スは逆になるが、先の図１２〜図１４の実施例で説明し
たと同様の原理で高速のターンオン，ターンオフが可能
である。
【００９８】図２９(a) (b) は、図２８(b) の実施例に
ついて、具体的にｐ型ベース層からのゲート電極４６の
取出しの構造と等価回路を示している。ゲート電極４６
の取り出し構造は、先の図１６，図１７等の実施例と同
様である。等価回路は、図２９(b) に示すように、サイ
リスタＴh のアノード側に直列にＤタイプのｐチャネル
ＭＯＳトランジスタＱ5 が接続された形になる。
ついて、具体的にｐ型ベース層からのゲート電極４６の
取出しの構造と等価回路を示している。ゲート電極４６
の取り出し構造は、先の図１６，図１７等の実施例と同
様である。等価回路は、図２９(b) に示すように、サイ
リスタＴh のアノード側に直列にＤタイプのｐチャネル
ＭＯＳトランジスタＱ5 が接続された形になる。
【００９９】図３０は、カソード側に埋込み絶縁ゲート
電極５を設けると共に、アノード側にも同様に埋込み絶
縁ゲート電極３６を設けた別の実施例の絶縁ゲートサイ
リスタである。ｐ型ベース層４５には直接ゲート電極４
６が接続されている。ｐ+ 型エミッタ層３とｎ- 型ベー
ス層１の間にはｐ- 型チャネル層５４が設けられてい
る。
電極５を設けると共に、アノード側にも同様に埋込み絶
縁ゲート電極３６を設けた別の実施例の絶縁ゲートサイ
リスタである。ｐ型ベース層４５には直接ゲート電極４
６が接続されている。ｐ+ 型エミッタ層３とｎ- 型ベー
ス層１の間にはｐ- 型チャネル層５４が設けられてい
る。
【０１００】図３１は、図３０の構造を僅かに変形した
実施例で、ｎ+ 型エミッタ層７とｐ型ベース層４５の間
にｎ- 型チャネル層４７が形成されている。
実施例で、ｎ+ 型エミッタ層７とｐ型ベース層４５の間
にｎ- 型チャネル層４７が形成されている。
【０１０１】これら図３０，図３１の実施例において
も、ターンオフ時、カソード側からの電子注入とアノー
ド側からのホール注入が抑制でき、高速のターンオフ動
作が可能である。
も、ターンオフ時、カソード側からの電子注入とアノー
ド側からのホール注入が抑制でき、高速のターンオフ動
作が可能である。
【０１０２】図３２(a) (b) は、図３１の素子構造のｐ
型ベース層４５からのゲート電極取り出し構造と等価回
路を示す。ストライプ状に形成されるｎ+ 型エミッタ層
７の端部に、ｎ- 型ベース層１に達する深さにｐ+ 型層
３３が形成され、ここに図示しないゲート電極が接続さ
れる。図では、アノード側にも、ｎ- 型ベース層１をア
ノード電極１１に短絡するｎ+ 型層３４が、やはりスト
ライプ状に形成されるｐ+ 型エミッタ層３の端部に形成
されている。
型ベース層４５からのゲート電極取り出し構造と等価回
路を示す。ストライプ状に形成されるｎ+ 型エミッタ層
７の端部に、ｎ- 型ベース層１に達する深さにｐ+ 型層
３３が形成され、ここに図示しないゲート電極が接続さ
れる。図では、アノード側にも、ｎ- 型ベース層１をア
ノード電極１１に短絡するｎ+ 型層３４が、やはりスト
ライプ状に形成されるｐ+ 型エミッタ層３の端部に形成
されている。
【０１０３】図３３は、図２６の実施例の素子構造を基
本として、カソード側にエミッタ短絡用のｐチャネルＭ
ＯＳトランジスタを組み込んだ実施例である。ｐ型ベー
ス層４５上に、ｎ- 型チャネル層４７が形成され、さら
にｎ型ウェル層５６（ｎ型エミッタ層）が形成されてい
る。このｎ型ウェル層５６表面からｎ- 型ベース層１に
達する深さに溝４が形成されて、ここに絶縁ゲート電極
５が埋込み形成されている。ｎ型ウェル層５６の溝４の
側壁部にｐ+ 型ドレイン層５７が形成され、カソード電
極１２はｎ型ウェル層５６と同時にこのｐ+ 型ドレイン
層５７に接続されている。
本として、カソード側にエミッタ短絡用のｐチャネルＭ
ＯＳトランジスタを組み込んだ実施例である。ｐ型ベー
ス層４５上に、ｎ- 型チャネル層４７が形成され、さら
にｎ型ウェル層５６（ｎ型エミッタ層）が形成されてい
る。このｎ型ウェル層５６表面からｎ- 型ベース層１に
達する深さに溝４が形成されて、ここに絶縁ゲート電極
５が埋込み形成されている。ｎ型ウェル層５６の溝４の
側壁部にｐ+ 型ドレイン層５７が形成され、カソード電
極１２はｎ型ウェル層５６と同時にこのｐ+ 型ドレイン
層５７に接続されている。
【０１０４】この実施例の素子では、ターンオフ時、絶
縁ゲート電極５にカソード電極に対して負の電圧を印加
すると、溝４の側壁からｎ- 型チャネル層４７にのびる
空乏層によってｎ型ウェル層４５からの電子注入が抑制
される。同時に、ｎ型ウェル層５６およびｎ- 型チャネ
ル層４７の側壁に形成されるｐ型チャネルを介してｎ-
型ベース層１内のホールがカソード電極１２に排出され
る。これにより、高速のターンオフ動作ができる。
縁ゲート電極５にカソード電極に対して負の電圧を印加
すると、溝４の側壁からｎ- 型チャネル層４７にのびる
空乏層によってｎ型ウェル層４５からの電子注入が抑制
される。同時に、ｎ型ウェル層５６およびｎ- 型チャネ
ル層４７の側壁に形成されるｐ型チャネルを介してｎ-
型ベース層１内のホールがカソード電極１２に排出され
る。これにより、高速のターンオフ動作ができる。
【０１０５】図３４は、図３３の実施例に加えて、カソ
ード側にもエミッタ短絡用のｎチャネルＭＯＳトランジ
スタを同様の構造をもって組み込んだ実施例である。す
なわちｎ- 型ベース層１のアノード側に、所定厚みのｐ
型ウェル層５８（ｐ型エミッタ層）が形成され、これを
貫通する形で溝３５とこれに埋め込まれた絶縁ゲート電
極３６が形成される。そしてｐ型ウェルの溝３５の側壁
部にｎ+ 型ドレイン層５９が形成される。アノード電極
１４は、ｐ型ウェル層５８と同時にこのｎ+ 型ドレイン
層５９に接続される。
ード側にもエミッタ短絡用のｎチャネルＭＯＳトランジ
スタを同様の構造をもって組み込んだ実施例である。す
なわちｎ- 型ベース層１のアノード側に、所定厚みのｐ
型ウェル層５８（ｐ型エミッタ層）が形成され、これを
貫通する形で溝３５とこれに埋め込まれた絶縁ゲート電
極３６が形成される。そしてｐ型ウェルの溝３５の側壁
部にｎ+ 型ドレイン層５９が形成される。アノード電極
１４は、ｐ型ウェル層５８と同時にこのｎ+ 型ドレイン
層５９に接続される。
【０１０６】この実施例の素子のターンオフ駆動は、好
ましくは次のように行う。まずアノード側のゲート電極
３６にアノード電極１４に対して正の電圧を印加する。
これにより、ｐ型ウェル層５８の溝３５側壁に形成され
るｎ型チャネルを介してｎ-型ベース層１がアノード電
極１４に短絡されたアノード短絡状態となり、アノード
側からのホール注入が抑制される。その後カソード側の
ゲート電極５にカソード電極１２に対して負の電圧を印
加する。これにより、カソード側の電子注入を抑制する
と同時に、ホールをカソード電極１３に排出する。
ましくは次のように行う。まずアノード側のゲート電極
３６にアノード電極１４に対して正の電圧を印加する。
これにより、ｐ型ウェル層５８の溝３５側壁に形成され
るｎ型チャネルを介してｎ-型ベース層１がアノード電
極１４に短絡されたアノード短絡状態となり、アノード
側からのホール注入が抑制される。その後カソード側の
ゲート電極５にカソード電極１２に対して負の電圧を印
加する。これにより、カソード側の電子注入を抑制する
と同時に、ホールをカソード電極１３に排出する。
【０１０７】この様なゲート駆動を行うことによって、
効率的なターンオフができる。
効率的なターンオフができる。
【０１０８】図３５は、図３３の実施例の構造を３次元
的に展開した実施例の絶縁ゲートサイリスタである。ス
トライプ状に埋込み形成される絶縁ゲート電極５に沿っ
て、ｐ型ドレイン層５７が複数個に分割されて配置され
る。図３３の素子断面では、絶縁ゲート電極５に挟まれ
た領域内にｎ型ウェル層５６とｐ+型ドレイン層５７が
同時に形成されているのにたいして、この実施例では、
図３３と同じ素子断面について見ると、在る箇所ではｐ
型ドレイン層５７のみ、他の箇所ではｎ型ウェル層５６
のみが見える状態になっている。
的に展開した実施例の絶縁ゲートサイリスタである。ス
トライプ状に埋込み形成される絶縁ゲート電極５に沿っ
て、ｐ型ドレイン層５７が複数個に分割されて配置され
る。図３３の素子断面では、絶縁ゲート電極５に挟まれ
た領域内にｎ型ウェル層５６とｐ+型ドレイン層５７が
同時に形成されているのにたいして、この実施例では、
図３３と同じ素子断面について見ると、在る箇所ではｐ
型ドレイン層５７のみ、他の箇所ではｎ型ウェル層５６
のみが見える状態になっている。
【０１０９】図３６は、同様に図３４の実施例の素子を
３次元的に展開した実施例の絶縁ゲートサイリスタであ
る。カソード側のｐ+ 型ドレイン層５７と同様に、アノ
ード側のｎ+ 型ドレイン層５９が、ストライプ状の埋込
み絶縁ゲート電極３６に沿って複数個に分割配置されて
いる。
３次元的に展開した実施例の絶縁ゲートサイリスタであ
る。カソード側のｐ+ 型ドレイン層５７と同様に、アノ
ード側のｎ+ 型ドレイン層５９が、ストライプ状の埋込
み絶縁ゲート電極３６に沿って複数個に分割配置されて
いる。
【０１１０】これら図３５および図３６の実施例では、
埋込みゲート電極の間の領域の幅いっぱいをＭＯＳトラ
ンジスタのドレイン領域として利用することができる。
したがって、図３３および図３４の実施例と比較する
と、溝４および３５の間隔を狭くすることが容易であ
る。溝４および３５の間隔を狭くすれば、それだけター
ンオフ時の絶縁ゲート電極側からの空乏化によるキャリ
ア注入の抑制効果が大きくなり、ターンオフ能力の向上
が可能になる。
埋込みゲート電極の間の領域の幅いっぱいをＭＯＳトラ
ンジスタのドレイン領域として利用することができる。
したがって、図３３および図３４の実施例と比較する
と、溝４および３５の間隔を狭くすることが容易であ
る。溝４および３５の間隔を狭くすれば、それだけター
ンオフ時の絶縁ゲート電極側からの空乏化によるキャリ
ア注入の抑制効果が大きくなり、ターンオフ能力の向上
が可能になる。
【０１１１】図３７(a) (b) は、図２７の実施例の素子
構造に更に、カソード側に縦型のｎチャネルＭＯＳトラ
ンジスタを組み込んだ実施例の素子構造と等価回路であ
る。ｐ型ベース層４５上にｎ- 型チャネル層４７，ｎ型
ウェル層５６が形成され、更にこの上にｐ型ウェル層６
１，ｎ+型ソース層６２が形成されている。ｎ+ 型ソー
ス層６２の表面からｎ- 型ベース層１に達する深さに溝
４が形成されて、絶縁ゲート電極５が埋込み形成されて
いる。これにより、ｐ型ウェル６１の溝側壁をチャネル
領域とするｎチャネルＭＯＳトランジスタＱ6 が、図３
７(b) に示すように、サイリスタのカソードに直列に入
った状態になる。またストライプ状のカソード領域の端
部には、ｎ- 型ベース層１に達する深いｐ+ 型層１０が
拡散形成されている。
構造に更に、カソード側に縦型のｎチャネルＭＯＳトラ
ンジスタを組み込んだ実施例の素子構造と等価回路であ
る。ｐ型ベース層４５上にｎ- 型チャネル層４７，ｎ型
ウェル層５６が形成され、更にこの上にｐ型ウェル層６
１，ｎ+型ソース層６２が形成されている。ｎ+ 型ソー
ス層６２の表面からｎ- 型ベース層１に達する深さに溝
４が形成されて、絶縁ゲート電極５が埋込み形成されて
いる。これにより、ｐ型ウェル６１の溝側壁をチャネル
領域とするｎチャネルＭＯＳトランジスタＱ6 が、図３
７(b) に示すように、サイリスタのカソードに直列に入
った状態になる。またストライプ状のカソード領域の端
部には、ｎ- 型ベース層１に達する深いｐ+ 型層１０が
拡散形成されている。
【０１１２】この実施例の素子をターンオンするには、
絶縁ゲート電極５にカソード電極に対して正の電圧を印
加する。この時、ｐ型ウェル層６１とｐ型ベース層４５
の溝側壁にｎ型チャネルが形成され、ｎ+ 型ソース層６
２から電子がｎ- 型ベース層１に注入される。この電子
注入に対応してｐ+ 型エミッタ層３からホール注入がな
されて、高速にターンオンする。
絶縁ゲート電極５にカソード電極に対して正の電圧を印
加する。この時、ｐ型ウェル層６１とｐ型ベース層４５
の溝側壁にｎ型チャネルが形成され、ｎ+ 型ソース層６
２から電子がｎ- 型ベース層１に注入される。この電子
注入に対応してｐ+ 型エミッタ層３からホール注入がな
されて、高速にターンオンする。
【０１１３】ターンオフの際には絶縁ゲート電極５にカ
ソード電極に対して負の電圧を印加する。これによりｎ
型チャネルは消滅してｎ+ 型ソース層６２からの電子注
入は止まり、同時にｎ- 型チャネル層４７に広がる空乏
層によって電子注入が抑制される。ｎ- 型ベース層１に
蓄積していたホールは、ｐ+ 型層１０を介してカソード
電極に排出される。以上により、素子はターンオフす
る。
ソード電極に対して負の電圧を印加する。これによりｎ
型チャネルは消滅してｎ+ 型ソース層６２からの電子注
入は止まり、同時にｎ- 型チャネル層４７に広がる空乏
層によって電子注入が抑制される。ｎ- 型ベース層１に
蓄積していたホールは、ｐ+ 型層１０を介してカソード
電極に排出される。以上により、素子はターンオフす
る。
【０１１４】この実施例によれば、カソード側の電子注
入がカソード側に直列に入ったＭＯＳトランジスタの導
通状態と、その下のｎ- 型チャネル層への空乏層の広が
りによって効果的に制御されるので、高いターンオフ能
力が得られる。
入がカソード側に直列に入ったＭＯＳトランジスタの導
通状態と、その下のｎ- 型チャネル層への空乏層の広が
りによって効果的に制御されるので、高いターンオフ能
力が得られる。
【０１１５】図３８(a) (b) は、図３７の素子を変形し
た実施例の素子断面構造と等価回路である。この実施例
では、ストライプ状の埋込みゲート電極５に沿って、ｎ
+ 型ソース層６２が複数個に分割されて配置されてい
る。したがってカソード側にはｐ型ウェル層６１も露出
しており、カソード電極（図では省略している）がｎ+
型ソース層６２と同時にｐ型ウェル層６１にもコンタク
トしている。図３７の実施例で設けられているホール排
出用のｐ+ 型層１０はこの実施例では設けられていな
い。
た実施例の素子断面構造と等価回路である。この実施例
では、ストライプ状の埋込みゲート電極５に沿って、ｎ
+ 型ソース層６２が複数個に分割されて配置されてい
る。したがってカソード側にはｐ型ウェル層６１も露出
しており、カソード電極（図では省略している）がｎ+
型ソース層６２と同時にｐ型ウェル層６１にもコンタク
トしている。図３７の実施例で設けられているホール排
出用のｐ+ 型層１０はこの実施例では設けられていな
い。
【０１１６】したがってこの実施例の素子は、図３８
(b) に示すように、カソード側に直列にｎチャネルＭＯ
ＳトランジスタＱ6 が入ると同時に、ｐ型ベース層とカ
ソードの間に、ｐ型ウェル層６１の抵抗を介してｎ型ウ
ェル層５６およびｎ- 型チャネル層４６をチャネルとす
るｐチャネルＭＯＳトランジスタＱ4 が入った形になっ
ている。
(b) に示すように、カソード側に直列にｎチャネルＭＯ
ＳトランジスタＱ6 が入ると同時に、ｐ型ベース層とカ
ソードの間に、ｐ型ウェル層６１の抵抗を介してｎ型ウ
ェル層５６およびｎ- 型チャネル層４６をチャネルとす
るｐチャネルＭＯＳトランジスタＱ4 が入った形になっ
ている。
【０１１７】この実施例の素子では、ｐチャネルＭＯＳ
トランジスタＱ4 がターンオフ時のｎ- 型ベース層１の
ホール排出用として機能する。この実施例によると、先
の実施例と異なり、ｎ- 型ベース層１のホールが直接カ
ソードに抜ける経路がないので、サイリスタのオン特性
を損なうことなく、高いターンオフ能力を実現すること
ができる。
トランジスタＱ4 がターンオフ時のｎ- 型ベース層１の
ホール排出用として機能する。この実施例によると、先
の実施例と異なり、ｎ- 型ベース層１のホールが直接カ
ソードに抜ける経路がないので、サイリスタのオン特性
を損なうことなく、高いターンオフ能力を実現すること
ができる。
【０１１８】図３９(a) (b) は、さらに図３７或いは図
３８の実施例の素子を変形した実施例の素子構造と等価
回路である。この実施例では、埋込み絶縁ゲート電極５
を長手方向に複数個に分割して配置し、その長手方向端
部に挟まれた領域に、図１の実施例と同様の構造でｐチ
ャネルＭＯＳトランジスタを形成している。
３８の実施例の素子を変形した実施例の素子構造と等価
回路である。この実施例では、埋込み絶縁ゲート電極５
を長手方向に複数個に分割して配置し、その長手方向端
部に挟まれた領域に、図１の実施例と同様の構造でｐチ
ャネルＭＯＳトランジスタを形成している。
【０１１９】この実施例によっても、オン特性を損なう
ことなく、優れたターンオフ能力を持つ絶縁ゲート型サ
イリスタが得られる。またホール排出用のｐチャネルＭ
ＯＳトランジスタは、サイリスタ本体の拡散層とは別個
の拡散層を利用して形成しているので、その拡散層の不
純物濃度をサイリスタ本体とは独立に設定することがで
き、所望のしきい値等特性の最適化が容易である。
ことなく、優れたターンオフ能力を持つ絶縁ゲート型サ
イリスタが得られる。またホール排出用のｐチャネルＭ
ＯＳトランジスタは、サイリスタ本体の拡散層とは別個
の拡散層を利用して形成しているので、その拡散層の不
純物濃度をサイリスタ本体とは独立に設定することがで
き、所望のしきい値等特性の最適化が容易である。
【０１２０】図４０(a) (b) は、図３７の素子構造を基
本として、これと図３２の構造とを組み合わせた実施例
の素子構造と等価回路である。アノード側にもｐ- 型チ
ャネル層５４が形成され、埋込み絶縁ゲート電極３６が
形成されている。ストライプ状ゲート電極３６の端部に
は、アノード側，カソード側にそれぞれ、エミッタ短絡
用のｐ+ 型層３３，ｎ+ 型層３４が形成されている。
本として、これと図３２の構造とを組み合わせた実施例
の素子構造と等価回路である。アノード側にもｐ- 型チ
ャネル層５４が形成され、埋込み絶縁ゲート電極３６が
形成されている。ストライプ状ゲート電極３６の端部に
は、アノード側，カソード側にそれぞれ、エミッタ短絡
用のｐ+ 型層３３，ｎ+ 型層３４が形成されている。
【０１２１】この実施例の素子も、ターンオフ時、カソ
ード側の電子注入とアノード側のホール注入がそれぞ
れ、縦型のＭＯＳトランジスタＱ6 ，Ｑ5により抑制さ
れ、高いターンオフ能力が得られる。
ード側の電子注入とアノード側のホール注入がそれぞ
れ、縦型のＭＯＳトランジスタＱ6 ，Ｑ5により抑制さ
れ、高いターンオフ能力が得られる。
【０１２２】図４１(a) (b) は、カソード側の構造を図
３８と同様とし、アノード側の構造を図４０と同様とし
た実施例の素子構造と等価回路である。
３８と同様とし、アノード側の構造を図４０と同様とし
た実施例の素子構造と等価回路である。
【０１２３】この実施例によっても、ターンオフ時、カ
ソード側の電子注入とアノード側のホール注入がＭＯＳ
トランジスタＱ6 ，Ｑ5 により抑制されて高いターンオ
フ能力が得られる。しかも、ｎ- 型ベース層のホールが
直接カソード電極に抜ける経路はないので、サイリスタ
のオン特性を損なうことはない。
ソード側の電子注入とアノード側のホール注入がＭＯＳ
トランジスタＱ6 ，Ｑ5 により抑制されて高いターンオ
フ能力が得られる。しかも、ｎ- 型ベース層のホールが
直接カソード電極に抜ける経路はないので、サイリスタ
のオン特性を損なうことはない。
【０１２４】図４２(a) (b) は、図３９と図４０の構造
を組み合わせた実施例の素子構造と等価回路である。
を組み合わせた実施例の素子構造と等価回路である。
【０１２５】この実施例によっても、ターンオフ時、カ
ソード側の電子注入とアノード側のホール注入がＭＯＳ
トランジスタＱ6 ，Ｑ5 により抑制されて高いターンオ
フ能力が得られる。ｎ- 型ベース層のホールが直接カソ
ード電極に抜ける経路はないので、サイリスタのオン特
性を損なうことはない。ホール排出用のｐチャネルＭＯ
Ｓトランジスタは、サイリスタ本体の拡散層とは別個の
拡散層を利用しているので、その拡散層の不純物濃度の
最適化が容易である。
ソード側の電子注入とアノード側のホール注入がＭＯＳ
トランジスタＱ6 ，Ｑ5 により抑制されて高いターンオ
フ能力が得られる。ｎ- 型ベース層のホールが直接カソ
ード電極に抜ける経路はないので、サイリスタのオン特
性を損なうことはない。ホール排出用のｐチャネルＭＯ
Ｓトランジスタは、サイリスタ本体の拡散層とは別個の
拡散層を利用しているので、その拡散層の不純物濃度の
最適化が容易である。
【０１２６】以上の図１から図４２までの実施例におい
て、絶縁ゲート電極が埋め込まれる溝の間隔とその領域
の不純物濃度は、溝側壁からの空乏層の伸び方を考慮し
て最適設定される。絶縁ゲート電極により形成される空
乏層幅は、絶縁ゲート電極に印加するバイアスが小さい
間は反転層の少数キャリアが無視できるのでバイアスに
比例して大きくなる。バイアスが大きくなって反転層の
キャリアが多くなると、空乏層幅は飽和して一定値にな
る。この空乏層幅の飽和値は、チャネル層の不純物濃度
が低いほど大きいが、例えば、不純物濃度が５×１０13
／cm3 以下では５μm 以上伸びる。従って反応性イオン
エッチングを利用して微細間隔のゲート埋込み用溝を形
成すれば、溝間を比較的低いゲートバイアスで完全空乏
化して、カソード或いはアノードからのキャリア注入を
止めるという制御を容易に行うことができる。
て、絶縁ゲート電極が埋め込まれる溝の間隔とその領域
の不純物濃度は、溝側壁からの空乏層の伸び方を考慮し
て最適設定される。絶縁ゲート電極により形成される空
乏層幅は、絶縁ゲート電極に印加するバイアスが小さい
間は反転層の少数キャリアが無視できるのでバイアスに
比例して大きくなる。バイアスが大きくなって反転層の
キャリアが多くなると、空乏層幅は飽和して一定値にな
る。この空乏層幅の飽和値は、チャネル層の不純物濃度
が低いほど大きいが、例えば、不純物濃度が５×１０13
／cm3 以下では５μm 以上伸びる。従って反応性イオン
エッチングを利用して微細間隔のゲート埋込み用溝を形
成すれば、溝間を比較的低いゲートバイアスで完全空乏
化して、カソード或いはアノードからのキャリア注入を
止めるという制御を容易に行うことができる。
【０１２７】次に、カソード・エミッタに直列にＭＯＳ
トランジスタを挿入した構造のＥＳＴ（Ｅmitter Ｓwi
tched Ｔhyristor）と呼ばれる絶縁ゲート型サイリス
タの実施例を説明する。
トランジスタを挿入した構造のＥＳＴ（Ｅmitter Ｓwi
tched Ｔhyristor）と呼ばれる絶縁ゲート型サイリス
タの実施例を説明する。
【０１２８】図４３は、その基本実施例の素子構造であ
り、従来の図１３９で示す構造を改良したものである。
高抵抗のｎ型ベース層１の一方にｎ型バッファ層２を介
してｐ型エミッタ層３が形成されている。ｎ型ベース層
１の他方の面にはｐ型ベース層４５が形成され、このｐ
型ベース層４５の表面にｎ型エミッタ層７が形成されて
いる。ストライプ状のｎ型エミッタ層７の一辺に対向し
てホール排出用の高濃度ｐ+ 型層７１がストライプ状に
形成され、このｐ+ 型層７１のｎ型エミッタ層７側の辺
に重なるようにｎ型ソース層７２が形成されている。ｎ
型エミッタ層７とｎ型ソース層７２により挟まれた領域
のｐ型ベース層４５上にゲート絶縁膜７３を介してゲー
ト電極７４が形成されている。カソード電極１２はｎ型
ソース層７２とｐ+ 型層７１に同時にコンタクトして形
成され、ｐ型エミッタ層３にはアノード電極１１が形成
されている。
り、従来の図１３９で示す構造を改良したものである。
高抵抗のｎ型ベース層１の一方にｎ型バッファ層２を介
してｐ型エミッタ層３が形成されている。ｎ型ベース層
１の他方の面にはｐ型ベース層４５が形成され、このｐ
型ベース層４５の表面にｎ型エミッタ層７が形成されて
いる。ストライプ状のｎ型エミッタ層７の一辺に対向し
てホール排出用の高濃度ｐ+ 型層７１がストライプ状に
形成され、このｐ+ 型層７１のｎ型エミッタ層７側の辺
に重なるようにｎ型ソース層７２が形成されている。ｎ
型エミッタ層７とｎ型ソース層７２により挟まれた領域
のｐ型ベース層４５上にゲート絶縁膜７３を介してゲー
ト電極７４が形成されている。カソード電極１２はｎ型
ソース層７２とｐ+ 型層７１に同時にコンタクトして形
成され、ｐ型エミッタ層３にはアノード電極１１が形成
されている。
【０１２９】ここで、ｎ型ソース層７２は、図に示すよ
うに、ストライプ状のｐ+ 型層７１に対してその長手方
向に複数個に分割されて短冊状をなして、ｐ+ 型層７１
の端部に配列形成されている。この点で従来の構造と異
なる。
うに、ストライプ状のｐ+ 型層７１に対してその長手方
向に複数個に分割されて短冊状をなして、ｐ+ 型層７１
の端部に配列形成されている。この点で従来の構造と異
なる。
【０１３０】なお図では省略されているが、ゲート電極
７４と別に素子のターンオン用のゲート電極が必要であ
る。そのためには例えば、ｐ型ベース層４５のｐ型ウェ
ル層７１に対向する端部とは反対側（図の左側）のｎ型
エミッタ層７とｎ型ベース層１で挟まれた領域にゲート
絶縁膜を介してゲート電極が設けられる。このことは、
以下に示す実施例でも同様である。
７４と別に素子のターンオン用のゲート電極が必要であ
る。そのためには例えば、ｐ型ベース層４５のｐ型ウェ
ル層７１に対向する端部とは反対側（図の左側）のｎ型
エミッタ層７とｎ型ベース層１で挟まれた領域にゲート
絶縁膜を介してゲート電極が設けられる。このことは、
以下に示す実施例でも同様である。
【０１３１】この実施例の絶縁ゲート型サイリスタのタ
ーンオン時は、図示しないターンオン用ゲート電極を用
いてｎ型カソード層７からｎ型ベース層１に電子を注入
する。このときゲート電極７４には、カソード電極に対
して正の電圧を印加する。これによりｎ型エミッタ層７
はｎ型反転チャネルを介し、ｎ型ソース層７２とを介し
てカソード電極１２に接続される。
ーンオン時は、図示しないターンオン用ゲート電極を用
いてｎ型カソード層７からｎ型ベース層１に電子を注入
する。このときゲート電極７４には、カソード電極に対
して正の電圧を印加する。これによりｎ型エミッタ層７
はｎ型反転チャネルを介し、ｎ型ソース層７２とを介し
てカソード電極１２に接続される。
【０１３２】ターンオフ時は、ゲート電極７４に零また
は負の電圧を印加する。これにより、ｎ型チャネル層が
消失して、ｎ型エミッタ層７はｎ型ソース層７２と切り
離されてフローティングとなり、カソードからの電子注
入が止まり、素子は高速にターンオフする。
は負の電圧を印加する。これにより、ｎ型チャネル層が
消失して、ｎ型エミッタ層７はｎ型ソース層７２と切り
離されてフローティングとなり、カソードからの電子注
入が止まり、素子は高速にターンオフする。
【０１３３】ターンオフ時、ｎ型ソース層７２，ｐ型ベ
ース層４５，ｎ型ベース層１およびｐ型エミッタ層３か
らなる寄生サイリスタは、ｎ型ベース層１のホールをカ
ソード電極に排出する際の障害になる。ｎ型ソース層７
２が、もし、ｐ型ウェル層７１の辺に沿って連続的に形
成されていると、ｎ型エミッタ層７がｎ型ソース層７２
から切り離された後にもｎ型ソース層７２からの電子注
入が止まらず、ターンオフ能力は著しく小さいものとな
る。これに対してこの実施例では、ｎ型ソース層７２が
複数個に分割されて配置されているから、ｎ型ソース層
７２からの電子注入量は抑えられ、寄生サイリスタ効果
が低減されて高いターンオフ能力が得られる。
ース層４５，ｎ型ベース層１およびｐ型エミッタ層３か
らなる寄生サイリスタは、ｎ型ベース層１のホールをカ
ソード電極に排出する際の障害になる。ｎ型ソース層７
２が、もし、ｐ型ウェル層７１の辺に沿って連続的に形
成されていると、ｎ型エミッタ層７がｎ型ソース層７２
から切り離された後にもｎ型ソース層７２からの電子注
入が止まらず、ターンオフ能力は著しく小さいものとな
る。これに対してこの実施例では、ｎ型ソース層７２が
複数個に分割されて配置されているから、ｎ型ソース層
７２からの電子注入量は抑えられ、寄生サイリスタ効果
が低減されて高いターンオフ能力が得られる。
【０１３４】図４４〜図４７は、図４３の実施例の素子
構造を基本として、より効果的に寄生バイポーラトラン
ジスタ効果の影響低減を図った実施例である。
構造を基本として、より効果的に寄生バイポーラトラン
ジスタ効果の影響低減を図った実施例である。
【０１３５】図４４(a) では、ｐ型ウェル層７１の底部
により高濃度のｐ+ 型層７５が設けられている。これに
より、ｐ型ベース層４５の横方向抵抗が低減されて、寄
生サイリスタ効果が抑制される。図４４(b) では、ｎ型
ベース層１のｐ型ベース層４５との接合部近傍に低キャ
リアライフタイム層７６が設けられている。これによ
り、ｎ型ベース層１内の過剰ホールの寿命が短くなり、
寄生サイリスタ効果が抑制されてターンオフ能力が向上
する。
により高濃度のｐ+ 型層７５が設けられている。これに
より、ｐ型ベース層４５の横方向抵抗が低減されて、寄
生サイリスタ効果が抑制される。図４４(b) では、ｎ型
ベース層１のｐ型ベース層４５との接合部近傍に低キャ
リアライフタイム層７６が設けられている。これによ
り、ｎ型ベース層１内の過剰ホールの寿命が短くなり、
寄生サイリスタ効果が抑制されてターンオフ能力が向上
する。
【０１３６】図４５(a) では、アノード側に、ｎ型ベー
ス層１の一部を表面に露出させてアノード電極１１に短
絡するエミッタ短絡部７７が設けられている。これによ
り、ターンオフ時、アノード側からのホール注入が抑制
されるから、やはりターンオフ能力が改善される。
ス層１の一部を表面に露出させてアノード電極１１に短
絡するエミッタ短絡部７７が設けられている。これによ
り、ターンオフ時、アノード側からのホール注入が抑制
されるから、やはりターンオフ能力が改善される。
【０１３７】図４５(b) では更に、ｐ型エミッタ層３が
選択的に拡散形成されてこの中にｎ型ソース層７８が形
成され、ｐ型エミッタ層３のｎ型ベース層１とｎ型ソー
ス層７８に挟まれた領域にはゲート絶縁膜７９を介して
ゲート電極８０が形成されている。この実施例では、タ
ーンオフ時、ゲート電極８０にアノードに対して正の電
圧を印加することによって、アノード側のエミッタ短絡
構造が形成され、高速にターンオフができる。オン状態
ではゲート電極８０を零バイアスまたは負バイアスとす
ることにより、エミッタ短絡構造が形成されないから、
サイリスタのオン特性を損なうことがない。
選択的に拡散形成されてこの中にｎ型ソース層７８が形
成され、ｐ型エミッタ層３のｎ型ベース層１とｎ型ソー
ス層７８に挟まれた領域にはゲート絶縁膜７９を介して
ゲート電極８０が形成されている。この実施例では、タ
ーンオフ時、ゲート電極８０にアノードに対して正の電
圧を印加することによって、アノード側のエミッタ短絡
構造が形成され、高速にターンオフができる。オン状態
ではゲート電極８０を零バイアスまたは負バイアスとす
ることにより、エミッタ短絡構造が形成されないから、
サイリスタのオン特性を損なうことがない。
【０１３８】図４６(a) は、図４５(a) と図４４(a) の
構造を組み合わせた実施例である。図４６(b) は、図４
５(a) と図４４(b) の構造を組み合わせた実施例であ
る。図４７(a) は、図４５(b) と図４４(b) の構造を組
み合わせた実施例である。図４７(b) は、図４５(a) と
図４４(a) および(b) の構造を組み合わせた実施例であ
る。
構造を組み合わせた実施例である。図４６(b) は、図４
５(a) と図４４(b) の構造を組み合わせた実施例であ
る。図４７(a) は、図４５(b) と図４４(b) の構造を組
み合わせた実施例である。図４７(b) は、図４５(a) と
図４４(a) および(b) の構造を組み合わせた実施例であ
る。
【０１３９】図４８は、図４７(a) の実施例の素子構造
において、カソード側のゲート電極７４（Ｇ1 ）とアノ
ード側のゲート電極８０（Ｇ2）の駆動信号波形例を示
している。オン状態では、カソード側のゲート電極７４
に正電圧ＶG1を与えて、ｎ型エミッタ層をチャネルを介
し、ｎ型ソース層７２を介してカソード電極１２に接続
した状態とし、アノード側のゲート電極８０は零バイア
スとしてｐ型エミッタ層３からの十分なホール注入を維
持する。
において、カソード側のゲート電極７４（Ｇ1 ）とアノ
ード側のゲート電極８０（Ｇ2）の駆動信号波形例を示
している。オン状態では、カソード側のゲート電極７４
に正電圧ＶG1を与えて、ｎ型エミッタ層をチャネルを介
し、ｎ型ソース層７２を介してカソード電極１２に接続
した状態とし、アノード側のゲート電極８０は零バイア
スとしてｐ型エミッタ層３からの十分なホール注入を維
持する。
【０１４０】ターンオフ時は、まずアノード側のゲート
電極８０に正電圧ＶG2を印加してエミッタ短絡状態とし
てｐ型エミッタ層３からのホール注入を抑制しておく。
その後、カソード側のゲート電極７４のバイアス電圧Ｖ
G1を零に落とすことにより、ｎ型エミッタ層７をカソー
ド電極１２から切り離し、ｎ型ベース層１のホールをカ
ソード電極１２に排出させる。
電極８０に正電圧ＶG2を印加してエミッタ短絡状態とし
てｐ型エミッタ層３からのホール注入を抑制しておく。
その後、カソード側のゲート電極７４のバイアス電圧Ｖ
G1を零に落とすことにより、ｎ型エミッタ層７をカソー
ド電極１２から切り離し、ｎ型ベース層１のホールをカ
ソード電極１２に排出させる。
【０１４１】以上のようなタイミングで二つのゲート駆
動を行うことによって、高いターンオフ能力が得られ
る。
動を行うことによって、高いターンオフ能力が得られ
る。
【０１４２】図４９は、別の実施例の絶縁ゲート型サイ
リスタである。この実施例では、ｐ型ベース層４５とｐ
型ウェル層７１の対向する辺の間に、ｎ型ベース層１が
露出した状態としている。更に、ｐ型ベース層４５とｐ
型ウェル層７１の相対向する辺にそれぞれ、浅い低濃度
のｐ型ウェル層８１，８２が形成されている。ｎ型エミ
ッタ層７のｐ型ウェル８１側端部には高濃度のｎ+ 型層
８３が形成されている。そして、ｎ型エミッタ層７とｎ
型ソース層７２により挟まれた領域のｐ型ウェル層８
１，８２およびこれらｐ型ウェル層８１，８２に挟まれ
た領域に露出しているｎ型ベース層１を覆うようにゲー
ト絶縁膜７３を介してゲート電極７４が形成されてい
る。ｎ型ソース層７２はこの実施例では、図４３の実施
例と異なり、ストライプ状のｐ型ウェル７１内では分割
されずストライプ状をなして形成されている。
リスタである。この実施例では、ｐ型ベース層４５とｐ
型ウェル層７１の対向する辺の間に、ｎ型ベース層１が
露出した状態としている。更に、ｐ型ベース層４５とｐ
型ウェル層７１の相対向する辺にそれぞれ、浅い低濃度
のｐ型ウェル層８１，８２が形成されている。ｎ型エミ
ッタ層７のｐ型ウェル８１側端部には高濃度のｎ+ 型層
８３が形成されている。そして、ｎ型エミッタ層７とｎ
型ソース層７２により挟まれた領域のｐ型ウェル層８
１，８２およびこれらｐ型ウェル層８１，８２に挟まれ
た領域に露出しているｎ型ベース層１を覆うようにゲー
ト絶縁膜７３を介してゲート電極７４が形成されてい
る。ｎ型ソース層７２はこの実施例では、図４３の実施
例と異なり、ストライプ状のｐ型ウェル７１内では分割
されずストライプ状をなして形成されている。
【０１４３】この実施例の素子でも、オン状態ではゲー
ト電極７４にカソードに対して正の電圧が印加される。
このとき、ｐ型ウェル層８１，８２の表面のｎ型反転チ
ャネルとｎ型ベース層１を介して、ｎ型エミッタ層７と
ｎ型ソース層７２が短絡された状態となる。ターンオフ
時はゲート電極７４に零または負電圧が印加される。こ
れにより、ｎ型エミッタ層７はｎ型ソース層７２から切
り離される。
ト電極７４にカソードに対して正の電圧が印加される。
このとき、ｐ型ウェル層８１，８２の表面のｎ型反転チ
ャネルとｎ型ベース層１を介して、ｎ型エミッタ層７と
ｎ型ソース層７２が短絡された状態となる。ターンオフ
時はゲート電極７４に零または負電圧が印加される。こ
れにより、ｎ型エミッタ層７はｎ型ソース層７２から切
り離される。
【０１４４】この実施例の素子では、ターンオン時にｎ
型チャネルが形成されるｐ型ウェル層８１，８２がｐ型
ベース層４５およびｐ型ウェル層７１とは別に形成され
て、所望のしきい値に設定される。従ってｐ型ウェル層
７１のｎ型ソース層７２下の部分を十分高濃度として横
方向抵抗を小さくし、寄生サイリスタ効果を抑制して、
ターンオフ時のホール排出を高速に行うことができる。
型チャネルが形成されるｐ型ウェル層８１，８２がｐ型
ベース層４５およびｐ型ウェル層７１とは別に形成され
て、所望のしきい値に設定される。従ってｐ型ウェル層
７１のｎ型ソース層７２下の部分を十分高濃度として横
方向抵抗を小さくし、寄生サイリスタ効果を抑制して、
ターンオフ時のホール排出を高速に行うことができる。
【０１４５】図５０は、図４９の実施例において、ｎ型
ソース層７２を図４３の実施例と同様に複数個に分割し
て配置した実施例の部分図である。この実施例によれ
ば、より高いターンオフ能力が得られる。
ソース層７２を図４３の実施例と同様に複数個に分割し
て配置した実施例の部分図である。この実施例によれ
ば、より高いターンオフ能力が得られる。
【０１４６】図５１〜図５９は、図４９或いは図５０の
実施例の素子構造に対して、さらにターンオフ能力の改
善手段を講じた実施例である。図５１の実施例では、図
４４(a) と同様に、ｐ型ウェル７１の底部に高濃度のｐ
+型層７５が設けられている。図５２の実施例では、図
４４(b) と同様にｎ型ベース層１のｐ型ベース層４５と
の接合部近傍に低キャリアライフタイム層７６が形成さ
れている。図５３の実施例では、アノード側に図４５
(a)と同様のエミッタ短絡部７７が設けられている。図
５４の実施例では、図４５(b) 同様にアノード側にＭＯ
Ｓトランジスタによるエミッタ短絡構造が設けられてい
る。図５５の実施例は、図５２と図５３の実施例の構造
を組み合わせたもの、図５６の実施例は、図５１と図５
４の実施例の構造を組み合わせたもの、図５７の実施例
は、図５１と図５３の実施例の構造を組み合わせたも
の、図５８の実施例は、図５１，図５２および図５４の
実施例の構造を組み合わせたものである。図５９は、図
５４の構造に対して、ｐ型ベース層４５とｎ型ベース層
１の接合部に低キャリアライフタイム層７６を設けたも
のである。
実施例の素子構造に対して、さらにターンオフ能力の改
善手段を講じた実施例である。図５１の実施例では、図
４４(a) と同様に、ｐ型ウェル７１の底部に高濃度のｐ
+型層７５が設けられている。図５２の実施例では、図
４４(b) と同様にｎ型ベース層１のｐ型ベース層４５と
の接合部近傍に低キャリアライフタイム層７６が形成さ
れている。図５３の実施例では、アノード側に図４５
(a)と同様のエミッタ短絡部７７が設けられている。図
５４の実施例では、図４５(b) 同様にアノード側にＭＯ
Ｓトランジスタによるエミッタ短絡構造が設けられてい
る。図５５の実施例は、図５２と図５３の実施例の構造
を組み合わせたもの、図５６の実施例は、図５１と図５
４の実施例の構造を組み合わせたもの、図５７の実施例
は、図５１と図５３の実施例の構造を組み合わせたも
の、図５８の実施例は、図５１，図５２および図５４の
実施例の構造を組み合わせたものである。図５９は、図
５４の構造に対して、ｐ型ベース層４５とｎ型ベース層
１の接合部に低キャリアライフタイム層７６を設けたも
のである。
【０１４７】これらの実施例の絶縁ゲート型サイリスタ
においても、優れたターンオフ能力が得られる。
においても、優れたターンオフ能力が得られる。
【０１４８】図６０は、別の実施例の絶縁ゲート型サイ
リスタである。この実施例では、ｐ型ベース層４５とこ
れに隣接するｐ型ウェル層７１の間に、これらより浅く
低濃度のｐ型チャネル層８４が形成されている。ｐ型ベ
ース層４５内のｎ型エミッタ層７のチャネル領域側端部
には高濃度のｎ+ 型層８３が形成されている。ｐ型ウェ
ル層７１内のｎ型ソース層７２は、チャネル側端部が一
部ｐ型チャネル層８４の領域に入り込んだ状態で、複数
個に分割されることなくストライプ状をなして形成され
ている。
リスタである。この実施例では、ｐ型ベース層４５とこ
れに隣接するｐ型ウェル層７１の間に、これらより浅く
低濃度のｐ型チャネル層８４が形成されている。ｐ型ベ
ース層４５内のｎ型エミッタ層７のチャネル領域側端部
には高濃度のｎ+ 型層８３が形成されている。ｐ型ウェ
ル層７１内のｎ型ソース層７２は、チャネル側端部が一
部ｐ型チャネル層８４の領域に入り込んだ状態で、複数
個に分割されることなくストライプ状をなして形成され
ている。
【０１４９】この実施例においても、ｐ型チャネル層８
４をｐ型ベース層４５およびｐ型ウェル層７１とは別に
形成することで、ｎ型エミッタ層７の短絡用ＭＯＳトラ
ンジスタのしきい値を最適設計することができる。そし
てｐ型ベース層４５およびｐ型ウェル層７１を十分高濃
度とすることよって、高いターンオフ能力を得ることが
できる。
４をｐ型ベース層４５およびｐ型ウェル層７１とは別に
形成することで、ｎ型エミッタ層７の短絡用ＭＯＳトラ
ンジスタのしきい値を最適設計することができる。そし
てｐ型ベース層４５およびｐ型ウェル層７１を十分高濃
度とすることよって、高いターンオフ能力を得ることが
できる。
【０１５０】図６１は、図６０の構造を変形した実施例
の部分構造図であり、ｎ型ソース層７２が複数個に分割
されて配列形成されている。図６２は同様に図６０の構
造を変形した実施例の部分構造図であり、ｐ型チャネル
層８４の一部をｎ型ベース層１を露出させている。これ
らの実施例によっても、図６０の実施例と同様の効果が
得られる。
の部分構造図であり、ｎ型ソース層７２が複数個に分割
されて配列形成されている。図６２は同様に図６０の構
造を変形した実施例の部分構造図であり、ｐ型チャネル
層８４の一部をｎ型ベース層１を露出させている。これ
らの実施例によっても、図６０の実施例と同様の効果が
得られる。
【０１５１】図６３は、図６０の構造を基本として図４
４(a) と同様に高濃度ｐ+ 型層７５を設けた実施例、図
６４は図６０の構造を基本として図４４(b) と同様に低
キャリアライフタイム層７６を設けた実施例、図６５は
図６０の構造を基本として図４５(a) と同様にアノード
側のエミッタ短絡部７７を設けた実施例、図６６は図６
０の構造を基本としてアノード側にも絶縁ゲートを設け
た実施例である。更に図６７は、図６０の構造を基本と
してこれに図４４(a) および図４５(a) の構造を組み合
わせた実施例、図６８は図６０の構造を基本としてこれ
に図４４(b) および図４５(b) の構造を組み合わせた実
施例である。
４(a) と同様に高濃度ｐ+ 型層７５を設けた実施例、図
６４は図６０の構造を基本として図４４(b) と同様に低
キャリアライフタイム層７６を設けた実施例、図６５は
図６０の構造を基本として図４５(a) と同様にアノード
側のエミッタ短絡部７７を設けた実施例、図６６は図６
０の構造を基本としてアノード側にも絶縁ゲートを設け
た実施例である。更に図６７は、図６０の構造を基本と
してこれに図４４(a) および図４５(a) の構造を組み合
わせた実施例、図６８は図６０の構造を基本としてこれ
に図４４(b) および図４５(b) の構造を組み合わせた実
施例である。
【０１５２】これらの実施例によって、更にターンオフ
能力の向上を図った絶縁ゲート型サイリスタが得られ
る。
能力の向上を図った絶縁ゲート型サイリスタが得られ
る。
【０１５３】図６９は、更に別の実施例の絶縁ゲート型
サイリスタである。ここまでの実施例では、ｎ型エミッ
タ層４のｎ型ソース層７２とは反対側のｐ型ベース層４
５の端部にターンオン用絶縁ゲート（図では省略してい
る）が設けられるものとした。この実施例においては、
ｎ型ソース層７２を挟んでｎ型エミッタ層と反対側にタ
ーンオン用およびホールバイパス用のＭＯＳトランジス
タが構成されている。
サイリスタである。ここまでの実施例では、ｎ型エミッ
タ層４のｎ型ソース層７２とは反対側のｐ型ベース層４
５の端部にターンオン用絶縁ゲート（図では省略してい
る）が設けられるものとした。この実施例においては、
ｎ型ソース層７２を挟んでｎ型エミッタ層と反対側にタ
ーンオン用およびホールバイパス用のＭＯＳトランジス
タが構成されている。
【０１５４】すなわちｐ型ベース層４５の端部に浅いｐ
型ウェル層９１が形成され、このｐ型ウェル層９１内に
ｐ型ベース層４５内のｎ型ソース層７２と連続するｎ型
ウェル層９２が形成されている。このｎ型ウェル層９２
の表面にはｐ型ソース層９３が形成されている。カソー
ド電極１２はｎ型ソース層７２と同時にｐ型ソース層９
３にコンタクトして形成されている。またｐ型ソース層
９３とｎ型ベース層１の間のｐ型ウェル層９１およびｎ
型ウェル層９２の表面を覆うようにゲート絶縁膜９４を
介してゲート電極９５が形成されている。
型ウェル層９１が形成され、このｐ型ウェル層９１内に
ｐ型ベース層４５内のｎ型ソース層７２と連続するｎ型
ウェル層９２が形成されている。このｎ型ウェル層９２
の表面にはｐ型ソース層９３が形成されている。カソー
ド電極１２はｎ型ソース層７２と同時にｐ型ソース層９
３にコンタクトして形成されている。またｐ型ソース層
９３とｎ型ベース層１の間のｐ型ウェル層９１およびｎ
型ウェル層９２の表面を覆うようにゲート絶縁膜９４を
介してゲート電極９５が形成されている。
【０１５５】なおゲート絶縁膜９４およびゲート電極９
５は、ｎ型ソース層７２とｎ型エミッタ層７間をオン，
オフするためのゲート絶縁膜７３およびゲート電極７４
と一体的に形成されていても良い。
５は、ｎ型ソース層７２とｎ型エミッタ層７間をオン，
オフするためのゲート絶縁膜７３およびゲート電極７４
と一体的に形成されていても良い。
【０１５６】この実施例の素子は、ターンオン時、ゲー
ト電極７４および９５にカソードに対して正電圧を印加
する。これにより、ゲート電極９５下のｐ型ウェル層９
１の表面反転層を介してｎ型ウェル層９２からｎ型ベー
ス層１に電子が注入される。同時にゲート電極７４下の
ｐ型ベース層４５表面の反転層を介してｎ型ソース層７
２とｎ型エミッタ層７が短絡され、ｎ型エミッタ層７が
カソード電極１２に接続される。
ト電極７４および９５にカソードに対して正電圧を印加
する。これにより、ゲート電極９５下のｐ型ウェル層９
１の表面反転層を介してｎ型ウェル層９２からｎ型ベー
ス層１に電子が注入される。同時にゲート電極７４下の
ｐ型ベース層４５表面の反転層を介してｎ型ソース層７
２とｎ型エミッタ層７が短絡され、ｎ型エミッタ層７が
カソード電極１２に接続される。
【０１５７】ターンオフ時は、ゲート電極７４および９
５に負電圧を印加する。これにより、ｎ型エミッタ層７
とｎ型ソース層７２間が切り離される。また、ｐ型ソー
ス層９３とｐ型ウェル層９１間がｎ型ウェル層９２の表
面反転層を介して短絡される。このｐチャネルＭＯＳト
ランジスタの動作により、ｐ型ベース層４５はｐ型ウェ
ル層９１を介し、ｐ型ソース層９３を介してカソード電
極１２に接続され、ホール排出がなされる。
５に負電圧を印加する。これにより、ｎ型エミッタ層７
とｎ型ソース層７２間が切り離される。また、ｐ型ソー
ス層９３とｐ型ウェル層９１間がｎ型ウェル層９２の表
面反転層を介して短絡される。このｐチャネルＭＯＳト
ランジスタの動作により、ｐ型ベース層４５はｐ型ウェ
ル層９１を介し、ｐ型ソース層９３を介してカソード電
極１２に接続され、ホール排出がなされる。
【０１５８】この実施例では、オン状態ではホール排出
のバイパスがなく、従って優れたオン特性を維持するこ
とができる。またｎ型ソース層７２の下は厚いｐ型ベー
ス層４５となっているので、寄生サイリスタ効果の影響
は少ない。
のバイパスがなく、従って優れたオン特性を維持するこ
とができる。またｎ型ソース層７２の下は厚いｐ型ベー
ス層４５となっているので、寄生サイリスタ効果の影響
は少ない。
【０１５９】図７０は、図６９の構造を変形した実施例
である。この実施例では、ｐ型ベース層４５につながる
ｐ型ウェル層９１が幅広く形成され、ｎ型ソース層７
２，ｎ型ウェル層９２およびｐ型ソース層９３はすべて
このｐ型ウェル層９１の領域内にが形成されている。幅
広く形成されるｐ型ウェル層７５の横方向抵抗を小さく
するために、その底部に高濃度ｐ+ 型層７５が形成され
ている。それ以外は、図６０の実施例と同様である。
である。この実施例では、ｐ型ベース層４５につながる
ｐ型ウェル層９１が幅広く形成され、ｎ型ソース層７
２，ｎ型ウェル層９２およびｐ型ソース層９３はすべて
このｐ型ウェル層９１の領域内にが形成されている。幅
広く形成されるｐ型ウェル層７５の横方向抵抗を小さく
するために、その底部に高濃度ｐ+ 型層７５が形成され
ている。それ以外は、図６０の実施例と同様である。
【０１６０】この実施例の素子動作は図６９のそれと同
じである。ｎ型ソース層７２の下が浅いｐ型ウェル層９
１になっているが、その底部にｐ+ 型層７５が設けられ
ているため、寄生サイリスタ効果は抑制される。
じである。ｎ型ソース層７２の下が浅いｐ型ウェル層９
１になっているが、その底部にｐ+ 型層７５が設けられ
ているため、寄生サイリスタ効果は抑制される。
【０１６１】図７１は、図７０の構造を僅かに変形した
実施例である。この実施例では、ｎ型ソース層７２の一
部にｐ型ウェル層９１を露出させて、カソード電極１２
を直接ｐ型ウェル層９１にコンタクトさせたカソード短
絡構造としている。
実施例である。この実施例では、ｎ型ソース層７２の一
部にｐ型ウェル層９１を露出させて、カソード電極１２
を直接ｐ型ウェル層９１にコンタクトさせたカソード短
絡構造としている。
【０１６２】この実施例によれば、ターンオフ時のカソ
ード電極へのホール排出がより効果的に行われ、高速の
ターンオフ動作が可能になる。
ード電極へのホール排出がより効果的に行われ、高速の
ターンオフ動作が可能になる。
【０１６３】図７２は、図７０の実施例の構造に対し
て、アノード側にエミッタ短絡部７７を形成した実施
例、更に図７３は、図７０の実施例に対してアノード側
に選択的にエミッタ短絡構造を得るためのＭＯＳトラン
ジスタを形成した実施例である。これらの実施例によっ
ても、高速のターンオフ動作が可能になる。
て、アノード側にエミッタ短絡部７７を形成した実施
例、更に図７３は、図７０の実施例に対してアノード側
に選択的にエミッタ短絡構造を得るためのＭＯＳトラン
ジスタを形成した実施例である。これらの実施例によっ
ても、高速のターンオフ動作が可能になる。
【０１６４】図７４は、図６９の実施例の構造を３次元
的に展開した実施例である。図７５は同様に図７０の実
施例の構造を３次元的に展開した実施例である。図７６
は同様に図７１の実施例の構造を３次元的に展開した実
施例である。図７７は同様に図７０の実施例の構造を３
次元的に展開した実施例である。図７８は同様に図７３
の実施例の構造を３次元的に展開した実施例である。図
７９は図７８の構造を基本として、ｐ型エミッタ層３を
取り囲むように絶縁ゲートトランジスタ構造を設けた実
施例である。
的に展開した実施例である。図７５は同様に図７０の実
施例の構造を３次元的に展開した実施例である。図７６
は同様に図７１の実施例の構造を３次元的に展開した実
施例である。図７７は同様に図７０の実施例の構造を３
次元的に展開した実施例である。図７８は同様に図７３
の実施例の構造を３次元的に展開した実施例である。図
７９は図７８の構造を基本として、ｐ型エミッタ層３を
取り囲むように絶縁ゲートトランジスタ構造を設けた実
施例である。
【０１６５】次にカソード側の構造を従来の図１３９と
同じとして、アノード側にカソード側と同様のＭＯＳト
ランジスタを導入した実施例を、図８０〜図８７に示
す。
同じとして、アノード側にカソード側と同様のＭＯＳト
ランジスタを導入した実施例を、図８０〜図８７に示
す。
【０１６６】図８０の実施例では、アノード側にはｐ型
エミッタ層３が選択的に形成され、これから所定距離離
れてｎ+ 型層１００が形成されている。ｎ+ 型層１００
のｐ型エミッタ層３側の端部にはｐ型ソース層１０１が
形成されている。ｐ型ソース層１０１とｐ型エミッタ層
３の間のｎ型バッファ層２表面にはゲート絶縁膜１０２
を介してゲート電極１０３が形成されている。すなわち
ｐチャネルＭＯＳトランジスタが構成されている。アノ
ード電極１１は、ｎ+ 型層１００とｐ型ソース層１０１
に同時にコンタクトして形成され、ｐ型エミッタ層３に
は直接コンタクトしていない。
エミッタ層３が選択的に形成され、これから所定距離離
れてｎ+ 型層１００が形成されている。ｎ+ 型層１００
のｐ型エミッタ層３側の端部にはｐ型ソース層１０１が
形成されている。ｐ型ソース層１０１とｐ型エミッタ層
３の間のｎ型バッファ層２表面にはゲート絶縁膜１０２
を介してゲート電極１０３が形成されている。すなわち
ｐチャネルＭＯＳトランジスタが構成されている。アノ
ード電極１１は、ｎ+ 型層１００とｐ型ソース層１０１
に同時にコンタクトして形成され、ｐ型エミッタ層３に
は直接コンタクトしていない。
【０１６７】この実施例の素子では、ターンオン時、カ
ソード側のゲート電極７４にカソードに対して正の電圧
が印加され、アノード側のゲート電極１０３にアノード
に対して負の電圧が印加される。これにより、それぞれ
ゲート電極下に形成されるチャネルを介して、ｎ型エミ
ッタ層７はｎ型ソース層７２に、またｐ型エミッタ層３
はｐ型ソース層１０１に短絡される。図示しないターン
オン用ゲートによりｐ型ベース層にベース電流が供給さ
れると、素子はターンオンする。
ソード側のゲート電極７４にカソードに対して正の電圧
が印加され、アノード側のゲート電極１０３にアノード
に対して負の電圧が印加される。これにより、それぞれ
ゲート電極下に形成されるチャネルを介して、ｎ型エミ
ッタ層７はｎ型ソース層７２に、またｐ型エミッタ層３
はｐ型ソース層１０１に短絡される。図示しないターン
オン用ゲートによりｐ型ベース層にベース電流が供給さ
れると、素子はターンオンする。
【０１６８】ターンオフ時は、カソード側のゲート電極
７４にカソードに対して零または負の電圧が印加され、
アノード側のゲート電極１０３にアノードに対して零ま
たは正の電圧が印加される。これにより、ｎ型エミッタ
層７はｎ型ソース層７２から切離され、ｎ型エミッタ層
７からの電子注入は止まる。また、ｐ型エミッタ層３は
ｐ型ソース層１０１から切離され、ｐ型エミッタ層３か
らのホール注入は止まる。
７４にカソードに対して零または負の電圧が印加され、
アノード側のゲート電極１０３にアノードに対して零ま
たは正の電圧が印加される。これにより、ｎ型エミッタ
層７はｎ型ソース層７２から切離され、ｎ型エミッタ層
７からの電子注入は止まる。また、ｐ型エミッタ層３は
ｐ型ソース層１０１から切離され、ｐ型エミッタ層３か
らのホール注入は止まる。
【０１６９】以上のようにしてこの実施例によれば、カ
ソード側，アノード側共にＭＯＳゲートでキャリア注入
を制御することによって、高速のターンオフができる。
なおこの実施例の素子はターンオフに際して、先に図４
８で説明したようにアノード側のＭＯＳトランジスタを
オフにし、その後カソード側のＭＯＳトランジスタをオ
フにする、というゲート制御を行うこともできる。これ
により、より高いターンオフ能力が得られる。
ソード側，アノード側共にＭＯＳゲートでキャリア注入
を制御することによって、高速のターンオフができる。
なおこの実施例の素子はターンオフに際して、先に図４
８で説明したようにアノード側のＭＯＳトランジスタを
オフにし、その後カソード側のＭＯＳトランジスタをオ
フにする、というゲート制御を行うこともできる。これ
により、より高いターンオフ能力が得られる。
【０１７０】図８１は、アノード側のＭＯＳトランジス
タをｎチャネルとした実施例である。ｐ型エミッタ層３
に連続するｐ型ウェル層１０４が形成され、ｐ型エミッ
タ層とｐ型ウェル層１０４に跨がるようにｎ型ソース層
１０６が形成され、これから所定距離離れてｐ型ウェル
層１０４にｎ型ドレイン層１０５が形成されている。こ
れらｎ型ソース層１０６とｎ型ドレイン層１０５の間の
ｐ型ウェル層１０４上にゲート絶縁膜１０２を介してゲ
ート電極１０３が形成されて、ｎチャネルＭＯＳトラン
ジスタが構成されている。ｎ型ソース層１０６とｐ型エ
ミッタ層３の間は不純物を高濃度にドープした多結晶シ
リコン膜或いは金属膜による短絡電極１０７で短絡され
ている。
タをｎチャネルとした実施例である。ｐ型エミッタ層３
に連続するｐ型ウェル層１０４が形成され、ｐ型エミッ
タ層とｐ型ウェル層１０４に跨がるようにｎ型ソース層
１０６が形成され、これから所定距離離れてｐ型ウェル
層１０４にｎ型ドレイン層１０５が形成されている。こ
れらｎ型ソース層１０６とｎ型ドレイン層１０５の間の
ｐ型ウェル層１０４上にゲート絶縁膜１０２を介してゲ
ート電極１０３が形成されて、ｎチャネルＭＯＳトラン
ジスタが構成されている。ｎ型ソース層１０６とｐ型エ
ミッタ層３の間は不純物を高濃度にドープした多結晶シ
リコン膜或いは金属膜による短絡電極１０７で短絡され
ている。
【０１７１】この実施例では、ターンオン時、カソード
側のゲート電極７４にカソードに対して正の電圧が印加
され、アノード側のゲート電極１０３にはアノードに対
して正の電圧が印加される。これにより、カソード側で
はｎ型エミッタ層７はｎ型ソース層７２と接続されて、
電子注入が行われる。アノード側ではｎ型ドレイン層１
０５とｎ型ソース層１０６がつながり、短絡電極１０７
によってｐ型エミッタ層３はアノード電極１１と短絡さ
れて、ｐ型エミッタ層３からのホール注入がなされる。
側のゲート電極７４にカソードに対して正の電圧が印加
され、アノード側のゲート電極１０３にはアノードに対
して正の電圧が印加される。これにより、カソード側で
はｎ型エミッタ層７はｎ型ソース層７２と接続されて、
電子注入が行われる。アノード側ではｎ型ドレイン層１
０５とｎ型ソース層１０６がつながり、短絡電極１０７
によってｐ型エミッタ層３はアノード電極１１と短絡さ
れて、ｐ型エミッタ層３からのホール注入がなされる。
【０１７２】ターンオフ時は、カソード側のゲート電極
７４にカソードに対して零または負の電圧が印加され、
アノード側のゲート電極１０３にアノードに対して零ま
たは負の電圧が印加される。これにより、ｎ型エミッタ
層７はｎ型ソース層７２から切離され、ｎ型エミッタ層
７からの電子注入は止まる。また、ｐ型エミッタ層３は
ｎ型ドレイン層１０５およびアノード電極１１から切離
され、ｐ型エミッタ層３からのホール注入は止まる。
７４にカソードに対して零または負の電圧が印加され、
アノード側のゲート電極１０３にアノードに対して零ま
たは負の電圧が印加される。これにより、ｎ型エミッタ
層７はｎ型ソース層７２から切離され、ｎ型エミッタ層
７からの電子注入は止まる。また、ｐ型エミッタ層３は
ｎ型ドレイン層１０５およびアノード電極１１から切離
され、ｐ型エミッタ層３からのホール注入は止まる。
【０１７３】この実施例によっても、高いターンオフ能
力が得られる。図８０の実施例では、ターンオフ時、ア
ノード側ではｐ型エミッタ層３からのホール注入が止ま
った後にもｐ型ソース層１０１からのホール注入が暫く
続くが、この実施例ではゲート制御によってホール注入
が完全に止まる。したがって優れたターンオフ能力が得
られる。
力が得られる。図８０の実施例では、ターンオフ時、ア
ノード側ではｐ型エミッタ層３からのホール注入が止ま
った後にもｐ型ソース層１０１からのホール注入が暫く
続くが、この実施例ではゲート制御によってホール注入
が完全に止まる。したがって優れたターンオフ能力が得
られる。
【０１７４】図８２は、図８０の実施例に対して、図４
４(a) と同様にｐ型ウェル層７１の底部に高濃度ｐ+ 型
層７５を設けた実施例である。図８３は、図８０の実施
例に対して、アノード側のｎ型ウェル層１００の底部に
高濃度ｎ+ 型層１０８を設けた実施例である。図８４
は、図８２と図８３を組み合わせた実施例である。
４(a) と同様にｐ型ウェル層７１の底部に高濃度ｐ+ 型
層７５を設けた実施例である。図８３は、図８０の実施
例に対して、アノード側のｎ型ウェル層１００の底部に
高濃度ｎ+ 型層１０８を設けた実施例である。図８４
は、図８２と図８３を組み合わせた実施例である。
【０１７５】図８５は、図８０の実施例に対して、図４
４(b) と同様にｎ型ベース層１のｐ型ベース層４５との
接合部近傍に低キャリアライフタイム層７６を設けた実
施例である。図８６は、図８０の実施例に対して、ｎ型
ベース層１のｎ型バッファ層２寄りのｎ+ 型層１００下
に低キャリアライフタイム層１０９を設けた実施例であ
る。図８７は、図８０の実施例に対して、サイリスタの
主電流経路のｎ型ベース層１中央部に低キャリアライフ
タイム層１０９を設けた実施例である。
４(b) と同様にｎ型ベース層１のｐ型ベース層４５との
接合部近傍に低キャリアライフタイム層７６を設けた実
施例である。図８６は、図８０の実施例に対して、ｎ型
ベース層１のｎ型バッファ層２寄りのｎ+ 型層１００下
に低キャリアライフタイム層１０９を設けた実施例であ
る。図８７は、図８０の実施例に対して、サイリスタの
主電流経路のｎ型ベース層１中央部に低キャリアライフ
タイム層１０９を設けた実施例である。
【０１７６】これら図８２〜図８７の実施例によって、
さらに高いターンオフ能力が得られる。
さらに高いターンオフ能力が得られる。
【０１７７】次に、再度埋込みゲート構造の絶縁ゲート
型サイリスタの実施例を、幾つか説明する。
型サイリスタの実施例を、幾つか説明する。
【０１７８】図８８はその様な実施例の絶縁ゲート型サ
イリスタである。これは、先に説明した図３７の構造と
基本的に同じであり、埋込み絶縁ゲート電極５の間のｎ
型エミッタ層７上にｐ型ウェル層６１およびｎ+ 型ソー
ス層６２が形成されている。またｎ型ベース層１のｐ型
エミッタ層３側にはｎ型バッファ層２が設けられてい
る。上面全面に形成されるカソード電極は省略されてい
る。
イリスタである。これは、先に説明した図３７の構造と
基本的に同じであり、埋込み絶縁ゲート電極５の間のｎ
型エミッタ層７上にｐ型ウェル層６１およびｎ+ 型ソー
ス層６２が形成されている。またｎ型ベース層１のｐ型
エミッタ層３側にはｎ型バッファ層２が設けられてい
る。上面全面に形成されるカソード電極は省略されてい
る。
【０１７９】この実施例の素子は、ターンオン時、ゲー
ト電極５にカソードに対して正の電圧が印加される。こ
れにより、ｐ型ウェル層６１およびｐ型ベース層４５の
溝４側壁に形成されるｎ型チャネルを介してｎ+ 型ソー
ス層６２はｎ型エミッタ層７と短絡され、ｎ型エミッタ
層７はｎ型ベース層１と短絡される。これにより、ｎ型
ベース層１に電子注入が成される。ターンオフ時は、ゲ
ート電極５にカソードに対して零または負の電圧が印加
される。これにより、ｎ型エミッタ層７はｎ+ 型ソース
層６２およびｎ型ベース層１から切り離され、電子注入
が止まる。またｎ型ベース層１中のホールは、ゲート電
極端部に設けられたｐ+ 型層１０を介してカソード電極
に排出される。
ト電極５にカソードに対して正の電圧が印加される。こ
れにより、ｐ型ウェル層６１およびｐ型ベース層４５の
溝４側壁に形成されるｎ型チャネルを介してｎ+ 型ソー
ス層６２はｎ型エミッタ層７と短絡され、ｎ型エミッタ
層７はｎ型ベース層１と短絡される。これにより、ｎ型
ベース層１に電子注入が成される。ターンオフ時は、ゲ
ート電極５にカソードに対して零または負の電圧が印加
される。これにより、ｎ型エミッタ層７はｎ+ 型ソース
層６２およびｎ型ベース層１から切り離され、電子注入
が止まる。またｎ型ベース層１中のホールは、ゲート電
極端部に設けられたｐ+ 型層１０を介してカソード電極
に排出される。
【０１８０】図８９は、図８８の構造を改良して、アノ
ード側にエミッタ短絡部７７を設けた実施例である。図
９０は、同様に図８８の構造を改良して、ダブルゲート
構造とした実施例である。すなわちアノード側のｐ型エ
ミッタ層３は選択的に形成され、このｐ型エミッタ層３
内にｎ+ 型ソース層７８が形成され、ｎ+ 型ソース層７
８とｎ型バッファ層２により挟まれた領域にゲート絶縁
膜７９を介してゲート電極８０が形成されている。図９
１は、図８８の構造に対して、図１と同様にストライプ
状ゲート電極の端部に、ｐ型層８，ｎ型層９，ｐ+ 型層
１０が縦方向に形成されてｎ型層９をチャネルとするホ
ールバイパス用の縦型ｐチャネルＭＯＳトランジスタを
構成した実施例である。図９２は、図９１の構造に対し
て、図８９と同様にアノード側にエミッタ短絡部７７を
設けた実施例である。図９３は、図９１の構造に対し
て、図９０と同様にアノード側にＭＯＳトランジスタを
構成した実施例である。
ード側にエミッタ短絡部７７を設けた実施例である。図
９０は、同様に図８８の構造を改良して、ダブルゲート
構造とした実施例である。すなわちアノード側のｐ型エ
ミッタ層３は選択的に形成され、このｐ型エミッタ層３
内にｎ+ 型ソース層７８が形成され、ｎ+ 型ソース層７
８とｎ型バッファ層２により挟まれた領域にゲート絶縁
膜７９を介してゲート電極８０が形成されている。図９
１は、図８８の構造に対して、図１と同様にストライプ
状ゲート電極の端部に、ｐ型層８，ｎ型層９，ｐ+ 型層
１０が縦方向に形成されてｎ型層９をチャネルとするホ
ールバイパス用の縦型ｐチャネルＭＯＳトランジスタを
構成した実施例である。図９２は、図９１の構造に対し
て、図８９と同様にアノード側にエミッタ短絡部７７を
設けた実施例である。図９３は、図９１の構造に対し
て、図９０と同様にアノード側にＭＯＳトランジスタを
構成した実施例である。
【０１８１】これらの図８８〜図９３の実施例によって
も、高いターンオフ能力を持つ絶縁ゲート型サイリスタ
が得られる。
も、高いターンオフ能力を持つ絶縁ゲート型サイリスタ
が得られる。
【０１８２】図９４は、図９１と同様の構造を埋込みゲ
ートではなく平面的に実現した実施例である。ｐ型ベー
ス層４５の表面にｎ+ 型エミッタ層７が形成され、また
ｐ型ベース層４５の端部にｎ+ 型エミッタ層７と隣接し
てｎ+ 型ソース層７２が形成されている。ｎ+ 型ソース
層７２下のｐ型ベース層４５は十分に厚い。さらにｐ型
ベース層４５の外にｐ型ベース層４５に隣接してｐ+ 型
ドレイン層１０が形成されている。ｎ型エミッタ層７と
ｎ型ソース層７２の間にｐ型ベース層４５表面および、
ｎ+ 型ソース層７１とｐ+ 型ドレイン層１０に挟まれた
領域のｐ型ベース層４５およびｎ型ベース層１の表面に
は、ゲート絶縁膜７３を介してゲート電極７４が形成さ
れている。カソード電極１２はｎ+ 型エミッタ層７２に
コンタクトすると同時に、ｐ+ 型ドレイン層１０にもコ
ンタクトするようにパターン形成されている。
ートではなく平面的に実現した実施例である。ｐ型ベー
ス層４５の表面にｎ+ 型エミッタ層７が形成され、また
ｐ型ベース層４５の端部にｎ+ 型エミッタ層７と隣接し
てｎ+ 型ソース層７２が形成されている。ｎ+ 型ソース
層７２下のｐ型ベース層４５は十分に厚い。さらにｐ型
ベース層４５の外にｐ型ベース層４５に隣接してｐ+ 型
ドレイン層１０が形成されている。ｎ型エミッタ層７と
ｎ型ソース層７２の間にｐ型ベース層４５表面および、
ｎ+ 型ソース層７１とｐ+ 型ドレイン層１０に挟まれた
領域のｐ型ベース層４５およびｎ型ベース層１の表面に
は、ゲート絶縁膜７３を介してゲート電極７４が形成さ
れている。カソード電極１２はｎ+ 型エミッタ層７２に
コンタクトすると同時に、ｐ+ 型ドレイン層１０にもコ
ンタクトするようにパターン形成されている。
【０１８３】この実施例の素子は、ターンオン時、ゲー
ト電極７４にカソードに対して正の電圧が印加される。
これにより、ｎ+ 型ソース層７２とｎ+ 型エミッタ層７
の間がｎ型チャネルにより短絡される。また、ｐ型ベー
ス層４５の端部にｎ型チャネルが形成されて、ｎ+ 型ソ
ース層７２からｎ型ベース層１に電子が注入される。タ
ーンオフ時は、ゲート電極７４にカソードに対して負の
電圧が印加される。これにより、ｎ+ 型エミッタ層７は
ｎ+ 型ソース層７２から切り離される。また、ｐ型ベー
ス層とｐ+ 型ドレイン層１０の間がｎ型ベース層１の表
面に形成される反転チャネルを介して接続されて、カソ
ード電極１２にホール排出がなされる。
ト電極７４にカソードに対して正の電圧が印加される。
これにより、ｎ+ 型ソース層７２とｎ+ 型エミッタ層７
の間がｎ型チャネルにより短絡される。また、ｐ型ベー
ス層４５の端部にｎ型チャネルが形成されて、ｎ+ 型ソ
ース層７２からｎ型ベース層１に電子が注入される。タ
ーンオフ時は、ゲート電極７４にカソードに対して負の
電圧が印加される。これにより、ｎ+ 型エミッタ層７は
ｎ+ 型ソース層７２から切り離される。また、ｐ型ベー
ス層とｐ+ 型ドレイン層１０の間がｎ型ベース層１の表
面に形成される反転チャネルを介して接続されて、カソ
ード電極１２にホール排出がなされる。
【０１８４】この実施例によれば、ｐチャネルＭＯＳト
ランジスタ部分は素子がオン状態ではオフしているか
ら、ホールバイパスはなく、したがってオン特性が損な
われることはない。また、ｎ+ 型ソース層７２下のｐ型
ベース層４５は十分厚いから、寄生トランジスタ効果の
影響は少なく、ターンオフ時はｐ型ベース層４５の小さ
い横方向抵抗を介し、ｐ型反転チャネルを介してホール
排出がなされるので高いターンオフ能力が得られる。
ランジスタ部分は素子がオン状態ではオフしているか
ら、ホールバイパスはなく、したがってオン特性が損な
われることはない。また、ｎ+ 型ソース層７２下のｐ型
ベース層４５は十分厚いから、寄生トランジスタ効果の
影響は少なく、ターンオフ時はｐ型ベース層４５の小さ
い横方向抵抗を介し、ｐ型反転チャネルを介してホール
排出がなされるので高いターンオフ能力が得られる。
【０１８５】図９５、図９４の構造におけるｎ+ 型ソー
ス層７２下の部分を浅いｐ型ウェル層９１とした実施例
である。ｐ型ウェル層９１の底部には高濃度ｐ+ 型層７
５が形成されている。
ス層７２下の部分を浅いｐ型ウェル層９１とした実施例
である。ｐ型ウェル層９１の底部には高濃度ｐ+ 型層７
５が形成されている。
【０１８６】この実施例においては、ｐ型ウェル層９１
をｐ型ベース層４５とは別に形成することによって、Ｍ
ＯＳトランジスタのしきい値を最適設定することがで
き、しかも、高濃度ｐ+ 型層７５を設けることによって
寄生サイリスタ効果を抑制して高いターンオフ能力を確
保することができる。
をｐ型ベース層４５とは別に形成することによって、Ｍ
ＯＳトランジスタのしきい値を最適設定することがで
き、しかも、高濃度ｐ+ 型層７５を設けることによって
寄生サイリスタ効果を抑制して高いターンオフ能力を確
保することができる。
【０１８７】図９６は、図９５の構造に対してアノード
側にエミッタ短絡部７７を形成した実施例である。図９
７は同様に図９５の構造に対して、アノード側にもエミ
ッタ短絡構造を選択的に形成するためのＭＯＳトランジ
スタを構成した実施例である。図９８は更に、図９５の
構造に対して、カソード側にエミッタ短絡部９６を設け
た実施例である。
側にエミッタ短絡部７７を形成した実施例である。図９
７は同様に図９５の構造に対して、アノード側にもエミ
ッタ短絡構造を選択的に形成するためのＭＯＳトランジ
スタを構成した実施例である。図９８は更に、図９５の
構造に対して、カソード側にエミッタ短絡部９６を設け
た実施例である。
【０１８８】これら図９６〜図９８の実施例によって
も、高いターンオフ能力の絶縁ゲート型サイリスタが得
られる。
も、高いターンオフ能力の絶縁ゲート型サイリスタが得
られる。
【０１８９】図９９は、図８８の構造を埋込みゲート構
造ではなく、平面ゲート構造によって実現した実施例で
ある。ｎ型ベース層１に選択的にｐ型ベース層４５が形
成され、このｐ型ベース層４５内に選択的にｎ型エミッ
タ層７が形成され、更にこのｎ型エミッタ層７内に選択
的にｐ型ウェル層６１が形成され、このｐ型ウェル層６
１内に選択的にｎ+ 型ソース層６２が形成されている。
ｎ+ 型ソース層６２とｐ型ウェル層６１に同時にコンタ
クトするようにカソード電極１２が形成されている。ｎ
+ 型ソース層６２とｎ型ベース層１により挟まれた領域
のｐ型ウェル層６１，ｎ型エミッタ層７およびｐ型ベー
ス層４５の表面に連続してゲート絶縁膜７３を介してゲ
ート電極７４が形成されている。
造ではなく、平面ゲート構造によって実現した実施例で
ある。ｎ型ベース層１に選択的にｐ型ベース層４５が形
成され、このｐ型ベース層４５内に選択的にｎ型エミッ
タ層７が形成され、更にこのｎ型エミッタ層７内に選択
的にｐ型ウェル層６１が形成され、このｐ型ウェル層６
１内に選択的にｎ+ 型ソース層６２が形成されている。
ｎ+ 型ソース層６２とｐ型ウェル層６１に同時にコンタ
クトするようにカソード電極１２が形成されている。ｎ
+ 型ソース層６２とｎ型ベース層１により挟まれた領域
のｐ型ウェル層６１，ｎ型エミッタ層７およびｐ型ベー
ス層４５の表面に連続してゲート絶縁膜７３を介してゲ
ート電極７４が形成されている。
【０１９０】この実施例の素子は、ターンオン時、ゲー
ト電極７４にカソードに対して正の電圧が印加される。
これにより、ｎ+ 型ソース層６２とｎ型エミッタ層７の
間がｎ型チャネルにより短絡され、またｎ型エミッタ層
７とｎ型ベース層１の間がｎ型チャネルにより短絡され
る。これにより、ｎ+型ソース層６２からｎ型ベース層
１に電子が注入される。ターンオフ時は、ゲート電極７
４にカソードに対して負の電圧が印加される。これによ
り、ｎ型エミッタ層６２はｎ+ 型ソース層６２およびｎ
型ベース層１から切り離され、電子注入が止まる。ま
た、ｐ型ベース層とｐ型ウェル層６１の間がｎ型エミッ
タ層７の表面に形成されるｐ型チャネルを介して短絡さ
れて、ｎ型ベース層１のホールはｐ型ベース層４５から
ｐ型チャネルを介し、ｐ型ウェル層６１を介してカソー
ド電極１２に排出される。
ト電極７４にカソードに対して正の電圧が印加される。
これにより、ｎ+ 型ソース層６２とｎ型エミッタ層７の
間がｎ型チャネルにより短絡され、またｎ型エミッタ層
７とｎ型ベース層１の間がｎ型チャネルにより短絡され
る。これにより、ｎ+型ソース層６２からｎ型ベース層
１に電子が注入される。ターンオフ時は、ゲート電極７
４にカソードに対して負の電圧が印加される。これによ
り、ｎ型エミッタ層６２はｎ+ 型ソース層６２およびｎ
型ベース層１から切り離され、電子注入が止まる。ま
た、ｐ型ベース層とｐ型ウェル層６１の間がｎ型エミッ
タ層７の表面に形成されるｐ型チャネルを介して短絡さ
れて、ｎ型ベース層１のホールはｐ型ベース層４５から
ｐ型チャネルを介し、ｐ型ウェル層６１を介してカソー
ド電極１２に排出される。
【０１９１】この実施例によっても、オン状態でのホー
ルバイパスはなく、またターンオフ時はカソード・エミ
ッタからの電子注入が抑制されると同時にホールバイパ
スがなされる。したがってオン特性を損なうことなく、
高速のターンオフができる。
ルバイパスはなく、またターンオフ時はカソード・エミ
ッタからの電子注入が抑制されると同時にホールバイパ
スがなされる。したがってオン特性を損なうことなく、
高速のターンオフができる。
【０１９２】図１００は、図９９の構造を改良した実施
例である。この実施例では、ｎ型ベース層１にｐ型ベー
ス層４５およびｎ型エミッタ層７を拡散形成した後、そ
の表面にｎ- 型エピタキシャル層１１１を形成してい
る。そしてこのエピタキシャル層１１１にｐ型ウェル層
６１、およびｐ型ベース層４５と繋がるｐ型ウェル層１
１３を同時に形成し、またこれらｐ型ウェル層６１と１
１３の間にｎ型ウェル層１１２ウェル層を形成してい
る。
例である。この実施例では、ｎ型ベース層１にｐ型ベー
ス層４５およびｎ型エミッタ層７を拡散形成した後、そ
の表面にｎ- 型エピタキシャル層１１１を形成してい
る。そしてこのエピタキシャル層１１１にｐ型ウェル層
６１、およびｐ型ベース層４５と繋がるｐ型ウェル層１
１３を同時に形成し、またこれらｐ型ウェル層６１と１
１３の間にｎ型ウェル層１１２ウェル層を形成してい
る。
【０１９３】図９９の実施例では、ｎ型ベース草１にｐ
型ベース層４５，ｎ型エミッタ層７，ｐ型ウェル層６１
およびｎ+ 型ソース層６２と順次不純物拡散によって形
成すると、不純物濃度が順次高くなるために、各部のＭ
ＯＳトランジスタのしきい値の最適化が難しい。この実
施例で、ｎ型エミッタ層７まで形成した後にエピタキシ
ャル成長を行って、ｐ型ウェル層６１，１１３およびｎ
型ウェル層１１２を形成するため、各ＭＯＳトランジス
タのしきい値の最適設計が容易である。
型ベース層４５，ｎ型エミッタ層７，ｐ型ウェル層６１
およびｎ+ 型ソース層６２と順次不純物拡散によって形
成すると、不純物濃度が順次高くなるために、各部のＭ
ＯＳトランジスタのしきい値の最適化が難しい。この実
施例で、ｎ型エミッタ層７まで形成した後にエピタキシ
ャル成長を行って、ｐ型ウェル層６１，１１３およびｎ
型ウェル層１１２を形成するため、各ＭＯＳトランジス
タのしきい値の最適設計が容易である。
【０１９４】図１０１は、図９９の構造を基本として、
アノード側にエミッタ短絡部７７を形成した実施例であ
る。図１０２は同様に図９９の構造を基本として、アノ
ード側に選択的にエミッタ短絡構造を形成するためのＭ
ＯＳトランジスタを導入した実施例である。これらの実
施例によっても、同様の効果が得られる。
アノード側にエミッタ短絡部７７を形成した実施例であ
る。図１０２は同様に図９９の構造を基本として、アノ
ード側に選択的にエミッタ短絡構造を形成するためのＭ
ＯＳトランジスタを導入した実施例である。これらの実
施例によっても、同様の効果が得られる。
【０１９５】図１０３は、図４３の実施例を改良した実
施例の絶縁ゲート型サイリスタである。図４３の実施例
では、ｎ+ 型ソース層７２が複数個に完全に分離されて
配置されたのに対して、この実施例では複数個のｎ+型
ソース層７２が完全には分離されず、ｎ型エミッタ層７
側で連続するようにパターン形成している。
施例の絶縁ゲート型サイリスタである。図４３の実施例
では、ｎ+ 型ソース層７２が複数個に完全に分離されて
配置されたのに対して、この実施例では複数個のｎ+型
ソース層７２が完全には分離されず、ｎ型エミッタ層７
側で連続するようにパターン形成している。
【０１９６】図４３の実施例では、ｎ+ 型ソース層７２
を分割配置することによって前述のように寄生サイリス
タ効果が低減されるが、反面、ｎ+ 型ソース層７２とｎ
型エミッタ層７間に形成されるＭＯＳトランジスタの実
効ゲート幅（すなわちｎ+ 型ソース層７２のｎ型エミッ
タ層７に対向する辺のトータルの長さ）が小さくなるた
めに、オン電圧の上昇をきたす。この実施例によれば、
ｎ+ 型ソース層７２がｎ型エミッタ層７に対向する辺で
はつながっているから、実効ゲート幅を小さくすること
なく、しかもカソード短絡率を十分大きく確保して寄生
サイリスタ効果を低減することができる。
を分割配置することによって前述のように寄生サイリス
タ効果が低減されるが、反面、ｎ+ 型ソース層７２とｎ
型エミッタ層７間に形成されるＭＯＳトランジスタの実
効ゲート幅（すなわちｎ+ 型ソース層７２のｎ型エミッ
タ層７に対向する辺のトータルの長さ）が小さくなるた
めに、オン電圧の上昇をきたす。この実施例によれば、
ｎ+ 型ソース層７２がｎ型エミッタ層７に対向する辺で
はつながっているから、実効ゲート幅を小さくすること
なく、しかもカソード短絡率を十分大きく確保して寄生
サイリスタ効果を低減することができる。
【０１９７】図１０４は本発明の別の実施例の素子構造
を示す平面図であり、図１０５は図１０４のＡ−Ａ′断
面図である。ｐ型エミッタ層３に接してｎ型ベース層１
が形成され、このｎ型ベース層１内にｐ型ベース層４５
およびｎ型エミッタ層７が順次拡散形成されて、ｐｎｐ
ｎサイリスタ構造が構成されている。ｎ型エミッタ層７
に隣接してｎ型ソース層７２が形成され、ｎ型エミッタ
層７とｎ型ソース層７２に挟まれるｐ型ベース層４５の
表面部分にゲート絶縁膜７３を介して第１のゲート電極
７４（Ｇ1 ）が形成されて、ＣＨ1 をチャネル領域とす
るｎチャネルＭＯＳＦＥＴが構成されている。
を示す平面図であり、図１０５は図１０４のＡ−Ａ′断
面図である。ｐ型エミッタ層３に接してｎ型ベース層１
が形成され、このｎ型ベース層１内にｐ型ベース層４５
およびｎ型エミッタ層７が順次拡散形成されて、ｐｎｐ
ｎサイリスタ構造が構成されている。ｎ型エミッタ層７
に隣接してｎ型ソース層７２が形成され、ｎ型エミッタ
層７とｎ型ソース層７２に挟まれるｐ型ベース層４５の
表面部分にゲート絶縁膜７３を介して第１のゲート電極
７４（Ｇ1 ）が形成されて、ＣＨ1 をチャネル領域とす
るｎチャネルＭＯＳＦＥＴが構成されている。
【０１９８】この構造では、図１３９に示した従来構造
ではあった高濃度ｐ型層７１は形成されていない。これ
に代って、この実施例の構造では、ｎ型ソース層７２の
ｎ型エミッタ層７と反対側の端部にｐ型ソース層９３が
形成されている。このｐ型ソース層９３とｐ型ベース層
４５により挟まれた領域表面にゲート絶縁膜を介して第
２のゲート電極９５（Ｇ2 ）が形成されている。
ではあった高濃度ｐ型層７１は形成されていない。これ
に代って、この実施例の構造では、ｎ型ソース層７２の
ｎ型エミッタ層７と反対側の端部にｐ型ソース層９３が
形成されている。このｐ型ソース層９３とｐ型ベース層
４５により挟まれた領域表面にゲート絶縁膜を介して第
２のゲート電極９５（Ｇ2 ）が形成されている。
【０１９９】従って、ゲートＧ1 ，Ｇ2 共に正の電圧を
印加すると、チャネル領域ＣＨ1 が導通し、チャネル領
域ＣＨ2 が非導通となって、エミッタ短絡部はなくな
る。これにより、電子はｎ型エミッタ層７から高い注入
効率でサイリスタ構造に注入される。一方、ゲートＧ1
，Ｇ2 共に負電圧とすると、チャネル領域ＣＨ2 が導
通，チャネル領域ＣＨ1 が非導通となり、ｎ型エミッタ
層７からの電子注入は止まり、正孔はチャネル領域ＣＨ
2 を通ってカソード電極１３へ排出されるので、素子は
ターンオフする。
印加すると、チャネル領域ＣＨ1 が導通し、チャネル領
域ＣＨ2 が非導通となって、エミッタ短絡部はなくな
る。これにより、電子はｎ型エミッタ層７から高い注入
効率でサイリスタ構造に注入される。一方、ゲートＧ1
，Ｇ2 共に負電圧とすると、チャネル領域ＣＨ2 が導
通，チャネル領域ＣＨ1 が非導通となり、ｎ型エミッタ
層７からの電子注入は止まり、正孔はチャネル領域ＣＨ
2 を通ってカソード電極１３へ排出されるので、素子は
ターンオフする。
【０２００】以上のようにこの実施例では、サイリスタ
がオンしている間はカソード短絡とならないので高い注
入効率で電子がサイリスタ構造へ注入される。
がオンしている間はカソード短絡とならないので高い注
入効率で電子がサイリスタ構造へ注入される。
【０２０１】図１０６は、図１０４の実施例の改良型の
素子構造を示す平面図であり、図１０７は図１０６のＡ
−Ａ′断面図である。この実施例では、ゲート電極７４
の端部直下に高濃度ｎ型ソース層７２が形成されてい
る。したがって、ソース層抵抗を低減できると共に、チ
ャネル長を高精度で制御することができる。また、ｐ型
ベース層４５、ｎ型エミッタ層７の端部にｐ型ウェル９
１、ｎ型ソース層７２および第３のゲート電極８０が設
けられている。この様にｎ型エミッタ層７２の端部にタ
ーンオン用ＭＯＳＦＥＴを形成すると、この部分からタ
ーンオンが開始するため、ｎ型ウェル層９２をｎ型エミ
ッタとする寄生サイリスタがラッチアップしにくくなる
という利点が得られる。
素子構造を示す平面図であり、図１０７は図１０６のＡ
−Ａ′断面図である。この実施例では、ゲート電極７４
の端部直下に高濃度ｎ型ソース層７２が形成されてい
る。したがって、ソース層抵抗を低減できると共に、チ
ャネル長を高精度で制御することができる。また、ｐ型
ベース層４５、ｎ型エミッタ層７の端部にｐ型ウェル９
１、ｎ型ソース層７２および第３のゲート電極８０が設
けられている。この様にｎ型エミッタ層７２の端部にタ
ーンオン用ＭＯＳＦＥＴを形成すると、この部分からタ
ーンオンが開始するため、ｎ型ウェル層９２をｎ型エミ
ッタとする寄生サイリスタがラッチアップしにくくなる
という利点が得られる。
【０２０２】図１０８は同じく図１０４の実施例の改良
型の素子構造を示す平面図であり、図１０９はそのＡ−
Ａ′断面図である。この実施例では、ｎ型ソース層７２
とｐ型ソース層９３が周期的に入り組んで形成されてい
る。この実施例によれば、コンタクトホール１０５が小
さいものであって、これらの層との十分低抵抗のコンタ
クトが可能となる。したがって素子領域のデッドスペー
スを低減することができる。
型の素子構造を示す平面図であり、図１０９はそのＡ−
Ａ′断面図である。この実施例では、ｎ型ソース層７２
とｐ型ソース層９３が周期的に入り組んで形成されてい
る。この実施例によれば、コンタクトホール１０５が小
さいものであって、これらの層との十分低抵抗のコンタ
クトが可能となる。したがって素子領域のデッドスペー
スを低減することができる。
【０２０３】図１１１は、他の実施例の素子構造を示す
平面図であり、図１１２は図１１１のＡ−Ａ′断面図で
ある。この実施例では、ｎ型ソース層７２のｎ型エミッ
タ層７と隣接した側の端部にｐ型ソース層９３が形成さ
れている。この実施例によれば、ターンオフ時、サイリ
スタ領域に近い部分から効率的に正孔を排出することが
できるので、高いターンオフ能力が得られる。
平面図であり、図１１２は図１１１のＡ−Ａ′断面図で
ある。この実施例では、ｎ型ソース層７２のｎ型エミッ
タ層７と隣接した側の端部にｐ型ソース層９３が形成さ
れている。この実施例によれば、ターンオフ時、サイリ
スタ領域に近い部分から効率的に正孔を排出することが
できるので、高いターンオフ能力が得られる。
【０２０４】図１１３は、図１１１の実施例の改良型の
素子構造を示す平面図であり、図１１４はそのＡ−Ａ′
断面図である。この実施例では、図１１１の実施例にタ
ーンオン用の絶縁ゲートが付加されている。したがって
高速のターンオンが可能である。
素子構造を示す平面図であり、図１１４はそのＡ−Ａ′
断面図である。この実施例では、図１１１の実施例にタ
ーンオン用の絶縁ゲートが付加されている。したがって
高速のターンオンが可能である。
【０２０５】図１１５は、同じく図１１１の実施例の改
良型の素子構造を示す平面図であり、図１１６，図１１
７はそれぞれ、図１１５のＡ−Ａ′，Ｂ−Ｂ′断面図で
ある。この実施例では、ｎ型ソース層７２とｐ型ソース
層９３が周期的に入り組んで形成されている。この実施
例によれば、ソース層抵抗が低減され、したがって小さ
いオン電圧を得ることができる。
良型の素子構造を示す平面図であり、図１１６，図１１
７はそれぞれ、図１１５のＡ−Ａ′，Ｂ−Ｂ′断面図で
ある。この実施例では、ｎ型ソース層７２とｐ型ソース
層９３が周期的に入り組んで形成されている。この実施
例によれば、ソース層抵抗が低減され、したがって小さ
いオン電圧を得ることができる。
【０２０６】図１１８は、本発明の他の実施例の素子構
造を示す平面図であり、図１１９はそのＡ−Ａ′断面図
である。この実施例では、ｎ型エミッタ層７の端部にｐ
型ソース層９３が形成されている。したがって、ゲート
Ｇに正電圧を印加すると、チャネル領域ＣＨ1 が導通
し、チャネル領域ＣＨ2 が非導通となって、エミッタ短
絡部はなくなる。これにより、電子はｎ型エミッタ層７
から高い注入効率でサイリスタ部へ注入される。一方、
ゲートＧに負の電圧を印加すると、チャネル領域ＣＨ2
が導通，チャネル領域ＣＨ1 が非導通となって、ｎ型エ
ミッタ層７の電子注入は止まり、正孔がチャネル領域Ｃ
Ｈ2 を通ってカソード電極１２へ排出されるので、素子
はターンオフする。
造を示す平面図であり、図１１９はそのＡ−Ａ′断面図
である。この実施例では、ｎ型エミッタ層７の端部にｐ
型ソース層９３が形成されている。したがって、ゲート
Ｇに正電圧を印加すると、チャネル領域ＣＨ1 が導通
し、チャネル領域ＣＨ2 が非導通となって、エミッタ短
絡部はなくなる。これにより、電子はｎ型エミッタ層７
から高い注入効率でサイリスタ部へ注入される。一方、
ゲートＧに負の電圧を印加すると、チャネル領域ＣＨ2
が導通，チャネル領域ＣＨ1 が非導通となって、ｎ型エ
ミッタ層７の電子注入は止まり、正孔がチャネル領域Ｃ
Ｈ2 を通ってカソード電極１２へ排出されるので、素子
はターンオフする。
【０２０７】この実施例の素子構造であれば、サイリス
タがオンしている間はカソード短絡にならないので、高
い注入効率で電子がサイリスタ構造に注入される。ｐ型
層７１は、ｎ型ソース層７２をエミッタとする寄生サイ
リスタのラッチアップ防止のために設けられている。
タがオンしている間はカソード短絡にならないので、高
い注入効率で電子がサイリスタ構造に注入される。ｐ型
層７１は、ｎ型ソース層７２をエミッタとする寄生サイ
リスタのラッチアップ防止のために設けられている。
【０２０８】図１２０は、図１１８の実施例の改良型の
素子構造を示す平面図であり、図１２１はそのＡ−Ａ′
断面図である。この実施例は、図１１８の実施例にター
ンオン用の絶縁ゲートを付加したもので、これにより高
速ターンオンが可能になる。
素子構造を示す平面図であり、図１２１はそのＡ−Ａ′
断面図である。この実施例は、図１１８の実施例にター
ンオン用の絶縁ゲートを付加したもので、これにより高
速ターンオンが可能になる。
【０２０９】図１２２は同じく図１１８の実施例の改良
型の素子構造を示す平面図であり、図１２３はそのＡ−
Ａ′断面図、図１２４は同じくＢ−Ｂ′断面図である。
この実施例では高濃度ｎ型ソース層７２が形成されてい
る。これにより、ソース層抵抗が低減され、小さいオン
電圧を得ることができる。
型の素子構造を示す平面図であり、図１２３はそのＡ−
Ａ′断面図、図１２４は同じくＢ−Ｂ′断面図である。
この実施例では高濃度ｎ型ソース層７２が形成されてい
る。これにより、ソース層抵抗が低減され、小さいオン
電圧を得ることができる。
【０２１０】図１２５は、同じく図１１８の実施例の改
良型の素子構造を示す平面図であり、図１２６はそのＡ
−Ａ′断面図である。この実施例では、高濃度ｐ型ソー
ス層９３がｎ型エミッタ層７の全面にわたって形成され
ている。この実施例によれば、主に電流が流れるサイリ
スタ領域上を熱伝導率の高い金属電極が覆うことにな
る。これにより、素子内部で発生した熱が素子外部に効
率よく排出されるので、結果的に素子の動作周波数を高
めることができる。
良型の素子構造を示す平面図であり、図１２６はそのＡ
−Ａ′断面図である。この実施例では、高濃度ｐ型ソー
ス層９３がｎ型エミッタ層７の全面にわたって形成され
ている。この実施例によれば、主に電流が流れるサイリ
スタ領域上を熱伝導率の高い金属電極が覆うことにな
る。これにより、素子内部で発生した熱が素子外部に効
率よく排出されるので、結果的に素子の動作周波数を高
めることができる。
【０２１１】図１２７は、本発明の他の実施例の素子構
造を示す平面図であり、図１２８は図１２７のＡ−Ａ′
断面図、図１２９は同じくＢ−Ｂ′断面図、図１３０は
同じくＣ−Ｃ′断面図である。この実施例は、ゲート電
極９５，８０を互いに直交させて一体化し、ｎ型エミッ
タ層７およびｎ型ソース層７２を矩形状に形成してい
る。図１２８のＡ−Ａ′断面図を見ると、従来例と同じ
素子構造になっているが、ｐ型ベース層４５がカソード
電極１２と接触していないので高い電子注入効率が得ら
れる。またターンオンの際にはｎ型エミッタ層７からチ
ャネル領域ＣＨ3を通ってｎ型ベース層１に電子が注入
されるので、高速でターンオンができる。一方、図１２
９，図１３０のＢ−Ｂ′断面，Ｃ−Ｃ′断面を見ると、
ｎ型エミッタ層７或いはｎ型ソース層７２の端部にｐ型
ソース層９３が形成されている。したがって、ゲートＧ
2 をバイアスすると、チャネル領域ＣＨ2 を通って素子
に蓄積されていた正孔がカソード電極１２に排出される
から、素子は速やかにターンオフする。
造を示す平面図であり、図１２８は図１２７のＡ−Ａ′
断面図、図１２９は同じくＢ−Ｂ′断面図、図１３０は
同じくＣ−Ｃ′断面図である。この実施例は、ゲート電
極９５，８０を互いに直交させて一体化し、ｎ型エミッ
タ層７およびｎ型ソース層７２を矩形状に形成してい
る。図１２８のＡ−Ａ′断面図を見ると、従来例と同じ
素子構造になっているが、ｐ型ベース層４５がカソード
電極１２と接触していないので高い電子注入効率が得ら
れる。またターンオンの際にはｎ型エミッタ層７からチ
ャネル領域ＣＨ3を通ってｎ型ベース層１に電子が注入
されるので、高速でターンオンができる。一方、図１２
９，図１３０のＢ−Ｂ′断面，Ｃ−Ｃ′断面を見ると、
ｎ型エミッタ層７或いはｎ型ソース層７２の端部にｐ型
ソース層９３が形成されている。したがって、ゲートＧ
2 をバイアスすると、チャネル領域ＣＨ2 を通って素子
に蓄積されていた正孔がカソード電極１２に排出される
から、素子は速やかにターンオフする。
【０２１２】この実施例では、ｐ型ソース層９３がｎ型
ソース層７２と離れて形成されるので、隣接して形成さ
れた場合よりもソース層抵抗を小さくすることができ、
素子のオン電圧を小さくすることができる。またｎ型エ
ミッタ層の幅と長さを変えることにより、チャネル領域
ＣＨ1 ，ＣＨ2 の長さを独立に設定することができるの
で、オン電圧やターンオフ能力を、必要に応じて最適設
計することが容易である。
ソース層７２と離れて形成されるので、隣接して形成さ
れた場合よりもソース層抵抗を小さくすることができ、
素子のオン電圧を小さくすることができる。またｎ型エ
ミッタ層の幅と長さを変えることにより、チャネル領域
ＣＨ1 ，ＣＨ2 の長さを独立に設定することができるの
で、オン電圧やターンオフ能力を、必要に応じて最適設
計することが容易である。
【０２１３】この実施例では、３種類のゲート電極を一
体化したが、駆動方法やプロセス上の利点を考慮してそ
れぞれを分離した構造としてもよい。またｐ型ソース層
９３をｎ型エミッタ層とｎ型ソース層７２の両方の端部
に形成したが、いずれか一方のみとしてもよい。
体化したが、駆動方法やプロセス上の利点を考慮してそ
れぞれを分離した構造としてもよい。またｐ型ソース層
９３をｎ型エミッタ層とｎ型ソース層７２の両方の端部
に形成したが、いずれか一方のみとしてもよい。
【０２１４】また以上の実施例において、ｐ型ソース層
９３をゲート電極９５から離れた位置に形成すれば、こ
のｐ型ソース層９３は絶縁ゲート型トランジスタのソー
ス層としてではなく、ツェナーダイオードのアノードと
して働く。この場合でも、カソード短絡部分は生じない
ので、高い注入効率で電子を注入することができる。
９３をゲート電極９５から離れた位置に形成すれば、こ
のｐ型ソース層９３は絶縁ゲート型トランジスタのソー
ス層としてではなく、ツェナーダイオードのアノードと
して働く。この場合でも、カソード短絡部分は生じない
ので、高い注入効率で電子を注入することができる。
【０２１５】図１３１は、本発明の他の実施例の素子構
造を示す平面図であり、図１３２は図１３１のＡ−Ａ′
断面図、図１３３は同じくＢ−Ｂ′断面図、図１３４は
同じくＣ−Ｃ′断面図である。ｐ型エミッタ層３に接し
てｎ型ベース層１が形成され、このｎ型ベース層１内に
ｐ型ベース層４５およびｎ型エミッタ層７が順次拡散形
成されて、ｐｎｐｎサイリスタ構造が構成されている。
ｐ型エミッタ層３にはアノード電極１が形成され、ｎ型
エミッタ層７にはカソード電極１１が形成されている。
ｎ型エミッタ層７は複数個の矩形状領域に分割配置され
ており、カソード電極１２はこれらの各ｎ型エミッタ層
７に低抵抗接触している。
造を示す平面図であり、図１３２は図１３１のＡ−Ａ′
断面図、図１３３は同じくＢ−Ｂ′断面図、図１３４は
同じくＣ−Ｃ′断面図である。ｐ型エミッタ層３に接し
てｎ型ベース層１が形成され、このｎ型ベース層１内に
ｐ型ベース層４５およびｎ型エミッタ層７が順次拡散形
成されて、ｐｎｐｎサイリスタ構造が構成されている。
ｐ型エミッタ層３にはアノード電極１が形成され、ｎ型
エミッタ層７にはカソード電極１１が形成されている。
ｎ型エミッタ層７は複数個の矩形状領域に分割配置され
ており、カソード電極１２はこれらの各ｎ型エミッタ層
７に低抵抗接触している。
【０２１６】図１３２，図１３３に示すように、矩形状
に形成された各ｎ型エミッタ層７の長辺および一方の短
辺に沿って、第３のゲート電極８０が櫛歯状に形成され
ている。この第３のゲート電極８０の端部に自己整合的
にｎ型ウェル９２およびｐ型ソース層９３が形成され
て、ターンオフ用ＭＯＳＦＥＴのチャネル領域ＣＨ2 が
形成されている。図１３１に示すように、ｐ型ソース層
９３は梯子状にパターン形成されている。図１３３はｎ
型エミッタ層７がカソード電極１２とコンタクトしてい
る部分の断面に対応し、図１３４はｐ型ソース層９３が
カソード電極１２とコンタクトしている部分の断面に対
応している。なお説明を簡単にするため、図１３２では
梯子状パターンのｐ型ソース層９３の一部を省略して示
している。
に形成された各ｎ型エミッタ層７の長辺および一方の短
辺に沿って、第３のゲート電極８０が櫛歯状に形成され
ている。この第３のゲート電極８０の端部に自己整合的
にｎ型ウェル９２およびｐ型ソース層９３が形成され
て、ターンオフ用ＭＯＳＦＥＴのチャネル領域ＣＨ2 が
形成されている。図１３１に示すように、ｐ型ソース層
９３は梯子状にパターン形成されている。図１３３はｎ
型エミッタ層７がカソード電極１２とコンタクトしてい
る部分の断面に対応し、図１３４はｐ型ソース層９３が
カソード電極１２とコンタクトしている部分の断面に対
応している。なお説明を簡単にするため、図１３２では
梯子状パターンのｐ型ソース層９３の一部を省略して示
している。
【０２１７】この様な形状のｐ型ソース層９３を用いれ
ば、ｎ型エミッタ層７のコンタクトホールをぎりぎりま
で縮めても、確実にカソード電極１２をｐ型ソース層９
３にコンタクトさせることができるため、素子寸法を小
さくすることができる。その結果、キャリア排出経路の
抵抗が低減されるので、高いピークターンオフ電流を得
ることができる。
ば、ｎ型エミッタ層７のコンタクトホールをぎりぎりま
で縮めても、確実にカソード電極１２をｐ型ソース層９
３にコンタクトさせることができるため、素子寸法を小
さくすることができる。その結果、キャリア排出経路の
抵抗が低減されるので、高いピークターンオフ電流を得
ることができる。
【０２１８】矩形状に形成された各ｎ型エミッタ層７の
他方の短辺に沿っては、図１３１，図１３２に示すよう
に、ストライプ状の第１のゲート電極７４および第２の
ゲート電極９５が形成されている。すなわち、ｎ型ソー
ス層７２とｎ型ベース層１に挟まれた領域のｐ型ベース
層４５表面をチャネル領域ＣＨ1 として、この上にゲー
ト絶縁膜７３を介して第１のゲート電極７４が形成され
て、ターンオン用ＭＯＳＦＥＴが構成されている。また
ｐ型ソース層９３とｎ型ソース層７２に挟まれた領域の
ｎ型ウェル層９２およびｐ型ベース層４５の表面をそれ
ぞれチャネル領域ＣＨ2 ，ＣＨ3 として、この上にゲー
ト絶縁膜７４を介して第２のゲート電極９５が形成さ
れ、ターンオフ用ＭＯＳＦＥＴと本発明に特有の接続用
ＭＯＳＦＥＴが構成されている。この実施例では、ｎ型
ソース層７２はｎ型ウェル層９２と同時に拡散形成され
る。これにより、プロセスの簡単化が図られている。
他方の短辺に沿っては、図１３１，図１３２に示すよう
に、ストライプ状の第１のゲート電極７４および第２の
ゲート電極９５が形成されている。すなわち、ｎ型ソー
ス層７２とｎ型ベース層１に挟まれた領域のｐ型ベース
層４５表面をチャネル領域ＣＨ1 として、この上にゲー
ト絶縁膜７３を介して第１のゲート電極７４が形成され
て、ターンオン用ＭＯＳＦＥＴが構成されている。また
ｐ型ソース層９３とｎ型ソース層７２に挟まれた領域の
ｎ型ウェル層９２およびｐ型ベース層４５の表面をそれ
ぞれチャネル領域ＣＨ2 ，ＣＨ3 として、この上にゲー
ト絶縁膜７４を介して第２のゲート電極９５が形成さ
れ、ターンオフ用ＭＯＳＦＥＴと本発明に特有の接続用
ＭＯＳＦＥＴが構成されている。この実施例では、ｎ型
ソース層７２はｎ型ウェル層９２と同時に拡散形成され
る。これにより、プロセスの簡単化が図られている。
【０２１９】この実施例の素子の動作は次の通りであ
る。ターンオン動作は、第１のゲート電極７４および第
２のゲート電極９５に、正の電圧を印加することにより
行われる。このとき、チャネル領域ＣＨ1 およびＣＨ3
が導通して、ｎ型ウェル層９２からチャネル領域ＣＨ3
，ｎ型ソース層７２，チャネル領域ＣＨ1 を通ってｎ
型ベース層１に電子が注入され、それに見合った正孔が
ｐ型エミッタ層３から注入されて、素子はターンオンす
る。
る。ターンオン動作は、第１のゲート電極７４および第
２のゲート電極９５に、正の電圧を印加することにより
行われる。このとき、チャネル領域ＣＨ1 およびＣＨ3
が導通して、ｎ型ウェル層９２からチャネル領域ＣＨ3
，ｎ型ソース層７２，チャネル領域ＣＨ1 を通ってｎ
型ベース層１に電子が注入され、それに見合った正孔が
ｐ型エミッタ層３から注入されて、素子はターンオンす
る。
【０２２０】ターンオフ動作は、第２のゲート電極９６
および第３のゲート電極８０に負の電圧を印加すること
により行われる。これにより、チャネル領域ＣＨ2 が導
通して、正孔がｐ型ベース層４５からチャネル領域ＣＨ
2 およびｐ型ソース層９３を通ってカソード電極１２へ
と排出される。このときｎ型エミッタ層７の電位がｐ型
ベース層４５と同電位になるため、ｎ型エミッタ層７か
らの電子注入は止まり、このサイリスタはターンオフす
る。
および第３のゲート電極８０に負の電圧を印加すること
により行われる。これにより、チャネル領域ＣＨ2 が導
通して、正孔がｐ型ベース層４５からチャネル領域ＣＨ
2 およびｐ型ソース層９３を通ってカソード電極１２へ
と排出される。このときｎ型エミッタ層７の電位がｐ型
ベース層４５と同電位になるため、ｎ型エミッタ層７か
らの電子注入は止まり、このサイリスタはターンオフす
る。
【０２２１】この実施例の素子構造では、ターンオン用
ＭＯＳＦＥＴのチャネル領域ＣＨ1とターンオフ用ＭＯ
ＳＦＥＴのチャネル領域ＣＨ2 が分離されるのでターン
オフの際のキャリア排出経路の拡散層抵抗が低くなる。
したがって反対側のチャネル領域ＣＨ2 と同等のターン
オフ能力が得られる。またターンオン用ＭＯＳＦＥＴの
ｎ型ソース層７２は、ターンオフ時にはチャネル領域Ｃ
Ｈ3 が非導通となって他の層から分離されるので、ｎ型
ソース層７２をエミッタとする寄生サイリスタがラッチ
アップしてターンオフ特性の劣化を引き起こすこともな
い。ターンオフの際のゲート駆動法として、まず第３の
ゲート電極８０に負の電圧を印加し、これから一定時間
遅れて第１のゲート電極７４および第２のゲート電極９
５に負の電圧を印加するという方法を採用することもで
きる。この方法によれば、ｎ型ベース層１内の過剰キャ
リアを排出した後にターンオフ動作を行うことになるの
で、ターンオフ損失を低減することができる。またこの
実施例のように全てのゲート電極が分離されていると、
それぞれのチャネル領域のしきい値電圧の大小関係がど
のようになっていても、確実に動作させることができ
る。
ＭＯＳＦＥＴのチャネル領域ＣＨ1とターンオフ用ＭＯ
ＳＦＥＴのチャネル領域ＣＨ2 が分離されるのでターン
オフの際のキャリア排出経路の拡散層抵抗が低くなる。
したがって反対側のチャネル領域ＣＨ2 と同等のターン
オフ能力が得られる。またターンオン用ＭＯＳＦＥＴの
ｎ型ソース層７２は、ターンオフ時にはチャネル領域Ｃ
Ｈ3 が非導通となって他の層から分離されるので、ｎ型
ソース層７２をエミッタとする寄生サイリスタがラッチ
アップしてターンオフ特性の劣化を引き起こすこともな
い。ターンオフの際のゲート駆動法として、まず第３の
ゲート電極８０に負の電圧を印加し、これから一定時間
遅れて第１のゲート電極７４および第２のゲート電極９
５に負の電圧を印加するという方法を採用することもで
きる。この方法によれば、ｎ型ベース層１内の過剰キャ
リアを排出した後にターンオフ動作を行うことになるの
で、ターンオフ損失を低減することができる。またこの
実施例のように全てのゲート電極が分離されていると、
それぞれのチャネル領域のしきい値電圧の大小関係がど
のようになっていても、確実に動作させることができ
る。
【０２２２】図１３５は、図１３１の実施例の改良型の
素子構造を示す平面図である。図のＡ−Ａ′，Ｂ−
Ｂ′，Ｃ−Ｃ′断面構造はそれぞれ、図１３２，図１３
３，図１３４と同じである。この実施例では、図１３１
の実施例の第１のゲート電極７４と第２のゲート電極９
５が一体形成されている。第１のゲート電極と第２のゲ
ート電極とは、第３のゲート電極８０の枝部分に対向す
る部分で接続されている。
素子構造を示す平面図である。図のＡ−Ａ′，Ｂ−
Ｂ′，Ｃ−Ｃ′断面構造はそれぞれ、図１３２，図１３
３，図１３４と同じである。この実施例では、図１３１
の実施例の第１のゲート電極７４と第２のゲート電極９
５が一体形成されている。第１のゲート電極と第２のゲ
ート電極とは、第３のゲート電極８０の枝部分に対向す
る部分で接続されている。
【０２２３】この実施例によれば、矩形状のｎ型エミッ
タ層７の一方の短辺に形成されたトリガ部分のオン・オ
フ動作を一つのゲート電極で制御することができる、と
いう利点が得られる。またこの実施例の構成では、チャ
ネル領域ＣＨ1のしきい値電圧はチャネル領域ＣＨ2 の
それより低くなるので、ターンオンの際にはチャネル領
域ＣＨ1 ，ＣＨ2 の順に導通し、ターンオフの際はＣＨ
2 ，ＣＨ1 の順に非導通となる。
タ層７の一方の短辺に形成されたトリガ部分のオン・オ
フ動作を一つのゲート電極で制御することができる、と
いう利点が得られる。またこの実施例の構成では、チャ
ネル領域ＣＨ1のしきい値電圧はチャネル領域ＣＨ2 の
それより低くなるので、ターンオンの際にはチャネル領
域ＣＨ1 ，ＣＨ2 の順に導通し、ターンオフの際はＣＨ
2 ，ＣＨ1 の順に非導通となる。
【０２２４】図１３６は、同じく図１３１の実施例の改
良型の素子構造を示す平面図である。図のＡ−Ａ′，Ｂ
−Ｂ′，Ｃ−Ｃ′断面構造はそれぞれ、図１３２，図１
３３，図１３４と同じである。この実施例では、図１３
１の実施例の第２のゲート電極９５と第３のゲート電極
８０が一体形成されている。
良型の素子構造を示す平面図である。図のＡ−Ａ′，Ｂ
−Ｂ′，Ｃ−Ｃ′断面構造はそれぞれ、図１３２，図１
３３，図１３４と同じである。この実施例では、図１３
１の実施例の第２のゲート電極９５と第３のゲート電極
８０が一体形成されている。
【０２２５】この実施例によれば、矩形状のｎ型エミッ
タ層７の周囲に形成されたターンオフ用ＭＯＳＦＥＴを
一つのゲート電極で制御できるという利点が得られる。
この実施例の構成では、ターンオフの際はゲート電極に
正の電圧を印加して、電子をチャネル領域ＣＨ3 および
ＣＨ1 を通してｎ型ベース層１に注入することが必要で
ある。またゲート電極に負の電圧を印加するだけでｎ型
ソース層１３がｎ型ウェル層５から切り離され、正孔が
チャネル領域ＣＨ2を通って排出されるので、ターンオ
フ動作に入ることができる。
タ層７の周囲に形成されたターンオフ用ＭＯＳＦＥＴを
一つのゲート電極で制御できるという利点が得られる。
この実施例の構成では、ターンオフの際はゲート電極に
正の電圧を印加して、電子をチャネル領域ＣＨ3 および
ＣＨ1 を通してｎ型ベース層１に注入することが必要で
ある。またゲート電極に負の電圧を印加するだけでｎ型
ソース層１３がｎ型ウェル層５から切り離され、正孔が
チャネル領域ＣＨ2を通って排出されるので、ターンオ
フ動作に入ることができる。
【０２２６】図１３７は、同じく図１３１の実施例の改
良型の素子構造を示す平面図である。図のＡ−Ａ′，Ｂ
−Ｂ′，Ｃ−Ｃ′断面構造はそれぞれ、図１３２，図１
３３，図１３４と同じである。この実施例では、図１３
１の実施例のゲート電極７４，９５，８０を一体化して
一つのゲート電極として形成している。
良型の素子構造を示す平面図である。図のＡ−Ａ′，Ｂ
−Ｂ′，Ｃ−Ｃ′断面構造はそれぞれ、図１３２，図１
３３，図１３４と同じである。この実施例では、図１３
１の実施例のゲート電極７４，９５，８０を一体化して
一つのゲート電極として形成している。
【０２２７】この実施例では、一つのゲート電極のみで
ターンオン，ターンオフ制御ができるという利点が得ら
れる。この実施例の構成では、各チャネル領域のしきい
値電圧の大きさが、ＣＨ3 ＞ＣＨ2 ＞ＣＨ1 となる。し
たがって、ゲート電極にチャネル領域ＣＨ3 のしきい値
電圧以上の電圧を印加することにより、素子はターンオ
ンし、チャネル領域ＣＨ2 のしきい値電圧以下の電圧を
印加することにより、素子はターンオフすることにな
る。ターンオンの際はまず、ターンオフ用ＭＯＳＦＥＴ
のチャネル領域ＣＨ2 が非導通となり、次いでターンオ
ン用ＭＯＳＦＥＴのチャネル領域ＣＨ1 、接続用ＭＯＳ
ＦＥＴのチャネル領域ＣＨ3 の順に導通する。ターンオ
フの際は、最初に接続用ＭＯＳＦＥＴのチャネル領域Ｃ
Ｈ3 が非導通となり、次いでターンオン用ＭＯＳＦＥＴ
のチャネル領域ＣＨ1 が非導通となり、その後ターンオ
フ用ＭＯＳＦＥＴのチャネル領域ＣＨ2 が導通状態にな
る。
ターンオン，ターンオフ制御ができるという利点が得ら
れる。この実施例の構成では、各チャネル領域のしきい
値電圧の大きさが、ＣＨ3 ＞ＣＨ2 ＞ＣＨ1 となる。し
たがって、ゲート電極にチャネル領域ＣＨ3 のしきい値
電圧以上の電圧を印加することにより、素子はターンオ
ンし、チャネル領域ＣＨ2 のしきい値電圧以下の電圧を
印加することにより、素子はターンオフすることにな
る。ターンオンの際はまず、ターンオフ用ＭＯＳＦＥＴ
のチャネル領域ＣＨ2 が非導通となり、次いでターンオ
ン用ＭＯＳＦＥＴのチャネル領域ＣＨ1 、接続用ＭＯＳ
ＦＥＴのチャネル領域ＣＨ3 の順に導通する。ターンオ
フの際は、最初に接続用ＭＯＳＦＥＴのチャネル領域Ｃ
Ｈ3 が非導通となり、次いでターンオン用ＭＯＳＦＥＴ
のチャネル領域ＣＨ1 が非導通となり、その後ターンオ
フ用ＭＯＳＦＥＴのチャネル領域ＣＨ2 が導通状態にな
る。
【０２２８】図１３８は、同じく図１３１の実施例の改
良型の素子構造を示す断面図である。の断面図は、図１
３１，図１３５，図１３６，図１３７で示した平面図の
Ａ−Ａ′断面に対応しており、図１３２で示した断面構
造とすることもできる。この実施例では、ターンオン用
ＭＯＳＦＥＴのウェル層としてｐ型ベース層４５とは別
にｐ型ウェル層９１が形成されている。
良型の素子構造を示す断面図である。の断面図は、図１
３１，図１３５，図１３６，図１３７で示した平面図の
Ａ−Ａ′断面に対応しており、図１３２で示した断面構
造とすることもできる。この実施例では、ターンオン用
ＭＯＳＦＥＴのウェル層としてｐ型ベース層４５とは別
にｐ型ウェル層９１が形成されている。
【０２２９】この実施例によれば、ｐ型ウェル層９１の
濃度がｐ型ベース層４５の濃度とは別に最適設定される
から、所望のしきい値電圧を得ることができる。この実
施例において、ｐ型ベース層４５の端の位置をどこに選
ぶかは、素子特性を決定する重要な要因になる。ｐ型ベ
ース層４５の端は、少なくともｎ型エミッタ層７よりは
ｎ型ソース層７２側に設定しなければ、ｐ型ベース層４
５の端にアノード電流が集中することになる。またｐ型
ベース層４５の端を第２のゲート電極９５よりｎ型ソー
ス層７２側に設定すれば、正孔の排出経路の拡散層抵抗
が低くなり、高いターンオフ能力を得ることができる。
濃度がｐ型ベース層４５の濃度とは別に最適設定される
から、所望のしきい値電圧を得ることができる。この実
施例において、ｐ型ベース層４５の端の位置をどこに選
ぶかは、素子特性を決定する重要な要因になる。ｐ型ベ
ース層４５の端は、少なくともｎ型エミッタ層７よりは
ｎ型ソース層７２側に設定しなければ、ｐ型ベース層４
５の端にアノード電流が集中することになる。またｐ型
ベース層４５の端を第２のゲート電極９５よりｎ型ソー
ス層７２側に設定すれば、正孔の排出経路の拡散層抵抗
が低くなり、高いターンオフ能力を得ることができる。
【０２３０】本発明は、上記実施例に限られるものでは
なく、その趣旨を逸脱しない範囲でさらに種々変形して
実施することができる。
なく、その趣旨を逸脱しない範囲でさらに種々変形して
実施することができる。
【０２３１】
【発明の効果】以上説明したように本発明によれば、優
れたオン特性を維持しながら、ターンオフ能力の向上を
図った絶縁ゲート型サイリスタを提供することができ
る。
れたオン特性を維持しながら、ターンオフ能力の向上を
図った絶縁ゲート型サイリスタを提供することができ
る。
【図１】埋込みゲート構造を用いた実施例に係る絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図２】図１の各部の導電型を逆にした実施例の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図３】両面に埋込みゲート構造を設けた実施例に係る
絶縁ゲート型サイリスタを示す図。
絶縁ゲート型サイリスタを示す図。
【図４】図３を変形した実施例の絶縁ゲート型サイリス
タを示す図。
タを示す図。
【図５】図１の構造を変形して埋込み溝を深くした実施
例の絶縁ゲート型サイリスタを示す図。
例の絶縁ゲート型サイリスタを示す図。
【図６】埋込み溝をさらに深くした実施例の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図７】埋込み溝が基板を貫通する状態とした実施例の
絶縁ゲート型サイリスタを示す図。
絶縁ゲート型サイリスタを示す図。
【図８】微細チャネルの埋込みゲート型ダイオードの実
施例を示す図。
施例を示す図。
【図９】同じく微細チャネルの埋込みゲート型ダイオー
ドの実施例を示す図。
ドの実施例を示す図。
【図１０】別の実施例の埋込みゲート構造の絶縁ゲート
型サイリスタおよびトランジスタを示す図。
型サイリスタおよびトランジスタを示す図。
【図１１】図１０を変形した実施例の絶縁ゲート型サイ
リスタおよびトランジスタを示す図。
リスタおよびトランジスタを示す図。
【図１２】図１０を変形した実施例の絶縁ゲート型サイ
リスタおよびトランジスタを示す図。
リスタおよびトランジスタを示す図。
【図１３】図１２を変形した実施例の絶縁ゲート型サイ
リスタおよびトランジスタを示す図。
リスタおよびトランジスタを示す図。
【図１４】図１３の埋込み溝をより深くした実施例の絶
縁ゲート型サイリスタおよびトランジスタを示す図。
縁ゲート型サイリスタおよびトランジスタを示す図。
【図１５】埋込み溝をさらに深くした実施例の絶縁ゲー
ト型サイリスタおよびトランジスタを示す図。
ト型サイリスタおよびトランジスタを示す図。
【図１６】図１０の構造を３次元的に展開した実施例の
絶縁ゲート型サイリスタおよびトランジスタと、トラン
ジスタの場合の等価回路を示す図。
絶縁ゲート型サイリスタおよびトランジスタと、トラン
ジスタの場合の等価回路を示す図。
【図１７】図１２の構造を３次元的に展開した実施例の
絶縁ゲート型サイリスタおよびトランジスタと、トラン
ジスタの場合の等価回路を示す図。
絶縁ゲート型サイリスタおよびトランジスタと、トラン
ジスタの場合の等価回路を示す図。
【図１８】図１６の実施例のホールバイパス部を縦型Ｍ
ＯＳトランジスタにした実施例の絶縁ゲート型サイリス
タおよびトランジスタと、トランジスタの場合の等価回
路を示す図。
ＯＳトランジスタにした実施例の絶縁ゲート型サイリス
タおよびトランジスタと、トランジスタの場合の等価回
路を示す図。
【図１９】図１７の実施例のホールバイパス部を縦型Ｍ
ＯＳトランジスタにした実施例の絶縁ゲート型サイリス
タおよびトランジスタと、トランジスタの場合の等価回
路を示す図。
ＯＳトランジスタにした実施例の絶縁ゲート型サイリス
タおよびトランジスタと、トランジスタの場合の等価回
路を示す図。
【図２０】図１８の構造のｐチャネルＭＯＳトランジス
タを溝間に組込んで３次元的に展開した実施例の絶縁ゲ
ート型サイリスタおよびトランジスタと、ゲート駆動波
形を示す図。
タを溝間に組込んで３次元的に展開した実施例の絶縁ゲ
ート型サイリスタおよびトランジスタと、ゲート駆動波
形を示す図。
【図２１】図１９の構造のｐチャネルＭＯＳトランジス
タを溝間に組込んで３次元的に展開した実施例の絶縁ゲ
ート型サイリスタおよびトランジスタと、ゲート駆動波
形を示す図。
タを溝間に組込んで３次元的に展開した実施例の絶縁ゲ
ート型サイリスタおよびトランジスタと、ゲート駆動波
形を示す図。
【図２２】微細チャネルとした実施例の絶縁ゲート型サ
イリスタおよびトランジスタを示す図。
イリスタおよびトランジスタを示す図。
【図２３】図２２の溝深さを変更した実施例の絶縁ゲー
ト型サイリスタおよびトランジスタを示す図。
ト型サイリスタおよびトランジスタを示す図。
【図２４】図２２の一部導電型を変更した実施例の絶縁
ゲート型サイリスタおよびトランジスタを示す図。
ゲート型サイリスタおよびトランジスタを示す図。
【図２５】図２４の溝深さを変更した実施例の絶縁ゲー
ト型サイリスタおよびトランジスタを示す図。
ト型サイリスタおよびトランジスタを示す図。
【図２６】図１７の実施例のサイリスタの場合の断面構
造と等価回路図。
造と等価回路図。
【図２７】同じく図１７の実施例のサイリスタの場合の
３次元構造と等価回路図。
３次元構造と等価回路図。
【図２８】アノード側に埋込みゲート構造を用いた実施
例の絶縁ゲート型サイリスタを示す図。
例の絶縁ゲート型サイリスタを示す図。
【図２９】図２８(b) の実施例の３次元的構造と等価回
路図。
路図。
【図３０】図１０の構造にアノード側にも埋込みゲート
構造を導入した実施例の絶縁ゲート型サイリスタを示す
図。
構造を導入した実施例の絶縁ゲート型サイリスタを示す
図。
【図３１】図３０を変形した実施例の絶縁ゲート型サイ
リスタを示す図。
リスタを示す図。
【図３２】図３１の実施例のサイリスタの３次元構造と
等価回路を示す図。
等価回路を示す図。
【図３３】溝の間にカソード・エミッタと共にホールバ
イパス用のｐチャネルＭＯＳトランジスタを形成した実
施例の絶縁ゲート型サイリスタを示す図。
イパス用のｐチャネルＭＯＳトランジスタを形成した実
施例の絶縁ゲート型サイリスタを示す図。
【図３４】図３３の構造をアノード側にも適用した実施
例の絶縁ゲート型サイリスタを示す図。
例の絶縁ゲート型サイリスタを示す図。
【図３５】図３３の実施例を変形した実施例の絶縁ゲー
ト型サイリスタを示す図。
ト型サイリスタを示す図。
【図３６】図３４の実施例を変形した実施例の絶縁ゲー
ト型サイリスタを示す図。
ト型サイリスタを示す図。
【図３７】縦型のｐチャネルＭＯＳトランジスタとｎチ
ャネルＭＯＳトランジスタを溝間に形成した実施例の絶
縁ゲート型サイリスタの構造と等価回路図。
ャネルＭＯＳトランジスタを溝間に形成した実施例の絶
縁ゲート型サイリスタの構造と等価回路図。
【図３８】図３７を変形した実施例の絶縁ゲート型サイ
リスタの構造と等価回路図。
リスタの構造と等価回路図。
【図３９】図３２の構造に縦型のｐチャネルＭＯＳトラ
ンジスタを導入した実施例の絶縁ゲート型サイリスタと
等価回路図。
ンジスタを導入した実施例の絶縁ゲート型サイリスタと
等価回路図。
【図４０】図３７を変形したアノード側にも埋込み絶縁
ゲートを導入した実施例の絶縁ゲート型サイリスタと等
価回路図。
ゲートを導入した実施例の絶縁ゲート型サイリスタと等
価回路図。
【図４１】図４０の実施例を変形した実施例の絶縁ゲー
ト型サイリスタと等価回路図。
ト型サイリスタと等価回路図。
【図４２】図４１の実施例のカソード側に縦型のｐチャ
ネルＭＯＳトランジスタを導入した実施例の絶縁ゲート
型サイリスタと等価回路図。
ネルＭＯＳトランジスタを導入した実施例の絶縁ゲート
型サイリスタと等価回路図。
【図４３】平面ゲート構造を用いた実施例の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図４４】図４３の実施例の改良型の絶縁ゲート型サイ
リスタを示す図。
リスタを示す図。
【図４５】同じく図４３の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図４６】同じく図４３の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図４７】同じく図４３の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図４８】図４７(a) の実施例のゲート駆動波形の例を
示す図。
示す図。
【図４９】図４３の実施例を変形した実施例の絶縁ゲー
ト型サイリスタを示す図。
ト型サイリスタを示す図。
【図５０】図４９の実施例を変形した実施例の絶縁ゲー
ト型サイリスタを示す図。
ト型サイリスタを示す図。
【図５１】図４９および図５０の改良型の絶縁ゲート型
サイリスタを示す図。
サイリスタを示す図。
【図５２】同じく図４９および図５０の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図５３】同じく図４９および図５０の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図５４】同じく図４９および図５０の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図５５】同じく図４９および図５０の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図５６】同じく図４９および図５０の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図５７】同じく図４９および図５０の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図５８】同じく図４９および図５０の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図５９】同じく図４９および図５０の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図６０】図４３の実施例を変形した実施例の絶縁ゲー
ト型サイリスタを示す図。
ト型サイリスタを示す図。
【図６１】図６０の実施例を変形した実施例の絶縁ゲー
ト型サイリスタを示す図。
ト型サイリスタを示す図。
【図６２】同じく図６０の実施例を変形した実施例の絶
縁ゲート型サイリスタを示す図。
縁ゲート型サイリスタを示す図。
【図６３】図６０および図６１の改良型の絶縁ゲート型
サイリスタを示す図。
サイリスタを示す図。
【図６４】同じく図６０および図６１の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図６５】同じく図６０および図６１の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図６６】同じく図６０および図６１の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図６７】同じく図６０および図６１の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図６８】同じく図６０および図６１の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図６９】別の実施例の絶縁ゲート型サイリスタを示す
図。
図。
【図７０】図６９の実施例の改良型の絶縁ゲート型サイ
リスタを示す図。
リスタを示す図。
【図７１】同じく図６９の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図７２】同じく図６９の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図７３】同じく図６９の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図７４】図６９の実施例を変形した実施例の絶縁ゲー
ト型サイリスタを示す図。
ト型サイリスタを示す図。
【図７５】図７４の実施例の改良型の絶縁ゲート型サイ
リスタを示す図。
リスタを示す図。
【図７６】同じく図７４の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図７７】同じく図７４の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図７８】同じく図７４の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図７９】同じく図７４の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図８０】アノード側にカソード側と同様のスイッチン
グ用ＭＯＳトランジスタを平面構造で導入した実施例の
絶縁ゲート型サイリスタを示す図。
グ用ＭＯＳトランジスタを平面構造で導入した実施例の
絶縁ゲート型サイリスタを示す図。
【図８１】図８０の実施例の改良型の絶縁ゲート型サイ
リスタを示す図。
リスタを示す図。
【図８２】同じく図８０の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図８３】同じく図８０の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図８４】同じく図８０の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図８５】同じく図８０の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図８６】同じく図８０の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図８７】同じく図８０の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図８８】埋込み絶縁ゲート構造の実施例の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図８９】図８８の実施例の改良型の絶縁ゲート型サイ
リスタを示す図。
リスタを示す図。
【図９０】同じく図８８の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図９１】同じく図８８の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図９２】同じく図８８の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図９３】同じく図８８の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図９４】平面構造のＭＯＳトランジスタを用いた他の
実施例の絶縁ゲート型サイリスタを示す図。
実施例の絶縁ゲート型サイリスタを示す図。
【図９５】図９４の実施例の改良型の絶縁ゲート型サイ
リスタを示す図。
リスタを示す図。
【図９６】同じく図９４の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図９７】同じく図９４の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図９８】同じく図９４の実施例の改良型の絶縁ゲート
型サイリスタを示す図。
型サイリスタを示す図。
【図９９】平面構造のＭＯＳトランジスタを用いた他の
実施例の絶縁ゲート型サイリスタを示す図。
実施例の絶縁ゲート型サイリスタを示す図。
【図１００】図９９の実施例の改良型の絶縁ゲート型サ
イリスタを示す図。
イリスタを示す図。
【図１０１】同じく図９９の実施例の改良型の絶縁ゲー
ト型サイリスタを示す図。
ト型サイリスタを示す図。
【図１０２】同じく図９９の実施例の改良型の絶縁ゲー
ト型サイリスタを示す図。
ト型サイリスタを示す図。
【図１０３】図４３の実施例を変形した実施例の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図１０４】本発明の他の実施例の絶縁ゲート型サイリ
スタを示す平面図。
スタを示す平面図。
【図１０５】図１０４のＡ−Ａ′断面図。
【図１０６】図１０４の実施例の改良型の絶縁ゲート型
サイリスタを示す図。
サイリスタを示す図。
【図１０７】図１０６のＡ−Ａ′断面図。
【図１０８】図１０４の実施例の改良型の絶縁ゲート型
サイリスタを示す図。
サイリスタを示す図。
【図１０９】図１０８のＡ−Ａ′断面図。
【図１１０】図１０８のＢ−Ｂ′断面図。
【図１１１】本発明の他の実施例の絶縁ゲート型サイリ
スタを示す平面図。
スタを示す平面図。
【図１１２】図１１１のＡ−Ａ′断面図。
【図１１３】図１１１の実施例の改良型の絶縁ゲート型
サイリスタを示す図。
サイリスタを示す図。
【図１１４】図１１３のＡ−Ａ′断面図。
【図１１５】図１１１の実施例の改良型の絶縁ゲート型
サイリスタを示す図。
サイリスタを示す図。
【図１１６】図１１５のＡ−Ａ′断面図。
【図１１７】図１１５のＢ−Ｂ′断面図。
【図１１８】本発明の他の実施例の絶縁ゲート型サイリ
スタを示す平面図。
スタを示す平面図。
【図１１９】図１１８のＡ−Ａ′断面図。
【図１２０】図１１８の実施例の改良型の絶縁ゲート型
サイリスタを示す図。
サイリスタを示す図。
【図１２１】図１２０のＡ−Ａ′断面図。
【図１２２】図１１８の実施例の改良型の絶縁ゲート型
サイリスタを示す図。
サイリスタを示す図。
【図１２３】図１２２のＡ−Ａ′断面図。
【図１２４】図１２２のＢ−Ｂ′断面図。
【図１２５】図１１８の実施例の改良型の絶縁ゲート型
サイリスタを示す図。
サイリスタを示す図。
【図１２６】図１２５のＡ−Ａ′断面図。
【図１２７】本発明の他の実施例の絶縁ゲート型サイリ
スタを示す平面図。
スタを示す平面図。
【図１２８】図１２７のＡ−Ａ′断面図。
【図１２９】図１２７のＢ−Ｂ′断面図。
【図１３０】図１２７のＣ−Ｃ′断面図。
【図１３１】本発明の他の実施例の絶縁ゲート型サイリ
スタを示す平面図。
スタを示す平面図。
【図１３２】図１３１のＡ−Ａ′断面図。
【図１３３】図１３１のＢ−Ｂ′断面図。
【図１３４】図１３１のＣ−Ｃ′断面図。
【図１３５】図１３１の実施例の改良型の絶縁ゲート型
サイリスタを示す図。
サイリスタを示す図。
【図１３６】同じく図１３１の実施例の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図１３７】同じく図１３１の実施例の改良型の絶縁ゲ
ート型サイリスタを示す図。
ート型サイリスタを示す図。
【図１３８】同じく図１３１の実施例の改良型の絶縁ゲ
ート型サイリスタのＡ−Ａ′断面図。
ート型サイリスタのＡ−Ａ′断面図。
【図１３９】従来の絶縁ゲート型サイリスタを示す図。
【図１４０】従来の他の絶縁ゲートサイリスタを示す
図。
図。
【図１４１】従来の他の絶縁ゲート型サイリスタを示す
図。
図。
１…ｎ型ベース層、 ２…ｎ型バッファ層、 ３…ｐ型エミッタ層、 ４…溝、 ５…絶縁ゲート電極、 ６…チャネル領域、 ７…ｎ型エミッタ層、 ８…ｐ型ソース層、 ９…ｎ型チャネル層、 １０…ｎ型ドレイン層、 １１…アノード電極、 １２…カソード電極、 ３５…溝、 ３６…絶縁ゲート電極、 ４１…カソード電極、 ４１ｂ…ドレイン電極、 ４５…ｐ型ベース層、 ４６…ゲート電極、 ４７…ｎ型チャネル層、 ５４…ｎ型チャネル層、 ５６…ｎ型ウェル層（エミッタ層）、 ５７…ｐ型ウェル層、 ５８…ｐ型ウェル層（エミッタ層） ５９…ｎ型ウェル層、 ６１…ｐ型ウェル層、 ６２…ｎ型ソース層、 ７１…ｐ+ 型層、 ７２…ｎ型ソース層、 ７３…ゲート絶縁膜、 ７４…ゲート電極、 ７８…ｎ型ソース層、 ７９…ゲート絶縁膜、 ８０…ゲート電極、 ８１，８２…ｐ型ウェル層、 ８３…ｎ+ 型層、 ８４…ｐ型ウェル層、 ９１…ｐ型ウェル層、 ９２…ｎ型ウェル層、 ９３…ｐ型ソース層、 ９４…ゲート絶縁膜、 ９５…ゲート電極、 １００…ｎ+ 型層、 １０１…ｐ型ソース層、 １０２…ゲート絶縁膜、 １０３…ゲート電極、 １０４…層間絶縁膜、 １０５…コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9168−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｊ 9168−4Ｍ ３２１ Ｖ (72)発明者 山口 正一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (13)
- 【請求項１】第１導電型ベース層と、 前記第１導電型ベース層の一方の面に形成された第１導
電型の第１の主電極領域と、 前記第１導電型ベース層の他方の面に形成された第２導
電型の第２の主電極領域と、 前記第１の主電極領域から第１導電型ベース層の途中ま
で達する深さをもって形成された、所定間隔で対向する
少なくとも一対の溝と、 前記溝の内部に埋込み形成された絶縁ゲート電極と、 前記第１導電型ベース層内の第２導電型キャリアを外部
に排出するためのターンオフ用絶縁ゲート型トランジス
タ構造と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。 - 【請求項２】前記溝の間の前記第１導電型ベース層底部
に第２導電型チャネル層が埋込み形成されてターンオン
用絶縁ゲート型トランジスタが構成され、前記溝の間の
前記第１の主電極領域表面に複数の第２導電型領域が分
散配置され、これら第２導電型領域下の第１の主電極領
域を第２導電型チャネル層として、ターンオフ用絶縁ゲ
ート型トランジスタが構成されていることを特徴とする
請求項１記載の絶縁ゲート型サイリスタ。 - 【請求項３】第１導電型ベース層と、 前記第１導電型ベース層の一方の面に形成された第２導
電型ベース層と、 前記第２導電型ベース層表面に形成された第１導電型の
第１の主電極領域と、 前記第１導電型ベース層の他方の面に形成された第２導
電型の第２の主電極領域と、 前記第１の主電極領域から第１導電型ベース層に達する
深さで所定間隔をもって対向するように形成された少な
くとも一対の溝と、 前記溝の内部に埋込み形成された絶縁ゲート電極と、 前記第１導電型ベース層内の第２導電型キャリアを外部
に排出するためのターンオフ用絶縁ゲート型トランジス
タ構造と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。 - 【請求項４】第１導電型ベース層と、 前記第１導電型ベース層の一方の面に選択的に形成され
た第２導電型ベース層と、 前記第１導電型ベース層の他方の面に形成された第２導
電型エミッタ層と、 前記第２導電型ベース層の表面に形成された第１導電型
エミッタ層と、 前記第１導電型ベース層の前記一方の面に前記第２導電
型ベース層に隣接して形成された第２導電型ウェル層
と、 前記第２導電型ウェル層の表面に形成された第１導電型
ソース層と、 前記第１導電型エミッタ層と第１導電型ソース層に挟ま
れた領域の前記第２導電型ベース層，第２導電型ウェル
層および第１導電型ベース層表面に形成された絶縁ゲー
ト電極と、 前記第１導電型ソース層および第２導電型ウェル層に同
時にコンタクトして形成された第１の主電極と、 前記第２導電型エミッタ層に形成された第２の主電極
と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。 - 【請求項５】第１導電型ベース層と、 前記第１導電型ベース層の一方の面に選択的に形成され
た第２導電型ベース層と、 前記第１導電型ベース層の他方の面に形成された第２導
電型エミッタ層と、 前記第２導電型ベース層の表面に形成された第１導電型
エミッタ層と、 前記第１導電型ベース層の前記一方の面に前記第２導電
型ベース層に隣接して形成された第２導電型ウェル層
と、 前記第１導電型ベース層の前記第２導電型ベース層と第
２導電型ウェル層の間に形成された高抵抗の第２導電型
チャネル層と、 前記第２導電型ウェル層の表面に形成された第１導電型
ソース層と、 前記第２導電型チャネル層表面に形成された絶縁ゲート
電極と、 前記第１導電型ソース層および第２導電型ウェル層に同
時にコンタクトして形成された第１の主電極と、 前記第２導電型エミッタ層に形成された第２の主電極
と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。 - 【請求項６】第１導電型ベース層と、 前記第１導電型ベース層の一方の面に選択的に形成され
た第２導電型ベース層と、 前記第１導電型ベース層の他方の面に形成された第２導
電型エミッタ層と、 前記第２導電型ベース層の表面に所定間隔をおいて形成
された第１導電型エミッタ層および第１導電型ソース層
と、 前記第２導電型ベース層の表面に前記第１導電型ソース
層と連続して形成された第１導電型ウェル層と、 前記第１導電型ウェル層の表面に形成された第２導電型
ソース層と、 前記第１導電型エミッタ層と第１導電型ソース層に挟ま
れた領域の第２導電型ベース層上に形成された第１の絶
縁ゲート電極と、 前記第２導電型ソース層と第２導電型ベース層に挟まれ
た領域の前記第１導電型ウェル層上に形成された第２の
絶縁ゲート電極と、 前記第１導電型ソース層および第２導電型ソース層に同
時にコンタクトして形成された第１の主電極と、 前記第２導電型エミッタ層に形成された第２の主電極
と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。 - 【請求項７】第１導電型ベース層と、 前記第１導電型ベース層の一方の面に選択的に形成され
た第２導電型ベース層ース層と、 前記第１導電型ベース層の他方の面に形成された第２導
電型エミッタ層と、 前記第２導電型ベース層の表面に所定間隔をおいて形成
された第１導電型エミッタ層および第１導電型ソース層
と、 前記第２導電型ベース層の表面に前記第１導電型エミッ
タ層と連続して形成された第１導電型ウェル層と、 前記第１導電型ウェル層の表面に形成された第２導電型
ソース層と、 前記第１導電型エミッタ層と第１導電型ソース層に挟ま
れた領域の第２導電型ベース層上に形成された第１の絶
縁ゲート電極と、 前記第２導電型ソース層と第２導電型ベース層に挟まれ
た領域の前記第１導電型ウェル層上に形成された第２の
絶縁ゲート電極と、 前記第１導電型ソース層にコンタクトして形成された第
１の主電極と、 前記第２導電型エミッタ層に形成された第２の主電極
と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。 - 【請求項８】前記第２の絶縁ゲート電極を設けないこと
を特徴とする請求項６または７記載の絶縁ゲート型サイ
リスタ。 - 【請求項９】第１導電型ベース層と、 前記第１導電型ベース層の一方の面に形成された第１導
電型の第１の主電極領域と、 前記第１の主電極領域を貫通して前記第１導電型ベース
層内に達する深さに形成された、所定間隔をもって対向
する少なくとも一対の第１の溝と、 前記第１の溝内に埋込み形成された第１の絶縁ゲート電
極と、 前記第１導電型ベース層の他方の面に第２導電型チャネ
ル層を介して形成された第２導電型の第２の主電極領域
と、 前記第２の主電極領域および第２導電型チャネル層を貫
通して前記第１導電型ベース層内に達する深さに形成さ
れた、所定間隔をもって対向する少なくとも一対の第２
の溝と、 前記第２の溝内に埋込み形成された第２の絶縁ゲート電
極と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。 - 【請求項１０】半導体基板内部に形成された第１導電型
ベース層と、 前記基板の一方の面に前記第１導電型ベース層に達する
深さに形成された、微小間隔をもって対向する少なくと
も一対の第１の溝と、 前記第１の溝に埋込み形成された第１の絶縁ゲート電極
と、 前記基板の他方の面に前記第１導電型ベース層に達する
深さに形成された、微小間隔をもって対向する少なくと
も一対の第２の溝と、 前記第２の溝内に埋込み形成された第２の絶縁ゲート電
極と、 前記基板の前記第１の溝に挟まれた領域に前記第１導電
型ベース層に接して形成された第１導電型または第２導
電型の第１のチャネル層と、 前記第１のチャネル層表面に形成された第１導電型の第
１の主電極領域と、 前記基板の前記第２の溝に挟まれた領域に前記第１導電
型ベース層に接して形成された第１導電型または第２導
電型の第２のチャネル層と、 前記第２のチャネル層表面に形成された第２導電型の第
２の主電極領域と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。 - 【請求項１１】第１導電型ベース層と、 前記第１導電型ベース層の一方の面に形成された第２導
電型ベース層と、 前記第２導電型ベース層の表面に形成された第１導電型
チャネル層と、 前記第１導電型チャネル層表面に形成された第１導電型
の第１の主電極領域と、前記第１導電型ベース層の他方
の面に形成された第２導電型の第２の主電極領域と、 前記第１の主電極領域から第１導電型ベース層に達する
深さをもって形成された所定間隔をおいて対向する少な
くとも一対の溝と、 前記溝に埋込み形成された絶縁ゲート電極と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。 - 【請求項１２】第１導電型ベース層と、 前記第１導電型ベース層の一方の面に形成された第２導
電型ベース層と、 前記第２導電型ベース層表面に形成された第１導電型の
第１の主電極領域と、 前記第１導電型ベース層の他方の面に形成された第２導
電型チャネル層と、 前記第２導電型チャネル層表面に形成された第２導電型
の第２の主電極領域と、前記第２の主電極領域から少な
くとも前記第２導電チャネル層の途中にまで達する深さ
に形成された所定間隔をおいて対向する少なくとも一対
の溝と、 前記溝に埋込み形成された絶縁ゲート電極と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。 - 【請求項１３】第１導電型ベース層と、 前記第１導電型ベース層の一方の面に形成された第２導
電型ベース層と、 前記第２導電型ベース層上に形成された第１導電型チャ
ネル層と、 前記第１導電型チャネル層上に形成された第２導電型チ
ャネル層と、 前記第２導電型チャネル層上に形成された第１導電型の
第１の主電極領域と、 前記第１導電型ベース層の他方の面に形成された第２導
電型の第２の主電極領域と、 前記第１の主電極領域から前記第１導電型ベース層に達
する深さに形成された所定間隔をもって対向する少なく
とも一対の溝と、 前記溝に埋込み形成された絶縁ゲート電極と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。
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Cited By (12)
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|---|---|---|---|---|
| JPH05275685A (ja) * | 1992-03-30 | 1993-10-22 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2000031484A (ja) * | 1998-06-02 | 2000-01-28 | Siliconix Inc | 高セル密度のバ―チカルトレンチゲ―ト型ｍｏｓｆｅｔ |
| KR100765924B1 (ko) * | 2000-08-31 | 2007-10-11 | 제네럴 세미컨덕터, 인코포레이티드 | 트렌치 쇼트키 정류기 및 이 정류기를 형성하는 방법 |
| JP2010103565A (ja) * | 2010-02-05 | 2010-05-06 | Toyota Motor Corp | 半導体装置 |
| JP2010283128A (ja) * | 2009-06-04 | 2010-12-16 | Mitsubishi Electric Corp | 電力用半導体装置 |
| WO2011001588A1 (ja) * | 2009-06-29 | 2011-01-06 | 株式会社デンソー | 半導体装置 |
| JP2012015518A (ja) * | 2010-06-30 | 2012-01-19 | Abb Res Ltd | パワー半導体デバイス |
| JP2014511573A (ja) * | 2011-02-28 | 2014-05-15 | 成都成電知力微電子設計有限公司 | ２つの型の電荷キャリアを制御するサイリスタ |
| CN104916695A (zh) * | 2014-03-13 | 2015-09-16 | 株式会社东芝 | 半导体装置 |
| WO2019124198A1 (ja) | 2017-12-19 | 2019-06-27 | 住友電気工業株式会社 | コードクランプ |
| US10903348B2 (en) | 2018-09-19 | 2021-01-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN113437140A (zh) * | 2020-03-23 | 2021-09-24 | 株式会社东芝 | 半导体装置 |
-
1991
- 1991-07-31 JP JP21322691A patent/JP3297060B2/ja not_active Expired - Fee Related
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275685A (ja) * | 1992-03-30 | 1993-10-22 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2000031484A (ja) * | 1998-06-02 | 2000-01-28 | Siliconix Inc | 高セル密度のバ―チカルトレンチゲ―ト型ｍｏｓｆｅｔ |
| KR100765924B1 (ko) * | 2000-08-31 | 2007-10-11 | 제네럴 세미컨덕터, 인코포레이티드 | 트렌치 쇼트키 정류기 및 이 정류기를 형성하는 방법 |
| JP2010283128A (ja) * | 2009-06-04 | 2010-12-16 | Mitsubishi Electric Corp | 電力用半導体装置 |
| US8552468B2 (en) | 2009-06-04 | 2013-10-08 | Mitsubishi Electric Corporation | Power semiconductor device |
| WO2011001588A1 (ja) * | 2009-06-29 | 2011-01-06 | 株式会社デンソー | 半導体装置 |
| JP2010103565A (ja) * | 2010-02-05 | 2010-05-06 | Toyota Motor Corp | 半導体装置 |
| JP2012015518A (ja) * | 2010-06-30 | 2012-01-19 | Abb Res Ltd | パワー半導体デバイス |
| JP2014511573A (ja) * | 2011-02-28 | 2014-05-15 | 成都成電知力微電子設計有限公司 | ２つの型の電荷キャリアを制御するサイリスタ |
| US8994067B2 (en) | 2011-02-28 | 2015-03-31 | Cheng Dian Intelligent-Power Microelectronics Design Co., Ltd Of Chengdu | Both carriers controlled thyristor |
| TWI502728B (ja) * | 2011-02-28 | 2015-10-01 | ||
| CN104916695A (zh) * | 2014-03-13 | 2015-09-16 | 株式会社东芝 | 半导体装置 |
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| WO2019124198A1 (ja) | 2017-12-19 | 2019-06-27 | 住友電気工業株式会社 | コードクランプ |
| US10903348B2 (en) | 2018-09-19 | 2021-01-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN113437140A (zh) * | 2020-03-23 | 2021-09-24 | 株式会社东芝 | 半导体装置 |
| JP2021150565A (ja) * | 2020-03-23 | 2021-09-27 | 株式会社東芝 | 半導体装置 |
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