JP2022049998A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2022049998A
JP2022049998A JP2020156337A JP2020156337A JP2022049998A JP 2022049998 A JP2022049998 A JP 2022049998A JP 2020156337 A JP2020156337 A JP 2020156337A JP 2020156337 A JP2020156337 A JP 2020156337A JP 2022049998 A JP2022049998 A JP 2022049998A
Authority
JP
Japan
Prior art keywords
semiconductor layer
semiconductor device
distance
electrodes
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020156337A
Other languages
English (en)
Other versions
JP7456902B2 (ja
Inventor
裕子 糸数
Hiroko Itokazu
知子 末代
Tomoko Matsudai
陽子 岩鍜治
Yoko Iwakaji
貴子 もたい
Takako Motai
圭子 河村
Keiko Kawamura
香織 布施
Kaori Fuse
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2020156337A priority Critical patent/JP7456902B2/ja
Priority to CN202110878861.XA priority patent/CN114203828A/zh
Priority to US17/472,465 priority patent/US20220085216A1/en
Publication of JP2022049998A publication Critical patent/JP2022049998A/ja
Priority to JP2024039647A priority patent/JP2024060066A/ja
Application granted granted Critical
Publication of JP7456902B2 publication Critical patent/JP7456902B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0664—Vertical bipolar transistor in combination with diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】スイッチング損失を低減し、逆方向耐圧を向上させた半導体装置を提供する。【解決手段】半導体装置は、第１導電形の第１半導体層と、第２導電形の第３半導体層と、前記第１導電形の第２半導体層と、複数の電極と、複数の第１絶縁膜と、を備える。第２半導体層は、前記第１半導体層上に設けられ、前記第１半導体層の第１導電形不純物よりも低濃度の第１導電形不純物を含む。第３半導体層は、前記第２半導体層の上に設けられ、前記第１半導体層と反対側の第１面を有する。前記複数の電極は、前記第１面から前記第２半導体層中に至るまで複数のトレンチの内部に延在する。前記複数の第１絶縁膜は、前記複数の電極と前記第２および第３半導体層との間にそれぞれ設けられる。前記複数の電極は、前記第１面において第１方向に第１距離ずつ離間して１列に並んだ第１電極群と、前記第１方向に前記第１距離ずつ離間して１列に並び、第２方向において前記第１電極群と第２距離離間した第２電極群と、を含む。【選択図】図１

Description

実施形態は、半導体装置に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびダイオード等の半導体装置は、インバータなどの電力変換器に用いられる。例えば、ダイオードは、所謂、ＦＷＤ（Free Wheeling Diode）として、ＩＧＢＴと逆並列に接続される。このような電力変換器の高効率化には、ＦＷＤの特性を改善することが重要である。
特開２００３－１１５５９６号公報
実施形態は、スイッチング損失を低減し、逆方向耐圧を向上させた半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層と、第２導電形の第３半導体層と、前記第１導電形の第２半導体層と、複数の電極と、複数の第１絶縁膜と、を備える。第２半導体層は、前記第１半導体層上に設けられ、前記第１半導体層の第１導電形不純物よりも低濃度の第１導電形不純物を含む。第３半導体層は、前記第２半導体層の上に設けられ、前記第１半導体層と反対側に第１方向及び前記第１方向と交差する第２方向に延在する第１面を有する。前記複数の電極は、前記第２半導体層上に設けられ、前記第１面から前記第２半導体層中に至るまで複数のトレンチの内部に延在する。前記複数の第１絶縁膜は、前記複数の電極と前記第３半導体層との間および前記複数の電極と前記第２半導体層との間にそれぞれ設けられる。前記複数の電極は、前記第１面において前記第１方向に第１距離ずつ離間して１列に並んだ第１電極群と、前記第１方向に前記第１距離ずつ離間して１列に並び、前記第１電極群と前記第２方向において第２距離離間した第２電極群と、を含む。
実施形態に係る半導体装置を示す模式図である。 実施形態に係る半導体装置の特性を示す模式図である。 実施形態に係る半導体装置の別の特性を示すグラフである。 実施形態に係る半導体装置のトレンチ配置を示す模式図である。 実施形態の変形例に係る半導体装置のトレンチ配置を示す模式図である。 実施形態の別の変形例に係る半導体装置のトレンチ配置を示す模式図である。 実施形態の変形例に係る半導体装置を示す模式断面図である。 実施形態の別の変形例に係る半導体装置の配線の設け方を示す模式図である。 実施形態に係る半導体装置の配線の設け方を示す模式図である。 実施形態に係る半導体装置の配線の設け方の別の例を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式図である。図１（ａ）は、Ｘ－Ｚ平面に沿った断面図である。図１（ｂ）は、図１（ａ）中に示すＡ－Ａ線に沿った断面を表す平面図である。
半導体装置１は、例えば、ダイオードである。半導体装置１は、例えば、ＩＧＢＴと一体化して用いられる。なお、以下に示す実施形態は例示であり、これらに限定される訳ではない。
図１（ａ）に示すように、半導体装置１は、第１導電形の第１半導体層１１と、第１導電形の第２半導体層１２と、第２導電形の第３半導体層１３と、を備える。第２半導体層１２は、第１半導体層１１上に設けられる。第３半導体層１３は、第２半導体層１２上に設けられる。第２半導体層１２は、第１半導体層１１の第１導電形不純物よりも低濃度の第１導電形不純物を含む。
第１半導体層１１は、例えば、ｎ形カソード層である。第３半導体層１３は、例えば、ｐ形アノード層である。以下の説明では、第１導電形をｎ形、第２導電形をｐ形として記載する。
半導体装置１は、電極３０をさらに備える。電極３０は、第３半導体層１３の表面から第２半導体層１２に至る深さを有するトレンチＡＴの内部に設けられる。電極３０は、第３半導体層１３中および第２半導体層１２中に延在する。電極３０は、例えば、導電性のポリシリコンである。電極３０は、例えば、絶縁膜３３により、第３半導体層１３および第２半導体層１２から電気的に絶縁される。絶縁膜３３は、電極３０と第３半導体層１３との間、電極３０と第２半導体層１２との間に設けられる。絶縁膜３３は、例えば、シリコン酸化膜である。
第１半導体層１１は、電極１０（カソード電極）に電気的に接続される。第３半導体層１３は、電極２０（アノード電極）に電気的に接続される。また、電極３０は、例えば、電極２０に電気的に接続され、第３半導体層１３と同電位となる。なお、実施形態は、これに限定される訳ではなく、例えば、電極３０は、図示しない別の電極に電気的に接続され、第３半導体層１３とは異なる電位にバイアスされても良い。
図１（ｂ）に示すように、電極３０は、複数設けられ、複数のトレンチＡＴの内部に、それぞれ設けられる。複数の電極３０の一部は、例えば、Ｙ方向に並んだ複数の列を構成し、Ｙ方向に並んだ電極３０の列がＸ方向に並ぶ。
複数のトレンチＡＴは、例えば、第１半導体層１１と第３半導体層１３との間に印加される所定の逆バイアス下、例えば、１Ｖにおいて、第２半導体層１２の近接するトレンチＡＴ間に位置する領域が空乏化されるように配置される。すなわち、近接するトレンチＡＴ間がピンチオフするように、近接するトレンチＡＴ間の最大幅ＷＭを設定する。
例えば、第２半導体１３上の任意の点をおいて、ＸＹ平面上にある点を含む直線を引いたとき、異なるトレンチＡＴに挟まれた点を含む線分の長さが近接するトレンチＡＴ間の距離である。トレンチＡＴ間の距離や間隔及びトレンチの長さは、トレンチＡＴの側壁またはトレンチＡＴが有する絶縁膜３３の外縁の位置を基準に測定する。第２半導体１３上における、近接するトレンチＡＴ間の距離の最大値が最大幅ＷＭである。
図２（ａ）～（ｃ）および図３は、実施形態に係る半導体装置１の特性を示す模式図である。図２（ａ）～（ｃ）および図３は、トレンチＡＴの深さを、例えば、５．５μｍとした場合の隣り合うトレンチＡＴ間の表面からトレンチ底部までの断面図である。図２（ａ）～（ｃ）は、所定の逆バイアス下、例えば、１Ｖにおける第３半導体層１３中および第２半導体層１２中の空乏層をそれぞれ表している。図３は、半導体装置１の逆方向耐圧を表すグラフである。
図２（ａ）～（ｃ）に示すように、隣り合うトレンチＡＴ間の間隔（図１参照）は、それぞれ１．６マイクロメートル（以下、μｍ）、２．０μｍおよび２．５μｍである。各図中に示す等電位面は、空乏層の広がりを表している。
図２（ａ）および（ｂ）に示すように、隣り合うトレンチＡＴ間の間隔１．６μｍ、２．０μｍでは、第２半導体層１２の隣り合うトレンチＡＴ間に位置する部分は空乏化される。一方、図２（ｃ）に示すように、隣り合うトレンチＡＴ間の間隔２．５μｍでは、第２半導体層１２は、隣り合うトレンチＡＴ間において、空乏化されない部分を含む。
図３は、隣り合うトレンチＡＴの間隔と逆方向耐圧（ブレークダウン電圧）との関係を表している。図３に示すように、ブレークダウン電圧は、ＷＭが広くなるほど低下する。
実施形態に係る半導体装置１は、逆方向耐圧およびアノード・カソード間の破壊耐量を確保するために、トレンチ構造を有する電極３０を備える。しかしながら、電極３０を設けることにより、第２半導体層１２のＸ－Ｙ平面における面積が狭くなる。このため、電極３０を設けない場合に比べて、キャリアの導通経路が狭まり、第３半導体層１３中のキャリア密度（電子および正孔の密度）が高くなる。
例えば、インバータなどの電力変換装置では、オン電圧（導通状態での電圧降下）、リカバリ時間（リバースリカバリ時のリカバリ電流の消滅時間）、リカバリ時の安全動作領域（リバースリカバリ電流が流れている状態で電圧が印加されても破壊しない動作領域）、およびリカバリ時の電流・電圧振動等の特性を改善することが望まれる。なかでも、リカバリ時間を短縮しつつ、リカバリ時の安全動作領域を広くすることは重要である。
半導体装置１では、電極３０を配置したトレンチＡＴを設けることにより、その底部において均一なアバランシェ現象を生じさせ、破壊耐量を向上させることができる。さらに、隣り合うトレンチＡＴ間の間隔ＷＭを、逆バイアス印加時にピンチオフする間隔よりも狭くすることにより、逆方向耐圧を向上させることができる。
しかしながら、トレンチＡＴを形成することにより、第２半導体層１２および第３半導体層１３中のキャリア密度が高くなる。このため、オン状態からオフ状態へ移行するリカバリ特性が劣化し、電極３０を設けない場合に比べてリカバリ損失が大きくなる。
そこで、半導体装置１では、第３半導体層１３のＸ－Ｙ断面におけるトレンチＡＴの占有比率を小さくすることにより、第３半導体層１３から第２半導体層１２へ注入される正孔の密度を低下させる。これにより、逆方向耐圧および破壊耐量の低下を抑制しつつ、リカバリ損失を低減することができる。
図４（ａ）および（ｂ）は、実施形態に係る半導体装置１の構成を例示する模式平面図である。図４（ａ）および（ｂ）は、トレンチＡＴの配置を例示する平面図である。なお、以下に示すトレンチＡＴの配置図では、電極３０、絶縁膜３３および第３半導体層１３を省略している。
図４（ａ）に示すように、トレンチＡＴは、例えば、辺がＸ方向及びＹ方向に延びる長方形のＸ－Ｙ断面を有する。複数のトレンチＡＴはＹ方向に並んで列をなし、Ｘ方向に並んで行をなすことでマトリクス状に配置される。トレンチＡＴのＹ方向の長さＬＹは、Ｘ方向の長さＬＸよりも長い。隣り合うトレンチＡＴ間の間隔は、例えば、複数のトレンチＡＴの配列の対角方向において最大となる。対角方向とは、Ｘ方向にＬＸ＋ＷＤＸ、Ｙ方向にＬＹ＋ＷＤＹを足し合わせた方向である。最大間隔ＷＭは、例えば、対角方向に近接するトレンチＡＴの端部間の距離であって、２μｍ以下である。
図４（ｂ）に示す例では、複数のトレンチＡＴのうちのＹ方向に並ぶ第１列に含まれるトレンチＡＴは、第１列に隣り合う第２列のトレンチＡＴ間のスペースとＸ方向において並ぶように配置される。複数のトレンチＡＴはＹ方向並んで列をなし、Ｘ方向に並んで行をなすことでマトリクス状に配置される。また、Ｙ方向において隣り合うトレンチＡＴ間の間隔ＷＤＹは、トレンチＡＴのＹ方向の長さＬＹよりも狭い。さらに、ＷＤＸは、例えば、１μｍ以下である。この場合、隣り合うトレンチＡＴ間の間隔ＷＭは、Ｙ方向において隣り合うトレンチＡＴの間で最大となる。隣り合うトレンチＡＴの間隔ＷＭは、例えば、２μｍ以下である。
図５（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置１の構成を例示する模式図である。図５（ａ）および（ｂ）は、トレンチＡＴの配置を例示する平面図である。
図５（ａ）に示すように、複数のトレンチＡＴのうちのＹ方向に並ぶ第１列に含まれるトレンチＡＴは、第１列に隣り合う第２列のトレンチＡＴ間のスペースとＸ方向において並ぶように配置される。Ｙ方向において隣り合うトレンチＡＴ間の間隔ＷＤＹは、トレンチＡＴのＹ方向の長さＬＹよりも広い。さらに、ＷＤＸは、例えば、１μｍ以下である。この場合も、隣り合うトレンチＡＴ間の間隔ＷＭは、Ｙ方向において隣り合うトレンチＡＴの間で最大となる。隣り合うトレンチＡＴ間の間隔ＷＭは、例えば、２μｍ以下である。
図５（ｂ）に示すように、トレンチＡＴは、例えば、円形のＸ－Ｙ断面を有するように設けられても良い。トレンチＡＴは、例えば、その配置の対角方向に並ぶ。対角方向において隣り合うトレンチＡＴ間の間隔ＷＭは、例えば、２μｍ以下である。
図６（ａ）および（ｂ）は、実施形態の別の変形例に係る半導体装置１の構成を示す模式図である。図６（ａ）および（ｂ）は、トレンチＡＴの配置を例示する平面図である。
図６（ａ）に示すように、トレンチＡＴは、例えば、円形のリング状の断面を有するように設けられても良い。トレンチＡＴは、第３半導体層１３の一部および第２半導体層１２の一部を囲むように設けられる。トレンチＡＴは、例えば、その配置の対角方向に並ぶ。対角方向において隣り合うトレンチＡＴ間の間隔ＷＭは、例えば、２μｍ以下である。さらに、トレンチＡＴの内径は、例えば、２μｍ以下である。
図６（ｂ）に示すように、トレンチＡＴは、例えば、六角形のリング状の断面を有する。トレンチＡＴは、例えば、その配置の対角方向に並ぶ。対角方向において隣り合うトレンチＡＴ間の間隔ＷＭは、例えば、２μｍ以下である。さらに、トレンチ内径は、例えば２μｍ以下である。なお、トレンチＡＴの断面の外形は、六角形に限定される訳ではなく、他の多角形でもよい。
上記のトレンチＡＴの配置において、トレンチＡＴのＸ－Ｙ断面積の合計は、例えば、第３半導体層１３のＸ－Ｙ平面における面積よりも狭いことが好ましい。これにより、第３半導体層１３から第２半導体層１２へ注入される正孔の密度を低減することが可能となり、第２半導体層１２中のキャリア密度を低下させることができる。
図７（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置２および３を示す模式図である。
図７（ａ）に示す半導体装置２では、トレンチＡＴは、第２半導体層１２中に位置する底部のＸ方向の幅が、第３半導体層１３中に位置する部分のＸ方向の幅よりも広い逆テーパ状に設けられる。トレンチＡＴの内部に設けられる電極３０も同様のＸ－Ｙ断面形状を有する。
半導体装置２では、隣り合うトレンチＡＴの底面間においてＸ方向の間隔ＷＭが確保される。間隔ＷＭは、逆バイアス下においてピンチオフする間隔である。これに対し、第３半導体層１３のＸ方向の幅は、トレンチＡＴの底面間の間隔ＷＭよりも広くなる。
図７（ｂ）に示す半導体装置３では、トレンチＡＴは、第２半導体層１２中に位置する部分のＸ方向の幅が、第３半導体層１３の上部に位置する部分のＸ方向の幅よりも広くなるように設けられる。トレンチＡＴの内部に設けられる電極３０も同様のＸ－Ｙ断面形状を有する。
半導体装置３では、隣り合うトレンチＡＴの第２半導体層１２中に位置する部分間においてＸ方向の間隔ＷＭが確保される。間隔ＷＭは、逆バイアス下においてピンチオフする間隔である。これに対し、第３半導体層１３の上部のＸ方向の幅は、間隔ＷＭよりも広い。
このように、半導体装置２および３では、複数のトレンチＡＴは、隣り合うトレンチＡＴのそれぞれの底部の間隔ＷＭがピンチオフする間隔よりも狭くなるように配置される。第３半導体層１３の上部の間隔は、ＷＭよりも広くできるため、Ｘ－Ｙ平面における第３半導体層１３の占有率を大きくすることでキャリア密度低減が可能となる。
図８は、実施形態に係る半導体装置４の配線４０の設け方を示す模式図である。
半導体装置４は、図１に示す半導体装置１と同様に、第３半導体層１３と電極３０とが配線４０によって電気的に接続される。配線４０は、たとえば、第３半導体層１３、電極３０、及び絶縁膜３３の上に設けられた金属膜である。配線４０はアノード電極２０に接続される。実施形態に係る半導体装置は、いずれも図８のように配線４０を設けることができる。
図９（ａ）及び（ｂ）は、実施形態に係る半導体装置５の配線の設け方を示す模式図である。実施形態に係る半導体装置５では、第３半導体層１３と電極３０とに異なる電位が印加できる。半導体装置５は、半導体装置１の構成に加え、絶縁膜５０、配線４０Ａ、及び配線４０Ｂをさらに有する。図９（ａ）は、図４（ａ）に示す半導体装置の構成に、配線４０Ａおよび４０Ｂを設けた例を示す模式平面図である。図９（ｂ）は、図９（ａ）中に示すＢ－Ｂ線に沿った断面図である。
絶縁膜５０が、第３半導体層１３、電極３０、及び絶縁膜３３の上に設けられる。配線４０Ａ（図９（ａ）中に一点破線で示す）は、絶縁膜５０上に、Ｘ方向に延在して設けられる。複数の配線４０Ａは、Ｙ方向に延在する電極２０Ａと接続される。
配線４０Ａは、絶縁膜５０を貫通するコンタクト３０ｃ（図９（ａ）中に斜線部で示す）を介して、複数の電極３０に接続される。配線４０Ａは、第３半導体層１３と電気的に分離される。
配線４０Ｂは、絶縁膜５０上にＸ方向に延在して設けられる。配線４０Ｂ（図９（ａ）中に破線で示す）は、絶縁膜５０を貫通するコンタクト１３ｃを介して、第３半導体層１３に接続される。複数の配線４０Ｂは、Ｙ方向に延在する電極２０Ｂと接続される。配線４０Ｂは、電極３０と電気的に分離される。配線４０Ａと配線４０Ｂとは、Ｙ方向において離間して設けられ、電気的に絶縁される。配線４０Ａと配線４０Ｂとは、Ｙ方向において互いに交互に設けられる。配線４０Ａおよび配線４０Ｂは、例えば、金属膜である。
図１０は、実施形態に係る半導体装置５の配線４０の設け方の別の例を示す模式図である。図１０は、図４（ｂ）に示す半導体装置の構成に配線４０Ａおよび４０Ｂを設けた例を示す模式平面図である。図１０では、配線４０Ｂのコンタクトを省略して示す。
図１０に示すように配線４０Ａのコンタクト３０ｃがトレンチＡＴのＹ方向端部に設けられることで、コンタクト３０ｃをトレンチＡＴの中央に設けるよりも、配線４０Ａの占有面積に対するコンタクト面積の割合を大きくすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３…半導体装置、 １０、２０、２０Ａ、２０Ｂ、３０…電極、 １１…第１半導体層、 １２…第２半導体層、 １３…第３半導体層、 １３ｃ、３０ｃ…コンタクト、 ３３、５０…絶縁膜、 ４０、４０Ａ、４０Ｂ…配線、 ＡＴ…トレンチ

Claims (9)

  1. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられ、前記第１半導体層の第１導電形不純物よりも低濃度の第１導電形不純物を含む前記第１導電形の第２半導体層と、
    前記第２半導体層の上に設けられ、前記第１半導体層と反対側に第１方向及び前記第１方向と交差する第２方向に延在する第１面を有する第２導電形の第３半導体層と、
    前記第２半導体層上に設けられ、前記第１面から前記第２半導体層中に至るまで複数のトレンチの内部に延在する複数の電極と、
    前記複数の電極と前記第３半導体層との間および前記複数の電極と前記第２半導体層との間にそれぞれ設けられた複数の第１絶縁膜と、
    を備え、
    前記複数の電極は、前記第１面において前記第１方向に第１距離ずつ離間して１列に並んだ第１電極群と、前記第１方向に前記第１距離ずつ離間して１列に並び、前記第１電極群と前記第２方向において第２距離離間した第２電極群と、を含む半導体装置。
  2. 前記第１距離は、前記第１半導体層と前記第３半導体層との間に所定の電圧を印加した時に、前記第２半導体層の前記隣り合う２つのトレンチ間に位置する部分が空乏化する距離以下である請求項１記載の半導体装置。
  3. 前記第１距離は、２マイクロメートル以下である請求項１記載の半導体装置。
  4. 前記第１面における前記第３半導体層の面積は、前記第１面における前記複数の第１絶縁膜の面積と前記複数の電極の面積の和よりも広い請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記複数のトレンチは、前記第１方向において第１長さを有し、前記第２方向において前記第２長さを有し、
    前記第２長さは、前記第１長さよりも短い請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記第１方向に並ぶ電極の第１列および第２列は、前記第２方向において隣り合い、前記第２列の電極は、それぞれ、前記第１列中の隣り合う電極間のスペースに前記第２方向において隣り合う位置に設けられる請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第１方向において隣り合うトレンチの間隔は、前記第１方向における前記トレンチの長さよりも狭い請求項６記載の半導体装置。
  8. 前記第１半導体層に電気的に接続された第２電極と、
    第１平面の上に設けられた第２絶縁膜と、
    前記第１平面よりも上に設けられ、前記第３半導体層と電気的に接続され、前記第２方向に延在する複数の部分を有する第１配線と、
    前記第２絶縁膜上に設けられ、前記複数の電極と電気的に接続され、前記第１配線と前記第１方向に離間し、第２方向に延在する複数の配線と、をさらに備えた請求項１～７のいずれか１つに記載の半導体装置。
  9. 前記第１電極群および第２電極群は、前記第３半導体中において、前記第１方向に前記第１距離よりも短い第３距離ずつ離間した請求項２または３に記載の半導体装置。
JP2020156337A 2020-09-17 2020-09-17 半導体装置 Active JP7456902B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020156337A JP7456902B2 (ja) 2020-09-17 2020-09-17 半導体装置
CN202110878861.XA CN114203828A (zh) 2020-09-17 2021-08-02 半导体装置
US17/472,465 US20220085216A1 (en) 2020-09-17 2021-09-10 Semiconductor device
JP2024039647A JP2024060066A (ja) 2020-09-17 2024-03-14 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020156337A JP7456902B2 (ja) 2020-09-17 2020-09-17 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024039647A Division JP2024060066A (ja) 2020-09-17 2024-03-14 半導体装置

Publications (2)

Publication Number Publication Date
JP2022049998A true JP2022049998A (ja) 2022-03-30
JP7456902B2 JP7456902B2 (ja) 2024-03-27

Family

ID=80627110

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2020156337A Active JP7456902B2 (ja) 2020-09-17 2020-09-17 半導体装置
JP2024039647A Pending JP2024060066A (ja) 2020-09-17 2024-03-14 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2024039647A Pending JP2024060066A (ja) 2020-09-17 2024-03-14 半導体装置

Country Status (3)

Country Link
US (1) US20220085216A1 (ja)
JP (2) JP7456902B2 (ja)
CN (1) CN114203828A (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004186413A (ja) * 2002-12-03 2004-07-02 Toshiba Corp 半導体装置
JP2006049341A (ja) * 2004-07-30 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法
JP2014067763A (ja) * 2012-09-24 2014-04-17 Toshiba Corp 半導体装置
CN103956388A (zh) * 2014-03-19 2014-07-30 中航（重庆）微电子有限公司 肖特基二极管半导体器件及其制备方法
JP2017050471A (ja) * 2015-09-03 2017-03-09 株式会社デンソー 半導体装置
JP2017135255A (ja) * 2016-01-27 2017-08-03 株式会社デンソー 半導体装置
JP2020047636A (ja) * 2018-09-14 2020-03-26 株式会社東芝 半導体装置
WO2021010000A1 (ja) * 2019-07-12 2021-01-21 富士電機株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
GB0102734D0 (en) * 2001-02-03 2001-03-21 Koninkl Philips Electronics Nv Bipolar diode
JP5630579B2 (ja) * 2011-06-09 2014-11-26 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法
DE102015103211B4 (de) * 2015-03-05 2018-05-30 Infineon Technologies Austria Ag Verfahren zum herstellen einer halbleitervorrichtung mit ersten und zweiten feldelektrodenstrukturen

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004186413A (ja) * 2002-12-03 2004-07-02 Toshiba Corp 半導体装置
JP2006049341A (ja) * 2004-07-30 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法
JP2014067763A (ja) * 2012-09-24 2014-04-17 Toshiba Corp 半導体装置
CN103956388A (zh) * 2014-03-19 2014-07-30 中航（重庆）微电子有限公司 肖特基二极管半导体器件及其制备方法
JP2017050471A (ja) * 2015-09-03 2017-03-09 株式会社デンソー 半導体装置
JP2017135255A (ja) * 2016-01-27 2017-08-03 株式会社デンソー 半導体装置
JP2020047636A (ja) * 2018-09-14 2020-03-26 株式会社東芝 半導体装置
WO2021010000A1 (ja) * 2019-07-12 2021-01-21 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
CN114203828A (zh) 2022-03-18
JP2024060066A (ja) 2024-05-01
JP7456902B2 (ja) 2024-03-27
US20220085216A1 (en) 2022-03-17

Similar Documents

Publication Publication Date Title
JP6896673B2 (ja) 半導体装置
JP5634318B2 (ja) 半導体装置
JP4967236B2 (ja) 半導体素子
JP6158058B2 (ja) 半導体装置
JP7131003B2 (ja) 半導体装置
JP2016225345A (ja) 逆導通ｉｇｂｔ
US10438946B2 (en) Semiconductor device and electrical apparatus
JP2016167539A (ja) 半導体装置
JP2014063980A (ja) 半導体装置
JP5768028B2 (ja) 半導体装置
JP6935351B2 (ja) 半導体装置
JP5652409B2 (ja) 半導体素子
JP7204544B2 (ja) 半導体装置
JP2017098359A (ja) 逆導通ｉｇｂｔ
JP6588774B2 (ja) 半導体装置
US20140159104A1 (en) Semiconductor device
JP2021150483A (ja) 半導体装置
JP7456902B2 (ja) 半導体装置
JP7241574B2 (ja) 半導体装置
JP2011009539A (ja) 半導体装置
JP7335190B2 (ja) 半導体装置
JP7410900B2 (ja) 半導体装置
WO2018061178A1 (ja) 半導体装置
JP7237772B2 (ja) 半導体装置
JP7222758B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220623

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230615

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230727

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230925

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240314

R150 Certificate of patent or registration of utility model

Ref document number: 7456902

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150