CN103956388A - 肖特基二极管半导体器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种用于整流器的二极管分离器件，更确切的说，本发明旨在提供一种带有沟槽结构的肖特基二极管半导体器件及制备方法。沟槽包括沟槽上部和沟槽下部，填充有导电材料，肖特基势垒金属覆盖于衬底上表面和覆盖在沟槽上方，在沟槽上部和沟槽下部各自的内壁上内衬有绝缘层，并且沟槽下部以旁向膨胀的方式至其侧壁凸出于沟槽上部沿垂直方向延伸的侧壁。
Description
技术领域
本发明涉及一种用于整流器的二极管分离器件，更确切的说，本发明旨在提供一种带有沟槽结构的肖特基二极管半导体器件及制备方法。
背景技术
在交流到直流的转换器中，一般要求整流器具有单向导通的能力，具体而言，体现在整流器必须在正向导通时开启电压比较低，导通电阻小，但在反向偏置时要求阻断电压高，反向漏电流小。
肖特基二极管作为整流器件已经在电源管理中广泛使用，较之PN结二极管而言，肖特基二极管的某些正面优势显而易见，例如具有正向开启电压低和开关速度快，其自身的诸多优势使其常见于开关电源以及高频场合。另外，肖特基二极管的反向恢复时间非常短，这一点是PN结二极管无法比拟的，其反向恢复时间很大程度上主要取决于整流器件的寄生电容，而不像PN结二极管那样是由少子的复合时间来主导的。因此，集成肖特基二极管的整流器件可以有效的降低开关功率损耗。
金属-半导体结的肖特基二极管是利用金属与半导体接触来制作的。传统的平面型肖特基二极管的结构大致如下：硅片通常由位于下方的具有一定掺杂浓度的N+衬底和位于衬底上方的低掺杂浓度的N-外延生长层构成，高掺杂浓度的N+衬底底面沉积下金属层形成欧姆接触，构成肖特基二极管的阴极；低掺杂浓度的N-外延生长层顶面沉积上金属层形成肖特基接触，构成肖特基二极管的阳极。构成阳极的金属与N型单晶硅的功函数差形成势垒，该势垒的高低决定了肖特基二极管的特性，即较低的势垒可以降低正向导通开启电压，但是会使反向漏电流增大，反向阻断电压降低；但是，较高的势垒会增大正向导通开启电压，同时使反向漏电流减小，反向阻断能力增强。然而，与PN结二极管相比，传统的平面型肖特基二极管反向漏电流大，反向阻断电压低，尤其是温度系数对漏电流有较大的负面影响，直接导致反向击穿电压能力降低。
沟槽式肖特基势垒二极管整流器件具有低正向导通开启电压的同时，克服了上述平面型肖特基二极管的缺点，然而，现有技术条件下沟槽式肖特基二极管仍然具有反向耐压能 力不足的缺陷。基于当前技术这些劣势，本发明提供了各种解决方案。
发明内容
在本发明的一种实施例中，提供了一种肖特基二极管（SBD）半导体器件中，包括：形成在衬底中的沟槽，所述沟槽包括沟槽上部和沟槽下部；填充在沟槽内的导电材料；覆盖于衬底上表面和覆盖在沟槽上方的肖特基势垒金属层；其中，在沟槽上部和沟槽下部各自的内壁上内衬有绝缘层，并且沟槽下部以旁向膨胀的方式至其侧壁凸出于沟槽上部沿垂直方向延伸的侧壁。
上述SBD半导体器件，反向偏置势垒金属层和衬底间肖特基二极管时，籍由旁向膨胀的沟槽下部，沟槽的沟槽下部附近产生的耗尽区向四周扩展，促使任一沟槽的沟槽下部附近形成的耗尽区与相邻的另一沟槽的沟槽下部附近形成的耗尽区之间的夹角的角部，远离衬底上表面。
在一些可选实施例中，上述SBD半导体器件，势垒金属层包括Ti、TiN、TiSix、Ni、NiSix、Cr、Pt、Al、Mo、NiPt、Co、W、Ta中的一种或多种。在一些可选实施例中，上述SBD半导体器件，设置沟槽下部与沟槽长度方向正交的竖截面为圆形。
在本发明的一种实施例中，提供了一种肖特基二极管（SBD）的制备方法，包括以下步骤：步骤S1、在一衬底中形成沟槽的沟槽上部；步骤S2、刻蚀沟槽上部下方的衬底形成位于沟槽上部下方的沟槽下部，沟槽下部以旁向膨胀的方式至其侧壁凸出于沟槽上部沿垂直方向延伸的侧壁，籍此制备包括沟槽上部和沟槽下部的沟槽；步骤S3、生成绝缘层附着在沟槽上部和沟槽下部的内壁上；步骤S4、在沟槽内填充导电材料；步骤S5、沉积肖特基势垒金属层覆盖在衬底上表面和沟槽上方。
上述方法，在步骤S1～S2中制备沟槽上部和沟槽下部的步骤包括：利用带有开口图形的掩膜层刻蚀衬底以形成沟槽上部，然后在沟槽上部的侧壁和底部生成第一牺牲衬垫层；制备第二牺牲衬垫层，覆盖在第一牺牲衬垫层和掩膜层之上；各向异性刻蚀第二牺牲衬垫层，除去第二牺牲衬垫层位于沟槽上部底部的部分；刻蚀去除第一牺牲衬垫层位于沟槽上部底部处从第二牺牲衬垫层中裸露的部分；刻蚀暴露在沟槽上部的底部下方的衬底，形成沟槽下部，剥离第一、第二牺牲衬垫层。
在一些可选实施例中，上述方法，利用各向同性干法或湿法刻蚀沟槽上部下方的衬底，形成沟槽下部，使沟槽下部与沟槽长度方向正交的竖截面为圆形。
上述方法，各向异性刻蚀第二牺牲衬垫层时，掩膜层和其上方的第二牺牲衬垫层构成 的复合层，在刻蚀步骤中被减薄；并在刻蚀去除位于沟槽上部的底部处的第一牺牲衬垫层时，和在刻蚀衬底从沟槽上部的底部处暴露的部分时，以剩余的复合层和第二牺牲衬垫层保留在沟槽上部侧壁上的部分作为刻蚀掩膜。
上述方法，在步骤S3～S4中：先在沟槽上部和沟槽下部的内壁上以及衬底的上表面上生成一个绝缘层，然后再在绝缘层上沉积导电材料，导电材料同时还填充在沟槽内；之后移除绝缘层上方的导电材料，和移除衬底上表面上方的绝缘层。
上述方法，在步骤S1～S2中制备沟槽上部和沟槽下部的步骤包括：利用带有开口图形的掩膜层刻蚀衬底以形成沟槽上部，然后在沟槽上部侧壁和底部生成第一牺牲衬垫层；各向异性刻蚀第一牺牲衬垫层，除去第一牺牲衬垫层位于沟槽上部的底部的部分；各向同性刻蚀暴露在沟槽上部底部下方的衬底，形成沟槽下部，剥离第一牺牲衬垫层。
在一个实施例中，在步骤S1～S2中制备沟槽上部和沟槽下部的步骤包括：利用带有开口图形的掩膜层刻蚀衬底以形成沟槽上部，并剥离掩膜层，然后在衬底上表面生成第一牺牲衬垫层，以及在沟槽上部的侧壁和底部生成第一牺牲衬垫层；制备第二牺牲衬垫层，覆盖在第一牺牲衬垫层之上；各向异性刻蚀第二牺牲衬垫层，除去第二牺牲衬垫层位于沟槽上部底部的部分，和将交叠在衬底上表面上方的第一牺牲衬垫层除去，仅仅保留位于沟槽上部侧壁上的第二牺牲衬垫层；刻蚀去除第一牺牲衬垫层位于沟槽上部底部处从第二牺牲衬垫层中裸露的部分；刻蚀暴露在沟槽上部的底部下方的衬底，形成沟槽下部，剥离第一、第二牺牲衬垫层。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1A～1L是本发明的方法流程示意图。
图2A是肖特基二极管半导体器件的剖面图。
图2B是肖特基二极管半导体器件的立体图。
图3A～3E是基于图1A～1L流程但形成沟槽下部的方法不同。
具体实施方式
图1A展示了半导体衬底101，衬底101的导电类型通常是N型，可理解为衬底101包含重掺杂的N+型底部衬底，和包括在底部衬底上外延生长的相对底部衬底的掺杂浓度而相对较低的N-型外延层。先在衬底101的上表面形成一层掩膜层200，通过涂覆在其 上的光刻胶，依本领域技术人员所熟知的光刻技术，实施光刻工艺和刻蚀工艺之后，可在掩膜层200中刻蚀出多个开口，然后利用带有开口图形的掩膜层200作为刻蚀掩膜，再对衬底101执行刻蚀，形成多个平行排列的沟槽上部102a或称沟槽顶部，注意此时其并非是完整意义上的整体性沟槽，后续还将进一步形成沟槽上部下方的沟槽下部，它们对接在一起才构成完整的沟槽。在一些可选但非限制的实施例中，掩膜层200可以是单层结构，例如SiN，也可以是多层结构，例如包括依次由下至上的SiO2和SiN。
在图1B中，先在沟槽上部102a裸露的侧壁和底部生成一层第一牺牲衬垫层103，可利用热氧化法，来形成较薄的第一牺牲衬垫层103，如SiO2，厚度可以是5～15纳米。之后如图1C所示，再沉积一层第二牺牲衬垫层104，第二牺牲衬垫层104同时覆盖在第一牺牲衬垫层103和覆盖在衬底101上表面上方的掩膜层200之上，第二牺牲衬垫层104也较薄，大致在10～40纳米，注意沟槽上部102a并未被第一、第二牺牲衬垫层103、104完全填充满，而是保留了沟槽上部102a内的腔体。此步骤中很重要的一点是，掩膜层200和它上方的第二牺牲衬垫层104整合构成一个复合层200'，它比原始所沉积的第二牺牲衬垫层104要厚一些，例如比覆盖在第一牺牲衬垫层103之上的、位于沟槽上部102a的侧壁和底部上的第二牺牲衬垫层104要厚一些，本发明在后续步骤中将会利用厚度值存在差异这一特性，来刻蚀打开位于沟槽上部102a底部的第二牺牲衬垫层104，但又不损伤衬底101的上表面。
在图1D中，以垂直的单向性回刻蚀的方式，对SiN实施刻蚀，将第二牺牲衬垫层104位于沟槽上部102a底部的部分刻蚀去除掉，具体而言，通常是将第二牺牲衬垫层104位于沟槽上部102a底部处的水平部分刻蚀掉，但第二牺牲衬垫层104位于沟槽上部102a侧壁处的垂直部分被保留。至此，第一牺牲衬垫层103位于沟槽上部102a底部处的部分，将会从第二牺牲衬垫层104中形成在沟槽上部102a底部处的开口中裸露出来。各向同性刻蚀带来的优势是，可以保障第二牺牲衬垫层104存留在沟槽上部102a的侧壁上，不受刻蚀的影响。此阶段，复合层200'同样也会因遭受刻蚀的缘故，同步变薄，减薄的程度与第二牺牲衬垫层104的原始厚度大体相当，但是复合层200'不会被完全刻蚀掉，所以衬底101的上表面并不会裸露出来。
在图1E中，继续执行刻蚀的步骤，对SiO2实施刻蚀，以便将第一牺牲衬垫层103位于沟槽上部102a底部处的部分移除掉，被刻蚀掉的区域也即是从第二牺牲衬垫层104中暴露出来的部分。第二牺牲衬垫层104、剩余的复合层200'可以抵御对第一牺牲衬垫层103执行的刻蚀工艺。至此，沟槽上部102a底部正下方的衬底101，便从第一、第二 牺牲衬垫层103、104各自形成在沟槽上部102a底部处的开口中裸露出来。
在图1F中，利用沟槽上部102a侧壁上保留的第二牺牲衬垫层104和衬底101上表面上剩下的复合层200'作为刻蚀屏蔽层，对衬底101裸露在沟槽上部102a底部处的部分实施各向同性的刻蚀，湿法干法皆可，以便形成沟槽上部102a正下方的沟槽下部102b，又称沟槽底部，此时沟槽上部102a、沟槽下部102b两者对接便可构成完整的沟槽102。沟槽下部102b因为是通过各向同性刻蚀而来，所以显现出来的是圆孔结构，具体体现在与沟槽102长度方向正交的竖截面为圆形。刻蚀制备沟槽下部102b直至它旁向膨胀，使得它的侧壁凸出于沟槽上部102a沿垂直方向延伸的垂直侧壁，这里垂直方向是指与晶圆或衬底所在平面正交的方向。此处的刻蚀步骤，并不会影响到衬底101的上表面，剩余的复合层200'足以保障衬底上表面不会存在硅的损失。
在图1G中，以湿法腐蚀的方式，腐蚀掉位于沟槽上部102a的侧壁上的第二牺牲衬垫层104和剩余的复合层200'，并腐蚀掉沟槽上部102a的侧壁上的第一牺牲衬垫层103。衬底101中多个沟槽102平行排列设置，任意相邻的两个沟槽102之间，它们两者的沟槽下部102b间隙宽度W2小于两者的沟槽上部102a间隙宽度W1。
在图1H中，生成绝缘层105覆盖沟槽102的内壁，包括附着在沟槽上部102a和沟槽下部102b它们各自的内壁上，绝缘层105例如生成的50～300纳米厚的二氧化硅，优选80～200纳米，绝缘层105需要承受一定的电场强度，所以厚度值要求比较厚。
在图1I中，沉积导电材料115，如多晶硅被沉积覆盖在衬底101上方的绝缘层105之上，导电材料115还填充在沟槽102内部。然后如图1J所示，回刻或研磨导电材料115，移除绝缘层105上方的导电材料115，并回刻或研磨绝缘层105，移除衬底101上表面上方的绝缘层105，使衬底101的上表面裸露出来。
在图1K中，沉积肖特基势垒金属层106覆盖在衬底101上表面之上，和覆盖在各个沟槽102上方，势垒金属层106例如10～300纳米，优选30～80纳米，势垒金属层106不仅与衬底101间形成肖特基接触，还与沟槽102内的导电材料间形成电性连接。势垒金属层106有多种选择，例如包括Ti、TiN、TiSix、Ni、NiSix、Cr、Pt、Al、Mo、NiPt、Co、W、Ta中的一种或多种。之后形成顶部金属层107覆盖在势垒金属层106之上，作为阳极，顶部金属层107的材质如AiSiCu，虽然图1K中未示出，但通常还需要在衬底101的下表面溅射或沉积底部金属层来作为阴极。
在不增加器件整体尺寸的条件下，传统提高反向电压的方式主要通过增加沟槽内壁上介质层的厚度值来实现，但增加介质层的厚度值会导致势垒金属与衬底上表面接触的有效 区域面积减少，给肖特基二极管的关键参数带来负面影响，使得正向导通电压抬升，从而导致肖特基二极管功耗变高，开关速度降低。本发明未增加绝缘层105的厚度，反向耐压能力得到极大提升，但正向导通电压并未受到影响。
在图2A中，肖特基二极管（Schottky Barrier Diode，SBD）半导体器件在阳极端A和阴极端C之间具有并联的多个沟槽式SBD晶胞，覆盖在衬底101的下表面的底部金属层108作为阴极端C，覆盖在势垒金属层106上方的顶部金属层107作为阳极端A，图2B显示了SBD的立体结构。SBD被反向偏置时，形成了耗尽层125，整个耗尽层125一般起始形成在衬底101的较顶部，围绕在各个沟槽102的周围，图中所示的界面1250为耗尽层125在衬底101中大体上的边界线。耗尽层125的界面1250距离衬底101上表面势垒最近的地方决定了反向击穿电压，即SBD器件的耐压程度。
为了详细解释本发明的发明精神，在图2A中，任选一对相邻的沟槽102'、102”作为研究对象，反向偏置势垒金属层106和衬底101间肖特基二极管时，除了沟槽102'、102”之间的衬底101部分被耗尽外，在其中一者（沟槽102'）的沟槽下部102'b附近的衬底101中形成的一个耗尽区125'a，在另一者（沟槽102”）的沟槽下部102”b附近的衬底101中形成的另一耗尽区125”a。其中，鉴于沟槽下部的圆形结构，耗尽区125'a与耗尽区125”a之间会相交，并形成界面1250处的夹角，夹角的角部X2的实际位置如图2A所示，角部X2到衬底101上表面的距离为D2，实质上D2就是界面1250到衬底101的上表面的最小距离。
为了区别于现有技术，并进一步阐明本发明是如何增加衬底101中整个耗尽层105的界面1250到衬底101上表面的最小距离，先假定偏压值是固定的。依现有技术的方案，试想如果沟槽下部102'b、沟槽下部102”b的旁向膨胀特征不复存在（即每个沟槽的沟槽上部、下部之间基本等宽），则图示的耗尽区125'a、耗尽区125”a分别会沿朝着沟槽下部102'b、沟槽下部102”b的方向而向内收缩，直接诱引它们之间相交的重叠区域比较小，导致它们之间夹角的角部X1的实际位置如图2A所示，角部X1到衬底101上表面的距离为D1。显而易见，D2比D1要大得多。本发明则不同，由于存在旁向膨胀特性，耗尽区125'a、耗尽区125”a均向四周扩展，尤其是横向扩展得比较远，导致耗尽区125'a、耗尽区125”a相交而重叠融合的区域更大，使夹角的位置（体现在角部X2）沿着背离衬底101上表面的方向移动。
所以，籍由旁向膨胀的沟槽下部102b，让每个沟槽102的沟槽下部102b附近产生的耗尽区向四周扩展，促使任意一个沟槽102的沟槽下部102b附近形成的耗尽区，与相 邻的另一沟槽102的沟槽下部102b附近形成的另一个耗尽区之间的夹角的角部，远离衬底101上表面，来增大SBD的反向击穿电压。采用新型的沟槽结构可明显改善电压反偏时的耗尽区的分布，使反向击穿电压提高，同时，该结构并没有增加沟槽开口的宽度，使得表面形成肖特基接触和金属连线的面积没有减少从而保证了正向压降不会升高。
虽然图1A～1L披露了较佳的实施例，在另外一些实施例中，还有一些其他方式可以实现本发明的结构，例如，制备沟槽上部102a和沟槽下部102b的步骤包括：利用带有开口图形的掩膜层200刻蚀衬底101以形成沟槽上部102a，然后在沟槽上部102a侧壁和底部生成第一牺牲衬垫层103，但并不额外制备的第二牺牲衬垫层104，而是直接各向异性刻蚀第一牺牲衬垫层103位于沟槽上部102a底部的水平部分，利用第一牺牲衬垫层103形成在沟槽上部102a底部出的开口，来暴露出衬底101位于沟槽上部102a下方的部分，然后以掩膜层200和第一牺牲衬垫层103保留在沟槽上部102a侧壁上的垂直部分作为刻蚀掩膜，各向同性刻蚀衬底101暴露在沟槽上部102a底部下方的部分，以此来形成圆孔状的沟槽下部102b，之后才剥离第一牺牲衬垫层103和掩膜层200，这同样可得到图1G所示的结构。
在另一种实施例中，基于图1A～1F的方案，如图3A～3E，但是在衬底101中制备沟槽上部102a之后，用于制备沟槽上部的硬质刻蚀掩膜层200就可以剥离掉。然后制备第二牺牲衬垫层104和第一牺牲衬垫层103内衬沟槽上部102a的底部及侧壁，和覆盖在衬底101上表面上方。
具体步骤如下：在沟槽上部102a的底部及侧壁，和在衬底101上表面这些裸露的表面上生成一层第一牺牲衬垫层103，可利用热氧化法，来形成较薄的如SiO2，如图2B。然后再沉积第二牺牲衬垫层104覆盖住第一牺牲衬垫层103。其中，第二牺牲衬垫层104也沉积在沟槽上部102a的底部和侧壁上，和沉积在衬底101上表面上方，并覆盖在第一牺牲衬垫层103之上，如图3C。再用各向异性刻蚀第二牺牲衬垫层104，如干法刻蚀，除去第二牺牲衬垫层104位于沟槽上部102a底部的部分，和将交叠在衬底101上表面上方的第一牺牲衬垫层104除去，仅仅保留位于沟槽上部102a侧壁上的第二牺牲衬垫层104，如图3D所示。此时衬底101上表面的第一牺牲衬垫层103会裸露出来，而且由于刻蚀沟槽上部102a底部处的第二牺牲衬垫层104，形成了第二牺牲衬垫层104中位于沟槽上部102a底部处的开口图案，所以导致沟槽上部102a底部处的第一牺牲衬垫层103也会从这些开口图案中裸露出来。
继续利用各向同性的干法刻蚀，刻蚀去除第一牺牲衬垫层103位于沟槽上部102a底 部处的、并从第二牺牲衬垫层104中裸露的部分，使得衬底101在沟槽上部102a的底部下方的区域暴露出来。注意因为衬底101上表面的第一牺牲衬垫层103与第一牺牲衬垫层103位于沟槽上部102a底部处的部分的刻蚀速率并不一致，所以即便第一牺牲衬垫层103位于沟槽上部102a底部处被刻蚀贯穿，但在衬底101上表面仍然有部分厚度的第一牺牲衬垫层103剩余，以保护衬底101上表面不会被刻蚀损耗。
之后，干法刻蚀暴露在沟槽上部102a的底部下方的衬底101，采用各向同性形成沟槽下部102b，并腐蚀（如湿法刻蚀）剥离掉沟槽上部102a侧壁处的第一牺牲衬垫层103和剥离掉衬底101上表面上方处的第一牺牲衬垫层103，也将附着在沟槽上部102a侧壁处第二牺牲衬垫层104腐蚀剥离掉。如此一来，便可制备图1G所示的结构，籍此制备包括沟槽上部102a和沟槽下部102b的沟槽102。其他的步骤与图1G～1L的步骤完全一致，不再赘述。
以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (11)
1.一种肖特基二极管半导体器件，其特征在于，包括：
形成在衬底中的沟槽，所述沟槽包括沟槽上部和沟槽下部；
填充在沟槽内的导电材料；
覆盖于衬底上表面和覆盖在沟槽上方的肖特基势垒金属层；
其中，在沟槽上部和沟槽下部各自的内壁上内衬有绝缘层，并且沟槽下部以旁向膨胀的方式至其侧壁凸出于沟槽上部沿垂直方向延伸的侧壁。
2.如权利要求1所述的肖特基二极管半导体器件，其特征在于，反向偏置势垒金属层和衬底间肖特基二极管时，籍由旁向膨胀的沟槽下部，沟槽的沟槽下部附近产生的耗尽区向四周扩展，促使任一沟槽的沟槽下部附近形成的耗尽区与相邻的另一沟槽的沟槽下部附近形成的耗尽区之间的夹角的角部，远离衬底上表面。
3.如权利要求1所述的肖特基二极管半导体器件，其特征在于，势垒金属层包括Ti、TiN、TiSix、Ni、NiSix、Cr、Pt、Al、Mo、NiPt、Co、W、Ta中的一种或多种。
4.如权利要求1所述的肖特基二极管半导体器件，其特征在于，设置沟槽下部与沟槽长度方向正交的竖截面为圆形。
5.一种制备肖特基二极管半导体器件的方法，其特征在于，包括以下步骤：
步骤S1、在一衬底中形成沟槽的沟槽上部；
步骤S2、刻蚀沟槽上部下方的衬底形成位于沟槽上部下方的沟槽下部，沟槽下部以旁向膨胀的方式至其侧壁凸出于沟槽上部沿垂直方向延伸的侧壁，籍此制备包括沟槽上部和沟槽下部的沟槽；
步骤S3、生成绝缘层附着在沟槽上部和沟槽下部的内壁上；
步骤S4、在沟槽内填充导电材料；
步骤S5、沉积肖特基势垒金属层覆盖在衬底上表面和沟槽上方。
6.如权利要求5所述的方法，其特征在于，在步骤S1～S2中制备沟槽上部和沟槽下部的步骤包括：
利用带有开口图形的掩膜层刻蚀衬底以形成沟槽上部，然后在沟槽上部的侧壁和底部生成第一牺牲衬垫层；
制备第二牺牲衬垫层，覆盖在第一牺牲衬垫层和掩膜层之上；
各向异性刻蚀第二牺牲衬垫层，除去第二牺牲衬垫层位于沟槽上部底部的部分；
刻蚀去除第一牺牲衬垫层位于沟槽上部底部处从第二牺牲衬垫层中裸露的部分；
刻蚀暴露在沟槽上部的底部下方的衬底，形成沟槽下部，剥离第一、第二牺牲衬垫层。
7.如权利要求6所述的方法，其特征在于，利用各向同性干法或湿法刻蚀沟槽上部下方的衬底，形成沟槽下部，使沟槽下部与沟槽长度方向正交的竖截面为圆形。
8.如权利要求6所述的方法，其特征在于，各向异性刻蚀第二牺牲衬垫层时，掩膜层和其上方的第二牺牲衬垫层构成的复合层，在刻蚀步骤中被减薄；
并在刻蚀去除位于沟槽上部的底部处的第一牺牲衬垫层时，以剩余的复合层和第二牺牲衬垫层保留在沟槽上部侧壁上的部分作为刻蚀掩膜。
9.如权利要求5所述的方法，其特征在于，在步骤S3～S4中：
先在沟槽上部和沟槽下部的内壁上以及衬底的上表面上生成一个绝缘层，然后再在绝缘层上沉积导电材料，导电材料同时还填充在沟槽内；
之后移除绝缘层上方的导电材料，和移除衬底上表面上方的绝缘层。
10.如权利要求5所述的方法，其特征在于，在步骤S1～S2中制备沟槽上部和沟槽下部的步骤包括：
利用带有开口图形的掩膜层刻蚀衬底以形成沟槽上部，然后在沟槽上部侧壁和底部生成第一牺牲衬垫层；
各向异性刻蚀第一牺牲衬垫层，除去第一牺牲衬垫层位于沟槽上部的底部的部分；
各向同性刻蚀暴露在沟槽上部底部下方的衬底，形成沟槽下部，剥离第一牺牲衬垫层。
11.如权利要求5所述的方法，其特征在于，在步骤S1～S2中制备沟槽上部和沟槽下部的步骤包括：
利用带有开口图形的掩膜层刻蚀衬底以形成沟槽上部，并剥离掩膜层，然后在衬底上表面生成第一牺牲衬垫层，以及在沟槽上部的侧壁和底部生成第一牺牲衬垫层；
制备第二牺牲衬垫层，覆盖在第一牺牲衬垫层之上；
各向异性刻蚀第二牺牲衬垫层，除去第二牺牲衬垫层位于沟槽上部底部的部分，和将交叠在衬底上表面上方的第一牺牲衬垫层除去，仅仅保留位于沟槽上部侧壁上的第二牺牲衬垫层；
刻蚀去除第一牺牲衬垫层位于沟槽上部底部处从第二牺牲衬垫层中裸露的部分；
刻蚀暴露在沟槽上部的底部下方的衬底，形成沟槽下部，剥离第一、第二牺牲衬垫层。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105789329A (zh) * | 2014-12-16 | 2016-07-20 | 中航（重庆）微电子有限公司 | 优化结构的空腔型沟槽肖特基功率器件及其制造方法 |
| CN108091682A (zh) * | 2017-11-21 | 2018-05-29 | 重庆大学 | 一种高可靠性肖特基接触超级势垒整流器 |
| CN108321211A (zh) * | 2017-01-16 | 2018-07-24 | 中芯国际集成电路制造(上海)有限公司 | Tmbs半导体器件及其制作方法、电子装置 |
| JP2021093385A (ja) * | 2019-12-06 | 2021-06-17 | 株式会社豊田中央研究所 | ダイオード |
| JP2021120989A (ja) * | 2020-01-30 | 2021-08-19 | 株式会社豊田中央研究所 | ダイオード |
| JP2022049998A (ja) * | 2020-09-17 | 2022-03-30 | 株式会社東芝 | 半導体装置 |
| CN116013920A (zh) * | 2022-12-08 | 2023-04-25 | 上海功成半导体科技有限公司 | 半导体器件、半导体器件的制作方法及电子设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100267209A1 (en) * | 2006-08-29 | 2010-10-21 | Mitsubishi Electric Corporation | Power semiconductor device and manufacturing method therefor |
| CN102694009A (zh) * | 2011-03-23 | 2012-09-26 | 株式会社东芝 | 半导体器件及其制造方法 |
| CN103022098A (zh) * | 2011-09-21 | 2013-04-03 | 株式会社东芝 | 半导体器件 |
-
2014
- 2014-03-19 CN CN201410102567.XA patent/CN103956388B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100267209A1 (en) * | 2006-08-29 | 2010-10-21 | Mitsubishi Electric Corporation | Power semiconductor device and manufacturing method therefor |
| CN102694009A (zh) * | 2011-03-23 | 2012-09-26 | 株式会社东芝 | 半导体器件及其制造方法 |
| CN103022098A (zh) * | 2011-09-21 | 2013-04-03 | 株式会社东芝 | 半导体器件 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105789329A (zh) * | 2014-12-16 | 2016-07-20 | 中航（重庆）微电子有限公司 | 优化结构的空腔型沟槽肖特基功率器件及其制造方法 |
| CN105789329B (zh) * | 2014-12-16 | 2019-03-19 | 华润微电子（重庆）有限公司 | 优化结构的空腔型沟槽肖特基功率器件及其制造方法 |
| CN108321211A (zh) * | 2017-01-16 | 2018-07-24 | 中芯国际集成电路制造(上海)有限公司 | Tmbs半导体器件及其制作方法、电子装置 |
| CN108091682A (zh) * | 2017-11-21 | 2018-05-29 | 重庆大学 | 一种高可靠性肖特基接触超级势垒整流器 |
| JP2021093385A (ja) * | 2019-12-06 | 2021-06-17 | 株式会社豊田中央研究所 | ダイオード |
| JP7118945B2 (ja) | 2019-12-06 | 2022-08-16 | 株式会社豊田中央研究所 | ダイオード |
| JP2021120989A (ja) * | 2020-01-30 | 2021-08-19 | 株式会社豊田中央研究所 | ダイオード |
| JP7479157B2 (ja) | 2020-01-30 | 2024-05-08 | 株式会社豊田中央研究所 | ダイオード |
| JP2022049998A (ja) * | 2020-09-17 | 2022-03-30 | 株式会社東芝 | 半導体装置 |
| JP7456902B2 (ja) | 2020-09-17 | 2024-03-27 | 株式会社東芝 | 半導体装置 |
| CN116013920A (zh) * | 2022-12-08 | 2023-04-25 | 上海功成半导体科技有限公司 | 半导体器件、半导体器件的制作方法及电子设备 |
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