JP2011009539A

JP2011009539A - 半導体装置

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Publication number: JP2011009539A
Application number: JP2009152469A
Authority: JP
Inventors: Hongfei Lu; ルーホンフェイ
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2009-06-26
Filing date: 2009-06-26
Publication date: 2011-01-13
Anticipated expiration: 2029-06-26
Also published as: JP5568904B2

Abstract

【目的】ラッチアップ耐量や短絡耐量などが高く、オン電圧の低い半導体装置を提供する。
【解決手段】半導体基板の表面に少なくとも複数のトレンチが設けられ、トレンチの各内側の側壁全て、及びトレンチ間の前記半導体基板の表面の一部にゲート酸化膜３が設けられている。前記半導体基板の表面の一部に設けられたゲート酸化膜３上にプレーナーゲート１２ａが設けられ、トレンチの内側のゲート酸化膜３上にトレンチゲート１２ｂが設けられ、プレーナーゲート１２ａとトレンチゲート１２ｂとからなるゲート構造が配置されている。ｎ^-ドリフト層１の表面にはｐベース層５が備えられている。前記プレーナーゲートが備わっているメサ部分の前記プレーナーゲートの間には、ｎ⁺エミッタ層６とｐ⁺コンタクト層７がプレーナーゲートの長手方向と平行に配置されている。
【選択図】図１−１

Description

この発明は、トレンチゲート構造を有する絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと略記する)の構造に関する。

パワーデバイスは、インバータやコンバータ等の電力変換装置のスイッチング素子として、中心的な役割を果たしている。パワーデバイスの中でも特にＩＧＢＴは、ゲート制御性が良く且つ伝導度変調効果による低オン電圧が達成できるため、様々な電圧領域で広く使用されている。３３００V以上の耐圧クラスでは、ゲート電極が半導体基板の表面に具備されるプレーナーゲートＩＧＢＴが主に用いられている。一方１７００Ｖ以下の耐圧クラスでは、半導体基板表面に溝（トレンチ）を形成して、その溝内に酸化膜を形成したうえで導電性ポリシリコン等のゲート電極を埋め込んだ、トレンチゲート構造のＩＧＢＴの適用が主流となっている。トレンチゲート構造は、プレーナーゲート構造よりも微細なセル構造にすることができ、かつプレーナーゲート構造に特有であるＪＦＥＴ領域（隣接したｐベース領域に挟まれている領域で、電流が集中する部分）がトレンチゲート構造にはないため、オン電圧をより低くすることができる。また、ＩＧＢＴはバイポーラデバイスであり、オン状態のときの導通損失となるオン電圧降下は、その構成成分の大半がドリフト領域での電圧降下である。そのため、キャリア（電子、ホール）をできるだけドリフト領域に閉じ込める、いわゆるＩｎｊｅｃｔｉｏｎＥｎｈａｎｃｅｍｅｎｔ(ＩＥ)効果を強くすることも、低オン電圧につながる。このＩＥ効果を持つ表面構造には、例えば、反転層チャネルの一部を不活性にし、チャネル部近傍のドリフト領域にホールを溜め込む、ＩＥＧＴ構造がある（特許文献１）。他にも、トレンチ側壁に挟まれたシリコンメサ部に、部分的にＰベース層を形成するマイクロセル構造のＩＧＢＴがある（特許文献２）。図１３に、特許文献２に記載のマイクロセル構造ＩＧＢＴの断面図を示す。図１３では、ストライプのトレンチが複数設けられ、このトレンチの間にｐベース層５が分散して島状に配置される。島状のｐベース層５にはｎ⁺エミッタ層６が選択的に形成されている。この図１３の構造でＩＥ効果を増強するには、例えば図１４の断面図に基づいて説明すると、トレンチ間のシリコンメサ幅（ｐベース層５の幅）を短縮し、ｐベース層５下端からｎ^-ドリフト層１へ突き出しているトレンチゲート１２の深さを深くする。このようにすると、ターンオフ時のホールは、ｐベース層５の中のチャネル以外の部分を通ってエミッタ電極１１に到着する割合が、減少する。またゲートがオンの状態で、ゲート電極１２のｎ^-ドリフト層１の内部にある側壁部分のゲート酸化膜３との界面に電子の蓄積層ができる。そのためゲート電極１２の底部周辺には、クーロン力によりホールが引き寄せられて、蓄積する。以上から、ｎ^-ドリフト層１における電導度変調が一層進み、ドリフト領域の抵抗が低減される。このようにＩＥ効果が増強すると、非特許文献１に開示されているように、一定の電流密度（たとえば１００Ａ／ｃｍ²)におけるオン電圧とターンオフ損失のトレードオフ特性が改善される。図１４構造のメサ幅の最小幅は、ｎ⁺エミッタ層６とトレンチゲート４の間、ｐ⁺コンタクト層７とｎ⁺エミッタ層６の間、およびコンタクト領域（エミッタ電極）１１とｐ⁺コンタクト層７あるいはｎ⁺エミッタ層６間との合わせ精度、及び各領域の寸法誤差により制限される。例えば図１４に示した各部分の寸法は、最小加工能力が０．６μｍである製造プロセスにおいて形成可能な値である。その場合、メサ幅は４．２μｍになる。このように、メサ幅をできるだけ小さくすることが、ＩＥ効果の増強につながり、低いオン電圧を達成することができる。

上述のようにオン電圧を低くする目的でメサ幅をさらに削減するためには、エミッタショート部分について、図１４内で紙面に平行な方向で選択的に設けているｎ⁺エミッタ層７を、図１５に示すように、紙面に平行な方向には一様で、紙面に垂直の（奥行き）方向で選択的に設けるようにすればよい。なぜなら、トレンチ側壁に形成される反転層のすべてをチャネルとして利用する必要がないからである。これについての基本的な構成は、非特許文献１における図９．２１８に開示されている。具体的にｐ⁺コンタクト層７とコンタクト開口部１６は明記されていないが、その位置は容易に思いつくものである。たとえば、前記表主面のｎ⁺エミッタ層６を除くｐベース層５の表面にｐ⁺コンタクト層７を設置してもよい。図１５におけるＡ−Ａ'に沿った断面図の異なる例を、図１６に示す。

一方ＩＧＢＴの場合、素子が短絡した時に、できるだけ非破壊で素子をターンオフできるように、素子の飽和電流を抑制する必要がある。このため、トレンチ側面に実際に形成されるチャネルの密度が、理論的に形成できるチャネル密度よりも低くなるような設計にしなければならない。さらに、トレンチゲート製造の場合、ポリシリコン平坦化（エッチバック）、あるいはソース・エミッタ層とゲート電極間のオーバーラップ量の制御など、プレーナーゲートＩＧＢＴよりも製造工程が複雑になるため、チップコストが高くなるという問題がある。そのため、更に高付加価値で低コストなスイッチングデバイスを提供するために、ＩＧＢＴの性能を維持しながら、より簡素な製造方法とそれに適するデバイス構造の検討も、必要になりつつある。その一例として、特許文献３に、プレーナーゲートとトレンチゲートの双方を具備するＩＧＢＴの構造が開示されている。その代表図を、図１７に示す。ｐベース層５のトレンチ側壁部分１５ａとプレーナーゲート部の基板表面１５ｂにそれぞれ反転層が形成されている。

さらに、特許文献４、特許文献５には、プレーナーゲートとトレンチゲートを交差させる構造が開示されている。その代表図をそれぞれ、図１８および図１９に示す。図１８では、トレンチ３７に埋め込まれたゲート電極４０とプレーナー部分の補助ゲート電極４３が直交している。図１９においても、トレンチ５７の内部に充填されている電極と、トレンチ５７に直交して配置されている第２ゲート引き出し電極６２が接続している。

特開平５−２４３５６１号公報特開２００６−２１０５４７号公報米国特許第６３０３４１０号明細書特開２０００−２２８５１９号公報特開２００４−３１３８６号公報

ビー・ジャイアント・バリガ（Ｂ．ＪａｙａｎｔＢａｌｉｇａ）著、「ファンダメンタルズ・オブ・パワー・セミコンダクター・デバイセズ（ＦｕｎｄａｍｅｎｔａｌｓｏｆＰｏｗｅｒＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ）」、（米国）、第１版、シュープリンガー・サイエンス＋ビジネス・メディア（ＳｐｒｉｎｇｅｒＳｉｃｅｎｃｅ＋ＢｕｓｉｎｅｓｓＭｅｄｉａ）、２００８年、ｐ．１００４

上記のようにＩＥ効果を強くしてホールの蓄積量を増やすと、ターンオフ時に寄生サイリスタのラッチアップが生じる可能性があるので、ＩＥ効果を増強してもラッチアップが生じにくいような構造にする必要がある。そのためには、図１４に示す素子において、ホールがｎ⁺エミッタ層６下のチャネル領域から、ｐ⁺コンタクト層７に至る経路の電気抵抗が小さければよい。ｐ⁺コンタクト層７は、該層がＩＧＢＴのゲート閾値に影響しないようにするために、極力ｎ⁺エミッタ層６の下端程度まで拡散するように形成されている。例えば図１４における前述のホール経路の長さ（Ｌ）を、０．２μｍとする。図１５のデバイス構造で、図１４デバイス構造と同等のラッチアップ耐量を得るためには、図１６において、ｎ⁺エミッタ層６の中心部からｐ⁺コンタクト層７までの最短距離Ｌ_CがＬと同等である必要がある。その場合図１６において、ｐ⁺コンタクト層７と交互に形成されるｎ⁺エミッタ層６の長さＬ_Aは、

となる。

最小寸法０．６μｍを持つプロセスで０．６μｍ長さのｐ⁺コンタクト層７を形成する場合でも、チャネル比率は、ｎ⁺エミッタ層６とｐ⁺コンタクト層７の繰り返しピッチの４０％になる。ここでチャネル比率とは、トレンチ側壁に形成されるトレンチチャネルの面積に対する、電子もしくはホールの有効的な電流経路の面積の割合である。また製造上の寸法ずれや合わせ精度やロット間拡散のばらつきなどを考慮すると、ｎ⁺エミッタ層６の長さはさらに短くなり、チャネル幅の比率の上限が制限されてしまう。また、オン状態等における表面側の熱生成も、前述の４０％のチャネル領域に局在するため、チャネル領域に熱の発生が集中し、素子の短絡耐量にも影響を及ぼし好ましくない。

さらに、図１６のトレンチ側壁１９に形成された反転層チャネルに流れる電子電流は、ｎ⁺エミッタ層６の下に集中する。ここで大多数のホールは、クーロン力により電子に引き寄せられて、ｎ⁺エミッタ層６の下からｐ⁺コンタクト層７にあるコンタクト開口部１６へ流れる。そのため、前記の経路Ｌ_Dでホール電流（密度）が大きくなれば、経路Ｌ_Dの電圧降下が、ｎ⁺エミッタ層６とｐベース層５の間に形成されているｐｎ接合のビルトイン電圧を超えやすくなり、素子のラッチアップ耐性が損なわれる。

本発明は以上の事情を鑑みてなされるもので、極微細なシリコンメサにより低いオン電圧を示しつつ、高いラッチアップ耐量および短絡耐量を有する半導体装置を提供する。

前記の目的を達成するため、本発明では、第１導電型半導体基板の内部に第１導電型ドリフト層が設けられ、該ドリフト層に達するトレンチが前記半導体基板の第一の主面から複数設けられ、前記トレンチ内に絶縁膜を介してトレンチゲートが設けられ、前記トレンチ間に第２導電型ベース層が前記トレンチより浅く設けられ、前記ベース層上に絶縁膜を介して前記トレンチに直交し、前記トレンチゲートに接するプレーナーゲートが少なくとも１つ設けられ、前記プレーナーゲートの長手方向に沿って第１導電型エミッタ層が形成されることとする。また、前記第２導電型ベース層が前記トレンチの長手方向に分散して島状に複数設けられる。また、前記半導体基板の第一の主面で、前記第２導電型ベース層が露出するトレンチ間と、前記第１導電型ドリフト層が露出するトレンチ間を有することとする。また、前記複数のトレンチ間の全てに第２導電型ベース層が設けられていることとする。また、前記第２導電型ベース層が、前記エミッタ層を有するベース層と、前記エミッタ層を備えないベース層が設けられていることとする。さらに、前記半導体基板の第二の主面に第２導電型のコレクタ層を有することとする。

（作用）本発明の構成によれば、トレンチゲートの側壁のｐベース層にできる反転層チャネルは、ｎ⁺エミッタ層６の近傍だけでなく、プレーナーゲートとトレンチゲートが接する部分も反転層チャネルとなる。そのため、前記プレーナーゲートに直交して設けられている前記トレンチゲートの側壁部分の反転層チャネルのほぼ全体が、電子の注入経路となり、チャネル幅が従来の構造よりも格段に広くなる。一方で、プレーナーゲートの部分を設けていることで、反転層チャネルの実効的なチャネル長さが長くなる。

前述のようにチャネル幅が広くなることで、ｎ⁺エミッタ層６の下を流れるホールはトレンチゲート側壁およびプレーナーゲートの表面チャネルに分散され、ホール電流密度が格段に低くなる。その結果、メサ幅をプロセス技術で許容できる最小幅にしてトレンチ密度が増加しても、ラッチアップ耐量を大きく向上できる。またメサ幅の最小化によりＩＥ効果も増強され、ターンオフ損失と導通損失間のトレードオフ特性が改善される。一方、プレーナーゲートの表面チャネルの効果で実効的なチャネル長さが長くなることで、飽和電流密度は相対的に小さく抑えることができる。さらにチャネル近傍に局在していた発熱密度も緩和され、短絡耐量が向上する。

この発明の実施の形態にかかる半導体装置の要部斜視断面図である。この発明の実施の形態にかかる半導体装置の要部斜視断面図である。この発明の実施の形態にかかる半導体装置の要部平面図である。この発明の実施の形態にかかる半導体装置の図２Ａ−Ａ'線に沿った要部断面図である。図３−１の反転層チャネル部分を拡大した断面図である。この発明の実施の形態にかかる半導体装置の図２Ｂ−Ｂ'線に沿った要部断面図である。この発明の実施の形態にかかる半導体装置の図２Ｃ−Ｃ'線に沿った要部断面図である。図３−１に相当する別の実施の形態にかかる半導体装置の要部断面図である。図４に相当する別の実施の形態にかかる半導体装置の要部断面図である。図５に相当する別の実施の形態にかかる半導体装置の要部断面図である。この発明の別の実施の形態にかかる半導体装置の要部平面図である。この発明の別の実施の形態にかかる半導体装置の図９Ａ−Ａ'線に沿った要部断面図である。この発明の別の実施の形態にかかる半導体装置の図９Ｂ−Ｂ'線に沿った要部断面図である。この発明の別の実施の形態にかかる半導体装置の図９Ｃ−Ｃ'線に沿った要部断面図である。従来例の半導体装置の要部断面図である。従来例の半導体装置の要部斜視断面図である。従来例の半導体装置の要部斜視断面図である。従来例の半導体装置の要部斜視断面図である。従来例の半導体装置の要部斜視断面図である。従来例の半導体装置の要部斜視断面図である。従来例の半導体装置の要部斜視断面図である。

発明の実施の形態を以下の実施例で説明する。以下、第１導電型をｎ型、第２導電型をｐ型とするが、ｎ型とｐ型を入れ替えても本発明は同様に実現できる。また、以下では第１導電型の第１および第２の反転層チャネルを、第１および第２のトレンチチャネルとし、第３の反転層チャネルをプレーナーチャネルと呼ぶことにする。

図１−１は、本発明の第１の実施例について、要部を切り出したときの斜視断面図である。ここで該図１−１手前のトレンチゲートを構成する溝の部分を第１のトレンチとすると、該第１のトレンチ内に形成されるトレンチゲートは、図面が煩雑になることを防ぐために描画を省略しており、メサ部分側壁の酸化膜との界面のみを描画している。ｎ^-ドリフト層１を有する半導体基板の表面に複数のストライプ状トレンチが設けられている。トレンチの各内側の側壁全て、及びトレンチ間の前記半導体基板の表面の一部にゲート酸化膜３が設けられている。前記半導体基板の表面の一部に設けられたゲート酸化膜３上にプレーナーゲート１２ａが設けられ、トレンチの内側のゲート酸化膜３上にトレンチゲート１２ｂが設けられ、プレーナーゲート１２ａとトレンチゲート１２ｂとからなるゲート構造が配置されている。ｎ^-ドリフト層１の表面にはｐベース層５が備えられている。前記プレーナーゲートが備わっているメサ部分の前記プレーナーゲートの間には、ｎ⁺エミッタ層６とｐ⁺コンタクト層７がプレーナーゲートの長手方向と平行に配置されている。一方トレンチゲートを介して隣接するメサ部分には、ｐベース層のみが形成されている。これらの２つのメサ部分がトレンチゲート間毎に周期的に設けられているが、プレーナーゲートが備わっているメサ部分のみとしてもよい。

図１−２は、図１−１のセル部分をさらに拡大した斜視断面図である。セルとは、メサ部分において２つのプレーナーゲートに挟まれた領域のことで、２つのｎ⁺エミッタ層６と１つのｐ⁺コンタクト層７が形成されており、図示していない層間絶縁膜が開口してエミッタ電極と半導体基板の表面が接している部分である。ここで、該図１−２手前のトレンチゲートを構成する溝の部分を第１のトレンチとすると、該第１のトレンチ内に形成されるトレンチゲートは、図面が煩雑になることを防ぐために描画を省略しており、メサ部分側壁の酸化膜との界面のみを描画している。またメサ部分を介して第１トレンチと隣接する次のトレンチの酸化膜と前記ｐベース層５との界面に形成される第２反転層チャネルは、その位置が紙面の奥行き側となるので、図面が煩雑にならないように図示しないが、第１反転層チャネルと同様に第２反転層チャネルが形成されていることを述べておく。さらに図内で最も手前側となる部分のプレーナーゲートは、やはり煩雑にならないよう描画を省略している。前記プレーナーゲート１２ａおよびトレンチゲート１２ｂからなるゲート電極に閾値電圧（例えば５．０〜６．０Ｖ）よりも大きい電圧（例えば１５Ｖ）を印加したときに、ｐベース層５が複数のプレーナーゲート１２ａに渡って連続的に設けられているので、第１および第２反転層チャネルも同様にトレンチ側壁界面に連続的に形成される。そのため、第１反転層チャネル１５ａは広いチャネル幅を持つことがわかる。さらにプレーナーゲート部分下の表面にもプレーナーチャネルが形成されるため、第１および第２反転層チャネルはこの第３反転層チャネル１５ｂを介してすべて接続される。したがってチャネルの実効的な長さ（実効チャネル長さ）は、トレンチの長手方向におけるプレーナーゲート長さに依存するので、自由に設定可能である。

オン状態では、電子はｎ⁺エミッタ層６から第１および第２反転層チャネルを経由してｎ^-ドリフト層１に注入される。第１および第２反転層チャネルはトレンチ側壁の広い領域に形成されるから、電子がｎ⁺エミッタ層６の近傍だけでなく、反転層内で広がってｎ^-ドリフト層１に達することができるので、反転層における電子電流密度は相対的に低くすることができる。またプレーナー（第３反転層）チャネル１５ｂがトレンチ（第１反転層）チャネル１５aと接続しているから、電子はｎ⁺エミッタ層から表面のプレーナーチャネル及びトレンチチャネルを経由してｎ^-ドリフト層１に注入される。

図２は、本発明の半導体装置の活性領域における要部平面図である。図１−１を半導体基板の表面側から見た構造に相当する。図２では、ｐベース層５が表面に一様に設けられている。前記ｐベース層５を紙面に垂直な向きに貫通してｎ^-ドリフト層１（図２では見えない）に達するように、直線状のトレンチが複数個平行に形成されている。メサ部分については、トレンチ間にプレーナーゲート１２ａがトレンチゲート１２ｂと直交するように設けられている。前記プレーナーゲート１２ａは、前記トレンチを挟んで隣接するメサ部分の内部で終端しており、前記隣接するメサ部分には前記ｐベース層５のみが存在する。メサ幅が極端に狭く、トレンチ直交する方向で切断できない場合は、前記隣接するメサ部分のｐベース層５の表面にプレーナーゲート膜とポリシリコンゲートを設け、トレンチ直行方向でのプレーナーゲート１２ａを表面で連結してもよい。前記２つのトレンチゲート１２ｂおよび前記トレンチゲートと交差するプレーナーゲート１２ａに囲まれた領域に、プレーナーゲートによって自己整合で形成されるｎ⁺エミッタ層６が設けられている。さらに前記ｎ⁺エミッタ層６に挟まれた領域に、ｐ⁺コンタクト層７が設けられている。そして前記２つのｎ⁺エミッタ層６と前記ｐ⁺コンタクト層７が露出して前記プレーナーゲート１２ａおよびトレンチゲート１２ｂから離間するように、層間絶縁膜８（図２には記載していない）のエミッタ電極１１（図２には記載していない）とのコンタクト開口部１６が形成されている。

図３−１に、図２中のＡ−Ａ'線に沿った要部断面図を記載する。Ａ−Ａ'線は、トレンチの内側の側壁に沿ったラインにあたる。ｎ^-ドリフト層１の一方の主面上にプレーナーゲート１２ａが設けられており、他方の主面に前記ｎ^-ドリフト層１に接してｎフィールドストップ層９とさらにｎフィールドストップ層９と接してｐコレクタ層１０がコレクタ電極１４と接続して設けられている。トレンチ側壁１９はｐベース層５を貫通して前記ｎ^-ドリフト層に達しており、トレンチゲートの底部１８となる。また前記トレンチ側壁１９の領域のうち、ｐベース層５の部分ではゲート電極がオンのときは反転層チャネルとなる。

図３−２に、反転層チャネルの部分を拡大した、電子の流れの模式図を示す。図中の矢印は、電子の流れを示す流線である。ゲート電極がオンの状態では、電子は主に２種類の箇所からトレンチ側壁の第一反転層チャネル１５ａに流入する。一つはよく知られているｎ⁺エミッタ層６からであり、もう一つは本発明の特徴であるプレーナーゲート１２ａの下部表面に形成される第３反転層チャネル１５ｂからである。この第３反転層チャネル１５ｂからの電子の注入により、前記トレンチゲート側壁部分１９の第１反転層チャネル１５ａのほぼ全体が電子の注入経路となり、チャネル幅が従来の構造よりも格段に広くなる。このため、オン状態でｎ⁺エミッタ層６の下を流れるホールはトレンチゲート側壁およびプレーナーゲートの表面チャネルに分散され、ホール電流密度が格段に低くなる。その結果、メサ幅をプロセス技術で許容できる最小幅にしてトレンチ密度が増加しても、ラッチアップ耐量を大きく向上できる。またメサ幅の最小化によりＩＥ効果も増強され、ターンオフ損失と導通損失間のトレードオフ特性が改善される。

また、プレーナーゲート１２ａを設けていることで、図１−２でも示すようにプレーナーゲート下部の表面に第３反転層チャネル１５ｂが形成されるので、トレンチ側壁部の第１反転層チャネル１５ａを含めた実効的なチャネル長さが長くなる。このため、飽和電流密度は相対的に小さく抑えることができる。加えて前述のようにチャネル近傍の電子およびホール電流密度が低減されたことで、反転層チャネル近傍に局在していた発熱密度も緩和され、短絡耐量が向上する。

図４は、図２中のＢ−Ｂ'線に沿った要部断面図である。Ｂ−Ｂ'線は、トレンチ交差するプレーナーゲート１２aに平行なラインであり、同プレーナーゲート１２ａの中心部を通る線である。ゲート電極がオンのとき、プレーナーゲート１２ａの下部表面に第３反転層チャネルが形成される。またトレンチゲート１２ｂの内側側壁にも第１反転層チャネルが形成される。

図５は、図２中のＣ−Ｃ'線に沿った要部断面図である。Ｃ−Ｃ'線は、トレンチに平行でありプレーナーゲート１２ａの真ん中とセルを通るラインである。エミッタ電極１１は、Ｃ−Ｃ'線上のセルに渡って設けられており、ｐ⁺コンタクト層７とｎ⁺エミッタ層６に接続している。また、ポリイミドあるいはシリコン窒化膜等によるパッシベーション膜１３が設けられている。

図３−２に示すように、ｎ⁺エミッタ層６間に挟まれているプレーナーゲート１２ａの長さＬａの部分を調整することで、チャネル比率が大きく設定できる。例えば最小加工能力（最小線幅）の寸法が０．６μｍであるプロセスにて、ｐ⁺コンタクト層７の幅を最小線幅０．６μｍとする。このときプレーナーゲート１２ａの端部と前記ｐ⁺コンタクト層７との間に形成されるｎ⁺エミッタ層６の幅は０．２μｍにすることができる。前記Ｌａの値は１．６μｍとする。図２のＡ−Ａ'線に沿ったセルの周期構造の単位長さは、０．２＋０．６＋０．２＋１．６＝２．６μｍとなる。一方この周期長さに対して、第１反転層チャネル１５ａにおける電子もしくはホールの電流経路の実効的な幅は、ｐ⁺コンタクト層７の下部を除いた部分であるから、０．２＋０．２＋１．６＝２．０μｍとなり、チャネル比率は、２．０／２．６＝７７％となる。一方従来例の場合、電流経路はｎ⁺エミッタ層６の下部のみとなるから、その実効的な幅は０．４μｍであり、比率は４０％となる。したがって本発明の実施例の場合、チャネル比率は従来例のちょうど５倍にすることができる。この結果、本発明の実施例にて電流通電時にトレンチチャネルの電流経路の近傍で発生した熱は、従来例の半分程度まで緩和することが可能となり、短絡耐量も改善できる。

またオン状態におけるｎ⁺エミッタ層６からの電子電流が、第１反転層チャネル１５ａと第３反転層チャネル１５ｂに分散しており、同じ電流容量の従来例と比較してｎ⁺エミッタ層６下のホール電流密度を小さくできる。その結果ラッチアップ耐量は、従来構造よりも高くできる。

さらにプロセスの最小加工能力（最小線幅）低減によるメサ幅減少効果のインパクトも大きい。例えば最小線幅が０．６μｍのとき、図２のメサ部分上のセルにおいて、コンタクト開口部１７とトレンチ側壁との幅を最小線幅とし、コンタクト開口部１７の幅を１．２μｍとするとメサ幅は０．６＋１．２＋０．６＝２．４μｍとなる。一方最小線幅を０．６から０．２５μｍに減らすことができると、コンタクト開口部１７とトレンチ側壁との幅が０．２５μｍ、コンタクト開口部１７の幅が０．５μｍにすることができるので、メサ幅は１．０μｍとなり、約４２％にすることができる。このようなメサ幅の低減は、オン電圧Ｖｏｎとターンオフ損失Ｅｏｆｆ間のトレードオフ特性を大きく向上させることができる。

本実施例１では、ｐベース層５の深さは全面で均一である。これはｐベース層５の形成が、ゲート酸化膜３、ゲート電極用ポリシリコン堆積およびパターニングによるゲートスタック形成工程の前に形成するからである。ゲートスタック形成前にｐベース層５を形成することで、逆にゲートスタック形成後にｐベース層５を形成する場合に比べて、ｐベース層５形成用のボロンイオン注入等によるゲート酸化膜へのダメージ導入が回避され、ゲート信頼性が格段に向上できる。

図６は、本発明第２の実施例であり、図３に相当する要部断面図である。第１の実施例と比べて、ｐベース層５をセルの内部のみに導入して拡散させており、プレーナーゲート１２ａの下の部分では、ｐベース層５は横方向拡散部分となっている。よって図７では、プレーナーゲート１２ａの形成されていないメサ部分の接合深さが、ｐベース層５の深さである。また、図８についても同様である。図７は図４に相当する要部断面図であり、図８は図５に相当する要部断面図である。

図９は、本発明の第３の実施例における要部平面図である。第３の実施例の特徴は、セルの内部のみに導入されたｐベース層５を含み、かつプレーナーゲート１２ａを挟んで隣接する複数のセルについて、例えば図９のように４つのセルを一つのユニットとし、前記ユニットを市松模様状に配置したことである。このように前記ユニットを市松模様状に配置することで、トレンチで挟まれるメサ領域がエミッタ電極に接続され、フローティング電位とならずにメサ領域の電位を固定することができる。さらに、ゲート電極がエミッタ構造に面している領域が減る為、ゲート・エミッタ間容量が低減できる。

図１０は、図９中のＡ−Ａ'線に沿った要部断面図である。ｎ^-ドリフト層１の一方の主面上にプレーナーゲート１２ａが設けられており、他方の主面に前記ｎ^-ドリフト層１に接してｎフィールドストップ層９とさらにｎフィールドストップ層９と接してｐコレクタ層１０がコレクタ電極１４と接続して設けられている。トレンチ側壁１９はｐベース層５を貫通して前記ｎ^-ドリフト層に達しており、トレンチゲートの底部１８となる。また前記トレンチ側壁１９の領域のうち、ｐベース層５の部分ではゲート電極がオンのときは反転層チャネルとなる。

図１１は、図９中のＢ−Ｂ'線に沿った要部断面図である。Ｂ−Ｂ'線は、トレンチ交差するプレーナーゲート１２aに平行なラインであり、同プレーナーゲート１２ａの中心部を通る線である。ゲート電極がオンのとき、プレーナーゲート１２ａの下部表面に第３反転層チャネルが形成される。またトレンチゲート１２ｂの内側側壁にも第１反転層チャネルが形成される。第３の実施例では、プレーナーゲートの形成された２つのメサの間に挟まれたメサ部分には、ｐベース層５が形成されず、ｎ^-ドリフト層１となっている。これは、前述の実施例２と同様に、セル部分にのみ導入されたｐベース層５が市松模様状に配置されたためである。

図１２は、図９中のＣ−Ｃ'線に沿った要部断面図である。Ｃ−Ｃ'線は、トレンチに平行でありプレーナーゲート１２ａの真ん中とセルを通るラインである。エミッタ電極１１は、Ｃ−Ｃ'線上のセルに渡って設けられており、ｐ⁺コンタクト層７とｎ⁺エミッタ層６に接続している。また、ポリイミドあるいはシリコン窒化膜等によるパッシベーション膜１３が設けられている。エミッタ電極１１が、前記４つのセルを跨いで形成されており、ｐ⁺コンタクト層７とｎ⁺エミッタ層６に接続している。

１ｎ^-ドリフト層
３ゲート酸化膜
５ｐベース層
６ｎ⁺エミッタ層
７ｐ⁺コンタクト層
８層間絶縁膜
１１エミッタ電極
１２ゲート電極
１３パッシベーション膜
１４コレクタ電極

Claims

第１導電型半導体基板の内部に第１導電型ドリフト層が設けられ、
該ドリフト層に達するトレンチが前記半導体基板の第一の主面から複数設けられ、
前記トレンチ内に絶縁膜を介してトレンチゲートが設けられ、
前記トレンチ間に第２導電型ベース層が前記トレンチより浅く設けられ、
前記ベース層上に絶縁膜を介して前記トレンチに直交し、前記トレンチゲートに接するプレーナーゲートが少なくとも１つ設けられ、
前記プレーナーゲートの長手方向に沿って第１導電型エミッタ層が形成されることを特徴とする半導体装置。
前記第２導電型ベース層が前記トレンチの長手方向に分散して島状に複数設けられていることを特徴とする請求項１に記載の半導体装置。
前記半導体基板の第一の主面で、前記第２導電型ベース層が露出するトレンチ間と、前記第１導電型ドリフト層が露出するトレンチ間を有することを特徴とする請求項１に記載の半導体装置。
前記複数のトレンチ間の全てに第２導電型ベース層が設けられていることを特徴とする請求項１に記載の半導体装置。
前記第２導電型ベース層が、前記エミッタ層を有するベース層と、前記エミッタ層を備えないベース層が設けられていることを特徴とする請求項４に記載の半導体装置。
前記半導体基板の第二の主面に第２導電型のコレクタ層を有することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。